CN116578164B - 多通道相参信号生成装置和多通道相参信号源 - Google Patents

多通道相参信号生成装置和多通道相参信号源 Download PDF

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Abstract

本发明属于相参信号源电路技术领域，提供一种多通道相参信号生成装置和多通道相参信号源，该多通道相参信号生成装置包括：时钟板卡；高速时钟缓冲单元，用于将时钟板卡提供的高速时钟信号缓冲为多路时钟信号；触发信号分配单元，用于对触发信号进行信号分配；至少两个时钟分配单元，用于接收多路触发信号和第一时钟信号，输出多路第二时钟信号；FPGA芯片，用于接收第三时钟信号和信号控制命令，得到多路数据流；至少两个数字模拟转换芯片，用于接收多路数据流、对应的时钟信号及其对齐信号，生成多通道相参信号。本发明所述装置能够独立控制各通道相参信号的相位，调相精度高，相噪低，杂散抑制高，且相参信号不易受温度影响，稳定性高。

Description

多通道相参信号生成装置和多通道相参信号源
技术领域
本发明涉及相参信号源电路技术领域，尤其涉及一种多通道相参信号生成装置和多通道相参信号源。
背景技术
多通道的相参信号在相控阵雷达、测向定位雷达或多入多出(MIMO)通信的测试验证等场景中应用广泛，每一路信号的相位和幅度都要受到严格控制。
现有技术在获取多通道相参信号时，通常利用移相器调节多通道时钟信号的相位，由于移相器在校准时容易受到温度变化干扰，导致对时钟信号的相位控制不准确，另外，现有技术采用直接数字频率合成(Direct Digital Synthesis，DDS)技术获取多通道相参信号时，DDS的时钟速率低，导致生成的相参信号频率低，锁相后的输出信号相噪差，杂散高，且相位抖动较大。
发明内容
本发明提供一种多通道相参信号生成装置和多通道相参信号源，用以解决现有技术利用移相器调节信号相参的结果不准确，而利用DDS技术获取的相参信号的相噪差、相位抖动大的缺陷，提高了生成相参信号的稳定性，且多通道相参信号生成装置控制简单，可扩展性强，通过简单的级联可实现通道数的扩展。
本发明提供一种多通道相参信号生成装置，包括：
时钟板卡，用于提供多路高速时钟信号，并在接收到控制器发送同步指令的情况下，输出多路触发信号和多路第一使能信号，高速时钟信号、触发信号和第一使能信号之间的边沿严格对齐；
高速时钟缓冲单元，用于将高速时钟信号缓冲为多路时钟信号，所述多路时钟信号的边沿对齐；
触发信号分配单元，用于对触发信号进行信号分配，所述多路触发信号的边沿对齐，所述多路触发信号的传输引线等长，每路触发信号与对应的时钟信号的相位对齐；
至少两个时钟分配单元，所述至少两个时钟分配单元用于接收所述多路触发信号和第一时钟信号，并输出多路第二时钟信号，所述多路第二时钟信号包括中速时钟信号和低速时钟信号，所述多路第二时钟信号的边沿对齐，每路第二时钟信号与所述第一时钟信号相位对齐，所述高速时钟信号的频率与每路第二时钟信号的频率的比值为整数，所述第一时钟信号为所述多路时钟信号中的至少一项，所述多路触发信号的引线等长；
FPGA芯片，所述FPGA芯片用于接收所述时钟分配单元发送的第三时钟信号和控制器发送的信号控制命令，得到多路数据流，并在多个多通道相参信号生成装置同步工作时，根据所述多路第一使能信号分别对多路数据流进行同步发送；所述第三时钟信号属于所述多路第二时钟信号，所述第三时钟信号包括FPGA芯片的工作时钟、FPGA芯片的高速串行接口的工作时钟信号和高速串行接口的工作时钟信号的对齐信号，所述时钟分配单元与所述FPGA芯片的时钟管脚之间的引线等长，FPGA芯片包括一个或多个；
至少两个数字模拟转换芯片，所述数字模拟转换芯片用于根据所述FPGA芯片通过高速串口发送的所述多路数据流、所述时钟分配单元发送的数字模拟转换芯片的工作时钟的对齐信号和所述高速时钟缓冲单元发送的数字模拟转换芯片的时钟信号，生成多通道相参信号，所述高速时钟缓冲单元与所述至少两个数字模拟转换芯片的时钟管脚之间的引线等长，所述时钟分配单元与所述至少两个数字模拟转换芯片的工作时钟对齐管脚之间的引线等长；FPGA芯片到数字模拟转换芯片之间的高速数据传输引线严格等长。
根据本发明提供的一种多通道相参信号生成装置，所述FPGA芯片内设有多个数据源，所述FPGA根据接收的信号控制命令，控制所述多个数据源产生目标数字信号，并在收到所述第三时钟信号的情况下，持续生成数据流，得到所述多路数据流，所述多路数据流同步对齐。
根据本发明提供的一种多通道相参信号生成装置，所述FPGA芯片还用于接收控制器发送的多路第二使能信号，并在单个多通道相参信号生成装置内的多个通道同步工作的情况下，根据所述多路第二使能信号或者多路第一使能信号分别对多路数据流进行同步发送，每路第二使能信号严格对齐。
根据本发明提供的一种多通道相参信号生成装置，所述装置还包括：
至少两个整数锁相环，每个整数锁相环用于接收一个通道相参信号，并输出与所述一个通道相参信号对应的锁相环输出信号，每个锁相环输出信号为多倍频程的信号，所述锁相环输出信号的相位与所述一个通道相参信号的相位之间的比值为所述锁相环输出信号的频率与所述一个通道相参信号的频率之间的比值。
根据本发明提供的一种多通道相参信号生成装置，所述装置还包括：
至少两个频率扩展单元，每个频率扩展单元用于接收一个锁相环输出信号，并输出所述一个锁相环输出信号对应的频率扩展信号，频率扩展信号的相位与锁相环输出信号的相位的比值为目标频率扩展倍数。
根据本发明提供的一种多通道相参信号生成装置，所述装置还包括：
至少两个幅度控制单元，每个幅度控制单元用于调节所述频率扩展信号的幅度。
根据本发明提供的一种多通道相参信号生成装置，所述控制器还用于对所述多路第二时钟信号的时延进行精细调整。
本发明还提供一种多通道相参信号源，包括：
时钟板卡，用于提供多路高速时钟信号，并在接收到控制器发送同步指令的情况下，输出多路触发信号和多路第一使能信号，高速时钟信号、触发信号和第一使能信号之间的边沿严格对齐；
高速时钟缓冲单元，用于将所述高速时钟信号缓冲为多路时钟信号，所述多路时钟信号的边沿对齐；
触发信号分配单元，用于对触发信号进行信号分配，所述多路触发信号的边沿对齐，所述多路触发信号的传输引线等长，每路触发信号与对应的时钟信号的相位对齐；
至少两个时钟分配单元，所述至少两个时钟分配单元用于接收所述多路触发信号和第一时钟信号，并输出多路第二时钟信号，所述多路第二时钟信号包括中速时钟信号和低速时钟信号，所述多路第二时钟信号的边沿对齐，每路第二时钟信号与所述第一时钟信号相位对齐，所述高速时钟信号的频率与每路第二时钟信号的频率的比值为整数，所述第一时钟信号为所述多路时钟信号中的至少一项，所述多路触发信号的引线等长；
FPGA芯片，所述FPGA芯片用于接收所述时钟分配单元发送的第三时钟信号和控制器发送的信号控制命令，得到多路数据流，并在多个多通道相参信号生成装置同步工作时，根据所述多路第一使能信号分别对多路数据流进行同步发送；所述第三时钟信号属于所述多路第二时钟信号，所述第三时钟信号包括FPGA芯片的工作时钟、FPGA芯片的高速串行接口的工作时钟信号和高速串行接口的工作时钟信号的对齐信号，所述时钟分配单元与所述FPGA芯片的时钟管脚之间的引线等长，FPGA芯片包括一个或多个；
至少两个数字模拟转换芯片，所述数字模拟转换芯片用于根据所述FPGA芯片通过高速串口发送的所述多路数据流、所述时钟分配单元发送的数字模拟转换芯片的工作时钟的对齐信号和所述高速时钟缓冲单元发送的数字模拟转换芯片的时钟信号，生成多通道相参信号，所述高速时钟缓冲单元与所述至少两个数字模拟转换芯片的时钟管脚之间的引线等长，所述时钟分配单元与所述至少两个数字模拟转换芯片的工作时钟对齐管脚之间的引线等长；FPGA芯片到数字模拟转换芯片之间的高速数据传输引线严格等长；
至少两个整数锁相环，每个整数锁相环用于接收一个通道相参信号，并输出与所述一个通道相参信号对应的锁相环输出信号，每个锁相环输出信号为多倍频程的信号，所述锁相环输出信号的相位与所述一个通道相参信号的相位之间的比值为所述锁相环输出信号的频率与所述一个通道相参信号的频率之间的比值；
至少两个频率扩展单元，每个频率扩展单元用于接收一个锁相环输出信号，并输出所述一个锁相环输出信号对应的频率扩展信号，频率扩展信号的相位与锁相环输出信号的相位的比值为目标频率扩展倍数；
至少两个幅度控制单元，每个幅度控制单元用于调节所述频率扩展信号的幅度。
本发明提供的多通道相参信号生成装置和多通道相参信号源，通过设置时钟板卡提供多路高速时钟信号、多路触发信号和多路第一使能信号，设置高速时钟缓冲单元将高速时钟信号输出为多路时钟信号，通过触发信号分配单元将多路触发信号发送至各时钟分配单元，并通过至少两个时钟分配单元根据接收的同步触发信号和第一时钟信号得到不同频率的第二时钟信号，每路第二时钟信号的边沿对齐，且与第一时钟信号相位对齐，设置一个或多个FPGA芯片通过高速串口发送的多路数据流、数字模拟转换芯片的时钟信号及其对齐信号，生成多通道相参信号，各时钟信号的引线严格对齐，能够独立控制各通道相参信号的相位，调相精度高，相噪低，杂散抑制高，且相参信号不易受温度影响，稳定性高。
附图说明
为了更清楚地说明本发明或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明提供的多通道相参信号生成装置的结构示意图；
图2是本发明提供的多个多通道相参信号生成装置级联的结构示意图；
图3是本发明提供的多通道相参信号源的结构示意图。
附图标记：
110：高速时钟缓冲单元；120：时钟分配单元；
130：FPGA芯片；140：数字模拟转换芯片；150：控制器；
160：时钟板卡；170：整数锁相环；180：频率扩展单元；
190：幅度控制单元；200：触发信号分配单元。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
下面结合图1-图3描述本发明的多通道相参信号生成装置和多通道相参信号源。
图1是本发明提供的多通道相参信号生成装置的结构示意图，如图1所示，该多通道相参信号生成装置包括：时钟板卡160、高速时钟缓冲单元110、至少两个时钟分配单元120、FPGA芯片130、至少两个数字模拟转换芯片140和触发信号分配单元200。
其中，高速时钟缓冲单元110用于将输入的高速时钟信号输出为多路时钟信号，每路时钟信号的边沿对齐。
时钟板卡160用于提供高速时钟信号，并在接收到控制器发送同步指令的情况下，输出多路触发信号和多路第一使能信号。
在该实施例中，时钟板卡160在正常工作的情况下，能够自动生成多路高速时钟信号，并在接收控制器150发送的同步指令的情况下，生成多路路触发信号和多路第一使能信号，其中，高速时钟信号、触发信号和第一使能信号严格对齐。
在图1所示的实施例中，时钟板卡160接收到同步指令后，向时钟缓冲电路（对应高速时钟缓冲单元110）发送高速时钟信号，并在接收到同步指令后，向触发信号分配单元200发送触发信号SYNC，向N个FPGA芯片130分别发送N路第一使能信号。在该实施例中，高速时钟缓冲单元110可以是多路功分器，也可以是时钟缓冲器芯片，或者还可以是其他用于实现功率分配的电子器件。
在该实施例中，外部输入的一路高速时钟信号经过高速时钟缓冲单元110缓冲为多路高速时钟信号，每一路输出高速时钟信号均是边沿对齐的。
触发信号分配单元200用于对时钟板卡160发送的触发信号进行信号分配，且向各时钟分配单元120发送的触发信号的边沿对齐，多路触发信号的引线等长，每路触发信号与对应的时钟信号的相位对齐。
至少两个时钟分配单元120用于接收多路触发信号和第一时钟信号，并输出多路第二时钟信号，多路第二时钟信号包括中速时钟信号和低速时钟信号，多路第二时钟信号的边沿对齐，每路第二时钟信号与第一时钟信号相位对齐，高速时钟信号的频率与每路第二时钟信号的频率的比值为整数，第一时钟信号为多路时钟信号中的至少一项。
在该实施例中，第一时钟信号为缓冲后的高速时钟信号，第一信号输入到多组时钟分配单元120，产生不同频率的第二时钟信号，例如，数字模拟转换芯片140的对齐信号DAC_SYSREF，FPGA芯片130的时钟信号FPGA_CLK，高速串行接口的时钟信号GTX_REF以及高速串行接口的对齐信号GTX_SYSREF等。
在该实施例中，每路输出第二时钟信号与高速时钟信号均为整数倍关系，即高速时钟信号的频率与每路第二时钟信号的频率的比值为整数，且每一路时钟分配单元120的线路布局和输出的时钟信号的引线严格一致，每路第二时钟信号的边沿严格对齐，每路第二信号与高速时钟信号的相位对齐。
在该实施例中，时钟分配单元120还需要通过同步触发信号，用来对齐输出的各种第二时钟信号。
FPGA芯片130，用于接收时钟分配单元120发送的第二时钟信号和控制器150发送的信号控制命令，得到多路数据流，并在多个多通道相参信号生成装置同步工作时，根据多路第一使能信号分别对多路数据流进行同步发送，第三时钟信号为多路第二时钟信号中的至少一项，第三时钟信号包括FPGA芯片130的工作时钟、FPGA芯片130的高速串行接口的工作时钟信号和高速串行接口的工作时钟信号的对齐信号，时钟分配单元120与FPGA芯片130的时钟管脚之间的引线等长，FPGA芯片130包括一个或多个。
在该实施例中，当需要多台信号设备同步工作时，须由时钟板卡160向FPGA芯片130提供多路第一使能信号，以保证多路数据流的同步传输。
另外，在一些实施例中，当单台信号设备内部的多个通道同步工作时，既可以使用时钟板卡160提供的多路第一使能信号，也可以使用控制器150提供的多路第二使能信号。
在图1所示的实施例中，FPGA1_CLK和FPGA2_CLK均属于FPGA的工作时钟信号，N个时钟分配单元120通过引线分别连接到N个FPGA的时钟管脚，从时钟分配单元120到每一路FPGA芯片130时钟管脚的引线严格等长；GTX1_REF和GTX2_REF均为FPGA1的高速串行接口的工作时钟，需要连接到FPGA芯片130的GTX参考时钟输入管脚，从时钟分配单元120到达每一路FPGA对应的GTX参考时钟管脚的引线严格等长；GTX1_SYSREF和GTX2_SYSREF均为FPGA1的高速串行接口的工作时钟的对齐信号，需要连接到FPGA芯片130对应的GTX_SYSREF管脚，从时钟分配单元120到每一路FPGA芯片130的GTX_SYSREF管脚的引线严格等长。
在该实施例中，FPGA工作时钟由时钟分配单元120生产，并且每一路信号传输引线严格等长；FPGA根据收到的命令，按照工作时钟执行相应的算法，生成对应的数据流，保证多路FPGA生成的数据流同步对齐。
至少两个数字模拟转换芯片140，数字模拟转换芯片140用于根据FPGA芯片130通过高速串口发送的多路数据流、时钟分配单元120发送的数字模拟转换芯片140的工作时钟的对齐信号和高速时钟缓冲单元110发送的数字模拟转换芯片140的时钟信号，生成多通道相参信号，高速时钟缓冲单元110与至少两个数字模拟转换芯片140的时钟管脚之间的引线等长，时钟分配单元120与至少两个数字模拟转换芯片140的工作时钟对齐管脚之间的引线等长；FPGA芯片130到数字模拟转换芯片之间的高速数据传输引线严格等长。
在该实施例中，由于同步的数据流速率高，带宽大，需要采用高速串口发送到高速数字模拟转换芯片140（Digital to Analog Converter，DAC），数据传输也需要同步；高速串口的工作时钟GTX_REF和对齐信号GTX_SYSREF均由时钟分配单元120产生，并且每一路引线都严格等长，以此保证多路数据传输保持同步。
在图1所示的实施例中，高速DAC接收数据流，生成对应的模拟信号（相参信号1、相参信号1、...、相参信号N-1和相参信号N）；多路DAC采用同一时钟缓冲而来的高速时钟信号DAC_CLK，并且从高速时钟缓冲单元110到每路DAC时钟引线严格等长；同时多路DAC采用DAC_SYSREF信号进行信号对齐，每一路DAC_SYSEREF信号的引线严格等长，保证最终生成的信号相位严格对齐。
图2是本发明提供的多个多通道相参信号生成装置级联的结构示意图，在图2所示的实施例中，当n个多通道相参信号生成装置级联时，可由时钟板卡160分别向n个多通道相参信号生成装置中的高速时钟缓冲单元110提供一路高速时钟信号（对应高速时钟信号1-n）；并在时钟板卡160接收到控制器发送的控制指令后，同步地向各触发信号分配单元200分别提供一路触发信号SYNC（对应SYNC1-n），以及向各FPGA芯片130分别的提供一路第一使能信号（对应第一使能信号1-n），其中每路第一使能信号可以包括N个使能信号，N的取值与单个多通道相参信号生成装置的相参信号通道数相同。
本发明提供的多通道相参信号生成装置，通过设置多路时钟板卡提供高速时钟信号、多路触发信号和多路第一使能信号，设置高速时钟缓冲单元110将输入的高速时钟信号输出为多路时钟信号，通过触发信号分配单元200将多路触发信号发送至各时钟分配单元120，并通过至少两个时钟分配单元120根据接收的同步触发信号和第一时钟信号得到不同频率的第二时钟信号，每路第二时钟信号边沿对齐，且与第一时钟信号相位对齐，设置一个或多个FPGA芯片130通过高速串口发送的多路数据流、数字模拟转换芯片140的时钟信号及其对齐信号，生成多通道相参信号，各时钟信号的引线严格对齐，能够独立控制各通道相参信号的相位，调相精度高，相噪低，杂散抑制高，且相参信号不易受温度影响，稳定性高。
在一些实施例中，FPGA芯片130内设有多个数据源，FPGA根据接收的信号控制命令，控制多个数据源产生目标数字信号，并在收到第三时钟信号的情况下，持续生成数据流，得到多路数据流，多路数据流同步对齐。
在该实施例中，目标数字信号为用户所需的数字信号，目标数字信号的相位和频率可以根据用户需求设置。
在该实施例中，数据源可以是DDS信号发生器，一个DDS信号发生器根据FPGA芯片130接收的FPGA_CLK信号、GTX_REF信号以及GTX_SYSREF信号，执行相应的数据流生成算法，得到多路同步对齐的数据流。
在该实施例中，由于同步的数据流速率高、带宽大，则可以采用高速串口将数据流发送到DAC，高速串口的工作时钟GTX_REF和对齐信号GTX_SYSREF均由时钟分配单元120产生，并且每一路引线都严格等长，以保证多路数据传输保持同步。
需要说明的是，FPGA内部可以支持的数据源数量受到FPGA内部包含的高速串口数量和硬件资源规模限制，高规格的单个FPGA芯片可以支持至少两路的数据源，并为至少两个DAC提供数据流；单台信号设备（多通道相参信号生成装置）支持的最大通道数受到FPGA数量的限制。
在该图3所示的实施例中，FPGA1芯片包括数据源1和数据源2，数据源1输出高速数据流（DAC1_JESD）传输至DAC1，DAC1根据接收的DAC1_SYYREF信号和DAC1_CLK信号，对输入的DAC1_JESD信号进行数模转换，输出对应的模拟信号。
本发明提供的多通道相参信号生成装置，通过在FPGA芯片130内设有多个数据源，以得到目标数字信号，实现了对信号相位的独立控制，并在收到第三时钟信号的情况下持续生成同步的高速数据流，保证FPGA芯片130输出的数据流保持相参关系。
在一些实施例中，FPGA芯片130还用于接收控制器发送的多路第二使能信号，并在单个多通道相参信号生成装置内的多个通道同步工作的情况下，根据多路第二使能信号或者多路第一使能信号分别对多路数据流进行同步发送，每路第二使能信号严格对齐。
在该实施例中，当单台信号设备内部的多个通道同步工作时，既可以由时钟板卡160向FPGA芯片130提供的多路第一使能信号，也可以由控制器150向FPGA芯片130提供的多路第二使能信号，以保证多路数据流同步开始发送；这样，FPGA芯片130所需的使能信号的发送源可供用户灵活选择。
本发明提供的多通道相参信号生成装置，通过控制器150向FPGA芯片130发送第二使能信号以触发多路数据流的同步发送功能，为后续控制信号的相位对齐提供便利。
在一些实施例中，该装置还包括：至少两个整数锁相环170，每个整数锁相环170用于接收一个通道相参信号，并输出与一个通道相参信号对应的锁相环输出信号，锁相环输出信号为多倍频程的信号，锁相环输出信号的相位与一个通道相参信号的相位之间的比值为锁相环输出信号的频率与一个通道相参信号的频率之间的比值。
在该实施例中，可以将DAC的输出信号作为整数锁相环170的参考信号，多个整数锁相环170分别输出的信号继续保持信号相参关系，则各路输出信号的相位对齐。
在该图3所示的实施例中，N个相参信号分别输入至对应的整数锁相环170，控制器150通过输入指令控制整数锁相环170输出多倍频程的锁相环输出信号。
本发明提供的多通道相参信号生成装置，通过设置至少两个整数锁相环170对多个DAC的输出信号进行处理，能够降低锁相环输出信号远端的相位噪声和杂散。
在一些实施例中，该装置还包括：至少两个频率扩展单元180，每个频率扩展单元180用于接收一个锁相环输出信号，并输出一个锁相环输出信号对应的频率扩展信号，频率扩展信号的相位与锁相环输出信号的相位的比值为目标频率扩展倍数。
在该实施例中，频率扩展单元180与整数锁相环170的锁相环输出信号的相位保持严格的比例关系，因此，扩展后的频率信号继续保持相位相参。
在该实施例中，该目标频率扩展倍数可以是任意整数。
在该图3所示的实施例中，由整数锁相环170输出的锁相环输出信号传输至频率扩展单元180，在频率扩展单元180接收到控制器150发送的控制命令的情况下，对锁相环输出信号的频率进行倍频处理，以得到所需的信号频率，该频率与其他分路的频率扩展单元180输出的信号对齐，以保持信号相参的关系。
本发明提供的多通道相参信号生成装置，通过设置至少两个频率扩展单元180对锁相环输出信号的频率进行独立控制，将多倍频程的信号扩展到更高倍频程，扩展了信号频率的覆盖范围。
在一些实施例中，该装置还包括：至少两个幅度控制单元190，每个幅度控制单元190用于调节频率扩展信号的幅度。
在该实施例中，信号经过频率扩展单元后，还可以通过设置滤波单元，用来滤除频率扩展单元输出信号中的谐波和分谐波杂散。在该图3所示的实施例中，由频率扩展单元180输出的信号发送至幅度控制单元190，在接收到控制器150发送的控制指令的情况下，由幅度控制单元190对频率扩展信号的信号幅度进行调整，调整后的信号与其他分路的幅度控制单元190输出的信号对齐，以保持信号相参的关系。
本发明提供的多通道相参信号生成装置，通过设置至少两个幅度控制单元190实现对频率扩展信号的幅度进行独立、高精度地控制。
在一些实施例中，控制器150还用于对多路第二时钟信号的时延进行精细调整。
在该实施例中，控制器150还可以将时钟分配单元120的输出各路信号进行精细的时延调整，确保满足各个时钟之间严格的建立时间要求，不产生任何随机性过程。
本发明提供的多通道相参信号生成装置，通过控制器150对多路第二时钟信号的时延进行精细调整，确保满足各个时钟对齐，减少随机性过程的产生。
在一些实施例中，本发明还提供一种多通道相参信号源，包括：时钟板卡160，用于提供多路高速时钟信号，并在接收到控制器发送同步指令的情况下，输出多路触发信号和多路第一使能信号，高速时钟信号、触发信号和第一使能信号之间的边沿严格对齐；高速时钟缓冲单元110，用于将高速时钟信号缓冲为多路时钟信号，多路时钟信号的边沿对齐；触发信号分配单元200，用于对触发信号进行信号分配，多路触发信号的边沿对齐，多路触发信号的传输引线等长，每路触发信号与对应的时钟信号的相位对齐；至少两个时钟分配单元120，至少两个时钟分配单元120用于接收多路触发信号和第一时钟信号，并输出多路第二时钟信号，多路第二时钟信号包括中速时钟信号和低速时钟信号，多路第二时钟信号的边沿对齐，每路第二时钟信号与第一时钟信号相位对齐，高速时钟信号的频率与每路第二时钟信号的频率的比值为整数，第一时钟信号为多路时钟信号中的至少一项，多路触发信号的引线等长；FPGA芯片130，FPGA芯片130用于接收时钟分配单元120发送的第三时钟信号和控制器150发送的信号控制命令，得到多路数据流，并在多个多通道相参信号生成装置同步工作时，根据多路第一使能信号分别对多路数据流进行同步发送，FPGA芯片包括一个或多个；第三时钟信号属于多路第二时钟信号，第三时钟信号包括FPGA芯片130的工作时钟、FPGA芯片130的高速串行接口的工作时钟信号和高速串行接口的工作时钟信号的对齐信号，时钟分配单元120与FPGA芯片130的时钟管脚之间的引线等长；至少两个数字模拟转换芯片140，数字模拟转换芯片140用于根据FPGA芯片130通过高速串口发送的多路数据流、时钟分配单元120发送的数字模拟转换芯片的工作时钟的对齐信号和高速时钟缓冲单元110发送的数字模拟转换芯片的时钟信号，生成多通道相参信号，高速时钟缓冲单元100与至少两个数字模拟转换芯片140的时钟管脚之间的引线等长，时钟分配单元120与至少两个数字模拟转换芯片140的工作时钟对齐管脚之间的引线等长；FPGA芯片130到数字模拟转换芯片之间的高速数据传输引线严格等长；至少两个整数锁相环170，每个整数锁相环170用于接收一个通道相参信号，并输出与一个通道相参信号对应的锁相环输出信号，每个锁相环输出信号为多倍频程的信号，锁相环输出信号的相位与一个通道相参信号的相位之间的比值为锁相环输出信号的频率与一个通道相参信号的频率之间的比值；至少两个频率扩展单元180，每个频率扩展单元180用于接收一个锁相环输出信号，并输出一个锁相环输出信号对应的频率扩展信号，频率扩展信号的相位与锁相环输出信号的相位的比值为目标频率扩展倍数；至少两个幅度控制单元190，每个幅度控制单元190用于调节频率扩展信号的幅度。
时钟板卡160在正常工作的情况下，能够自动生成多路高速时钟信号，并在接收控制器150发送的同步指令的情况下，生成多路触发信号和多路第一使能信号。触发信号分配单元200用于对触发信号进行信号分配，且多路触发信号的边沿对齐，多路触发信号的引线等长，每路触发信号与对应的时钟信号的相位对齐。
在该实施例中，高速时钟缓冲单元110可以是多路功分器，也可以是时钟缓冲器芯片，或者还可以是其他用于实现功率分配的电子器件。
在该实施例中，第一时钟信号为缓冲后的高速时钟信号，第一信号输入到多组时钟分配单元120，产生不同频率的第二时钟信号，例如，数字模拟转换芯片140的对齐信号DAC_SYSREF，FPGA芯片130的时钟信号FPGA_CLK，高速串行接口的时钟信号GTX_REF以及高速串行接口的对齐信号GTX_SYSREF等。
在该实施例中，时钟分配单元120还需要通过同步触发信号，用来对齐输出的各种第二时钟信号。
在图1所示的实施例中，FPGA1_CLK和FPGA2_CLK均属于FPGA1的工作时钟信号，N个时钟分配单元120通过引线分别连接到N个FPGA的时钟管脚，从时钟分配单元120到每一路FPGA芯片130时钟管脚的引线严格等长；GTX1_REF和GTX2_REF均为FPGA的高速串行接口的工作时钟，需要连接到FPGA的GTX参考时钟输入管脚，从时钟分配单元120到达每一路FPGA芯片130GTX参考时钟管脚的引线严格等长；GTX1_SYSREF和GTX2_SYSREF均为FPGA的高速串行接口的工作时钟的对齐信号，需要连接到FPGA对应的GTX_SYSREF管脚，从时钟分配单元120到每一路FPGA芯片130的GTX_SYSREF管脚的引线严格等长。
在该实施例中，高速DAC接收数据流，生成对应的模拟信号；多路DAC采用同一时钟缓冲而来的高速时钟信号DAC_CLK，并且从高速时钟缓冲单元110到每路DAC时钟引线严格等长；同时多路DAC采用DAC_SYSREF信号进行信号对齐，每一路DAC_SYSEREF信号的引线严格等长，保证最终生成的信号相位严格对齐。
在该实施例中，频率扩展单元180与整数锁相环170的输出信号的相位保持严格的比例关系，则扩展后的频率信号继续保持相位相参。
在该实施例中，幅度控制单元190对频率扩展信号的信号幅度进行调整，调整后的信号与其他分路的幅度控制单元190输出的信号对齐，以保持信号相参的关系。
在该图3所示的实施例中，多通道相参信号生成装置输出的N个相参信号分别输入至对应的一个整数锁相环170，控制器150通过输入指令控制整数锁相环170输出多倍频程的锁相环输出信号；由整数锁相环170输出的锁相环输出信号传输至频率扩展单元180，在频率扩展单元180接收到控制器150发送的控制命令的情况下，对锁相环输出信号的频率进行倍频处理，以得到所需的信号频率，该频率与其他分路的频率扩展单元180输出的信号对齐，以保持信号相参的关系；由频率扩展单元180输出的信号发送至幅度控制单元190，在接收到控制器150发送的控制指令的情况下，由幅度控制单元190对频率扩展信号的信号幅度进行调整，得到幅度控制信号，该幅度控制信号与其他分路的幅度控制单元190输出的信号对齐，以保持信号相参的关系。
另外，图2和图3中所示实施例中的各电路或单元可以任意拆分、级联或组合，以满足的信号相位控制、频率控制和幅度控制等不同需求。
本发明提供的多通道相参信号源，通过设置时钟板卡提供多路高速时钟信号、多路触发信号和多路第一使能信号，能够保证高速时钟与触发信号相位严格对齐，设置高速时钟缓冲单元将输入的高速时钟信号输出为多路时钟信号，通过触发信号分配单元将多路触发信号发送至各时钟分配单元，并通过至少两个时钟分配单元根据接收的同步触发信号和第一时钟信号得到不同频率的第二时钟信号，每路第二时钟信号边沿对齐，且与第一时钟信号相位对齐，设置一个或多个FPGA芯片通过高速串口发送的多路数据流、数字模拟转换芯片的时钟信号及其对齐信号，生成多通道相参信号，通过设置至少两个整数锁相环对多个DAC的输出信号进行处理，通过设置至少两个频率扩展单元对锁相环输出信号的频率进行独立控制，将多倍频程的信号扩展到更高倍频程，扩展了信号频率的覆盖范围，通过设置至少两个幅度控制单元实现对频率扩展信号的幅度进行独立、高精度地控制。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (8)

1.一种多通道相参信号生成装置，其特征在于，包括：
时钟板卡，用于提供多路高速时钟信号，并在接收到控制器发送同步指令的情况下，输出多路触发信号和多路第一使能信号，高速时钟信号、触发信号和第一使能信号之间的边沿严格对齐；
高速时钟缓冲单元，用于将高速时钟信号缓冲为多路时钟信号，所述多路时钟信号的边沿对齐；
触发信号分配单元，用于对触发信号进行信号分配，所述多路触发信号的边沿对齐，所述多路触发信号的传输引线等长，每路触发信号与对应的时钟信号的相位对齐；
至少两个时钟分配单元，所述至少两个时钟分配单元用于接收所述多路触发信号和第一时钟信号，并输出多路第二时钟信号，所述多路第二时钟信号包括中速时钟信号和低速时钟信号，所述多路第二时钟信号的边沿对齐，每路第二时钟信号与所述第一时钟信号相位对齐，所述高速时钟信号的频率与每路第二时钟信号的频率的比值为整数，所述第一时钟信号为所述多路时钟信号中的至少一项，所述多路触发信号的引线等长；
FPGA芯片，所述FPGA芯片用于接收所述时钟分配单元发送的第三时钟信号和控制器发送的信号控制命令，得到多路数据流，并在多个多通道相参信号生成装置同步工作时，根据所述多路第一使能信号分别对多路数据流进行同步发送；所述第三时钟信号属于所述多路第二时钟信号，所述第三时钟信号包括FPGA芯片的工作时钟、FPGA芯片的高速串行接口的工作时钟信号和高速串行接口的工作时钟信号的对齐信号，所述时钟分配单元与所述FPGA芯片的时钟管脚之间的引线等长，所述FPGA芯片包括一个或多个；
至少两个数字模拟转换芯片，所述数字模拟转换芯片用于根据所述FPGA芯片通过高速串口发送的所述多路数据流、所述时钟分配单元发送的数字模拟转换芯片的工作时钟的对齐信号和所述高速时钟缓冲单元发送的数字模拟转换芯片的时钟信号，生成多通道相参信号，所述高速时钟缓冲单元与所述至少两个数字模拟转换芯片的时钟管脚之间的引线等长，所述时钟分配单元与所述至少两个数字模拟转换芯片的工作时钟对齐管脚之间的引线等长；FPGA芯片到数字模拟转换芯片之间的高速数据传输引线严格等长。
2.根据权利要求1所述的多通道相参信号生成装置，其特征在于，所述FPGA芯片内设有多个数据源，所述FPGA根据接收的信号控制命令，控制所述多个数据源产生目标数字信号，并在收到所述第三时钟信号的情况下，持续生成数据流，得到所述多路数据流，所述多路数据流同步对齐。
3.根据权利要求2所述的多通道相参信号生成装置，其特征在于，所述FPGA芯片还用于接收控制器发送的多路第二使能信号，并在单个多通道相参信号生成装置内的多个通道同步工作的情况下，根据所述多路第二使能信号或者多路第一使能信号分别对多路数据流进行同步发送，每路第二使能信号严格对齐。
4.根据权利要求1所述的多通道相参信号生成装置，其特征在于，所述装置还包括：
至少两个整数锁相环，每个整数锁相环用于接收一个通道相参信号，并输出与所述一个通道相参信号对应的锁相环输出信号，每个锁相环输出信号为多倍频程的信号，所述锁相环输出信号的相位与所述一个通道相参信号的相位之间的比值为所述锁相环输出信号的频率与所述一个通道相参信号的频率之间的比值。
5.根据权利要求4所述的多通道相参信号生成装置，其特征在于，所述装置还包括：
至少两个频率扩展单元，每个频率扩展单元用于接收一个锁相环输出信号，并输出所述一个锁相环输出信号对应的频率扩展信号，频率扩展信号的相位与锁相环输出信号的相位的比值为目标频率扩展倍数。
6.根据权利要求5所述的多通道相参信号生成装置，其特征在于，所述装置还包括：
至少两个幅度控制单元，每个幅度控制单元用于调节所述频率扩展信号的幅度。
7.根据权利要求1所述的多通道相参信号生成装置，其特征在于，所述控制器还用于对所述多路第二时钟信号的时延进行精细调整。
8.一种多通道相参信号源，其特征在于，包括：
时钟板卡，用于提供多路高速时钟信号，并在接收到控制器发送同步指令的情况下，输出多路触发信号和多路第一使能信号，高速时钟信号、触发信号和第一使能信号之间的边沿严格对齐；
高速时钟缓冲单元，用于将高速时钟信号缓冲为多路时钟信号，所述多路时钟信号的边沿对齐；
触发信号分配单元，用于对触发信号进行信号分配，所述多路触发信号的边沿对齐，所述多路触发信号的传输引线等长，每路触发信号与对应的时钟信号的相位对齐；
至少两个时钟分配单元，所述至少两个时钟分配单元用于接收所述多路触发信号和第一时钟信号，并输出多路第二时钟信号，所述多路第二时钟信号包括中速时钟信号和低速时钟信号，所述多路第二时钟信号的边沿对齐，每路第二时钟信号与所述第一时钟信号相位对齐，所述高速时钟信号的频率与每路第二时钟信号的频率的比值为整数，所述第一时钟信号为所述多路时钟信号中的至少一项，所述多路触发信号的引线等长；
FPGA芯片，所述FPGA芯片用于接收所述时钟分配单元发送的第三时钟信号和控制器发送的信号控制命令，得到多路数据流，并在多个多通道相参信号生成装置同步工作时，根据所述多路第一使能信号分别对多路数据流进行同步发送；所述第三时钟信号属于所述多路第二时钟信号，所述第三时钟信号包括FPGA芯片的工作时钟、FPGA芯片的高速串行接口的工作时钟信号和高速串行接口的工作时钟信号的对齐信号，所述时钟分配单元与所述FPGA芯片的时钟管脚之间的引线等长，所述FPGA芯片包括一个或多个；
至少两个数字模拟转换芯片，所述数字模拟转换芯片用于根据所述FPGA芯片通过高速串口发送的所述多路数据流、所述时钟分配单元发送的数字模拟转换芯片的工作时钟的对齐信号和所述高速时钟缓冲单元发送的数字模拟转换芯片的时钟信号，生成多通道相参信号，所述高速时钟缓冲单元与所述至少两个数字模拟转换芯片的时钟管脚之间的引线等长，所述时钟分配单元与所述至少两个数字模拟转换芯片的工作时钟对齐管脚之间的引线等长；FPGA芯片到数字模拟转换芯片之间的高速数据传输引线严格等长；
至少两个整数锁相环，每个整数锁相环用于接收一个通道相参信号，并输出与所述一个通道相参信号对应的锁相环输出信号，每个锁相环输出信号为多倍频程的信号，所述锁相环输出信号的相位与所述一个通道相参信号的相位之间的比值为所述锁相环输出信号的频率与所述一个通道相参信号的频率之间的比值；
至少两个频率扩展单元，每个频率扩展单元用于接收一个锁相环输出信号，并输出所述一个锁相环输出信号对应的频率扩展信号，频率扩展信号的相位与锁相环输出信号的相位的比值为目标频率扩展倍数；
至少两个幅度控制单元，每个幅度控制单元用于调节所述频率扩展信号的幅度。
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