CN116435324B - 半导体结构及其制备方法、半导体器件 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 80
- 238000002360 preparation method Methods 0.000 title abstract description 8
- 238000002955 isolation Methods 0.000 claims abstract description 149
- 239000000758 substrate Substances 0.000 claims abstract description 68
- 238000000034 method Methods 0.000 claims description 31
- 229920002120 photoresistant polymer Polymers 0.000 claims description 12
- -1 arsenic ions Chemical class 0.000 claims description 11
- 238000004519 manufacturing process Methods 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 8
- 238000001039 wet etching Methods 0.000 claims description 7
- 150000002500 ions Chemical class 0.000 claims description 6
- 229910052785 arsenic Inorganic materials 0.000 claims description 3
- 229910052757 nitrogen Inorganic materials 0.000 claims description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 3
- 229910052698 phosphorus Inorganic materials 0.000 claims description 3
- 239000011574 phosphorus Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 91
- 239000000463 material Substances 0.000 description 51
- 230000001965 increasing effect Effects 0.000 description 39
- 230000000694 effects Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 239000010408 film Substances 0.000 description 7
- 230000009286 beneficial effect Effects 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 239000010409 thin film Substances 0.000 description 5
- 150000001875 compounds Chemical class 0.000 description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- 238000000427 thin-film deposition Methods 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 239000002131 composite material Substances 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 230000001154 acute effect Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000002270 dispersing agent Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000001000 micrograph Methods 0.000 description 1
- 239000000178 monomer Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000027756 respiratory electron transport chain Effects 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000003313 weakening effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
- H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
- H01L27/14614—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor having a special gate structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
- H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
- H01L27/14616—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor characterised by the channel of the transistor, e.g. channel having a doping gradient
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/1463—Pixel isolation structures
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
- H01L27/14689—MOS based technologies
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electromagnetism (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本公开实施例公开了一种半导体结构及其制备方法、半导体器件。半导体结构包括：衬底；至少两个隔离结构，至少部分隔离结构位于衬底中；有源区，位于相邻的两个隔离结构之间且位于衬底中，包括：沟道；栅极，包括：第一部分和第二部分；其中，第一部分位于沟道之上；第二部分位于相邻的两个隔离结构中的至少一个与沟道之间；栅介质层，位于栅极和沟道之间。
Description
技术领域
本公开实施例涉及半导体领域，尤其涉及一种半导体结构及其制备方法、半导体器件。
背景技术
在亚微米级的图像传感器（CMOS Image Sensor，CIS）中，提高满阱容量（FullWell Capacity，FWC）和降低噪声是两个急需解决的问题。若要提高满阱容量，则需要增大像素阵列的面积；若要降低噪声（例如，随机电报噪声（Random Telegraph Signal，RTS）），则需要增大源极跟随器（Source Follower，SF）晶体管的面积。在传统设计中，在保持图像传感器的尺寸不发生改变的情况下，无法同时增大像素阵列和源极跟随器晶体管的面积，否则会影响电子传输，甚至导致短路。
因此，如何在不增加源极跟随器晶体管面积的同时，降低图像传感器的噪声，成为亟待解决的技术问题。
发明内容
根据本公开实施例的第一方面，提供一种半导体结构，包括：
衬底；
至少两个隔离结构，至少部分所述隔离结构位于所述衬底中；
有源区，位于相邻的两个所述隔离结构之间且位于所述衬底中，包括：沟道；
栅极，包括：第一部分和第二部分；其中，所述第一部分位于所述沟道之上；所述第二部分位于相邻的两个所述隔离结构中的至少一个与所述沟道之间；
栅介质层，位于所述栅极和所述沟道之间。
在一些实施例中，所述沟道包括相对的第一侧面和第二侧面；
所述第二部分覆盖至少部分所述第一侧面；和/或，所述第二部分覆盖至少部分所述第二侧面。
在一些实施例中，在所述第二部分覆盖至少部分所述第一侧面和至少部分所述第二侧面时，沿平行于所述衬底所在的平面的方向，所述栅极的尺寸大于或等于所述沟道的尺寸。
在一些实施例中，所述隔离结构与所述第二部分接触的表面具有沿所述第二部分指向所述隔离结构的凹陷。
在一些实施例中，沿平行于所述衬底所在的平面的方向，所述第二部分和所述栅介质层的尺寸之和的范围为10nm至500nm。
根据本公开实施例的第二方面，提供一种半导体结构的制备方法，包括：
提供衬底；
形成至少两个隔离结构，至少部分所述隔离结构位于所述衬底中；
形成有源区，所述有源区位于相邻的两个所述隔离结构之间且位于所述衬底中；其中，所述有源区包括沟道；
形成栅极；其中，所述栅极包括第一部分和第二部分；所述第一部分位于所述沟道之上；所述第二部分位于相邻的两个所述隔离结构中的至少一个与所述沟道之间；
在所述栅极和所述沟道之间形成栅介质层。
在一些实施例中，所述沟道包括相对的第一侧面和第二侧面；
所述形成栅极包括：
形成覆盖至少部分所述第一侧面的所述第二部分；和/或，形成覆盖至少部分所述第二侧面的所述第二部分。
在一些实施例中，所述制备方法还包括：
形成覆盖所述衬底的缓冲层；
形成至少两个隔离沟槽，所述隔离沟槽贯穿所述缓冲层和部分所述衬底；
在所述隔离沟槽中形成隔离材料层；
所述形成栅极包括：
沿朝向所述衬底的方向，刻蚀相邻的两个所述隔离材料层中的至少一个的部分，形成凹槽；其中，剩余的所述隔离材料层构成所述隔离结构；所述凹槽位于所述隔离结构和所述沟道之间；
在所述凹槽中形成所述第二部分。
在一些实施例中，在形成所述凹槽之前，所述制备方法还包括：
形成覆盖所述缓冲层和所述隔离材料层的光阻层；
在所述光阻层中形成开口；其中，所述开口显露覆盖所述沟道的所述缓冲层和相邻的两个所述隔离材料层中的至少一个的部分；
对显露的所述缓冲层和所述隔离材料层执行掺杂处理。
在一些实施例中，所述掺杂处理的离子包括：砷离子、磷离子或氮离子中的至少一种。
在一些实施例中，所述刻蚀工艺包括：湿法刻蚀。
根据本公开实施例的第三方面，提供一种半导体器件，包括：
如上述任一实施例中所述的半导体结构；
像素阵列，与所述半导体结构耦接，包括：至少一个像素单元。
在一些实施例中，所述半导体器件包括图像传感器。
本公开实施例中，通过设置栅极包括第一部分和第二部分，第一部分设置在沟道上，第二部分设置在相邻的两个隔离结构中的至少一个与沟道之间，使得栅极对沟道的控制面积增大，栅极对沟道的控制能力增加，有利于降低晶体管的漏电流、抑制短沟道效应。
并且，本公开实施例中，通过将栅极的第二部分设置在隔离结构与沟道之间，利用部分隔离结构的空间来设置栅极的第二部分，在增强栅极对沟道的控制能力的同时，不会增加晶体管的尺寸，在不增加晶体管面积的同时，有利于降低包括该晶体管的图像传感器的噪声。
附图说明
图1是根据一示例性实施例示出的一种图像传感器的示意图；
图2是根据一示例性实施例示出的一种半导体结构的扫描电镜图；
图3是根据本公开实施例示出的一种半导体结构的示意图；
图4是根据本公开实施例示出一种半导体结构的制备方法的流程图；
图5a是根据本公开实施例示出的一种半导体结构的制备过程示意图一；
图5b是根据本公开实施例示出的一种半导体结构的制备过程示意图二；
图5c是根据本公开实施例示出的一种半导体结构的制备过程示意图三；
图5d是根据本公开实施例示出的一种半导体结构的制备过程示意图四；
图5e是根据本公开实施例示出的一种半导体结构的制备过程示意图五；
图5f是根据本公开实施例示出的一种半导体结构的制备过程示意图六。
具体实施方式
下面将结合附图和实施例对本公开的技术方案进一步详细阐述。虽然附图中显示了本公开的示例性实施方法，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
在下列段落中参照附图以举例方式更具体的描述本公开。根据下面说明书中的描述，本公开的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本公开实施例的目的。
在本公开实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
需要说明的是，本公开实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
图1是根据一示例性实施例示出的一种图像传感器10的示意图。参照图1所示，图像传感器10包括源极跟随器20和像素阵列30，在保证图像传感器10的面积不发生改变的情况下，若为了减小噪声而增大源极跟随器20的面积，则使得像素阵列30的面积减小从而降低满阱容量；若为了提高满阱容量而增大像素阵列30的面积，则使得源极跟随器20的面积减小从而增大噪声；若为了同时减小噪声和提高满阱容量，则需要同时增大源极跟随器20和像素阵列30的面积，会导致图像传感器10的面积增大，不利于提高图像传感器10的集成度以及缩小尺寸。
图2是根据一示例性实施例示出的一种半导体结构100的示意图。参照图2所示，半导体结构100包括衬底110、浅沟槽隔离120、有源区、栅极140以及栅介质层150。有源区位于相邻的两个浅沟槽隔离120之间，有源区包括沟道130，栅极140位于沟道130上，栅介质层150位于栅极140与沟道130之间。由于栅极140与沟道130之间仅有一个接触面，栅极140对沟道130的控制面积较小，导致栅极140对沟道130的控制能力较弱，使得晶体管的漏电流增加以及存在短沟道效应可能会在图像传感器中产生噪声。这里，半导体结构100可用作图像传感器中的源极跟随器晶体管。
此外，随着半导体器件朝着更高位密度和更高集成度的方向发展，晶体管的特征尺寸进一步缩小，使得栅极对沟道的控制能力进一步减弱，导致图像传感器的噪声进一步增大。
有鉴于此，本公开实施例提供一种半导体结构及其制备方法、半导体器件。
图3是根据本公开实施例示出的一种半导体结构200的示意图。参照图3所示，半导体结构200，包括：
衬底210；
至少两个隔离结构220，至少部分隔离结构220位于衬底210中；
有源区，位于相邻的两个隔离结构220之间且位于衬底210中，包括：沟道230；
栅极240，包括：第一部分241和第二部分242；其中，第一部分241位于沟道230之上；第二部分242位于相邻的两个隔离结构220中的至少一个与沟道230之间；
栅介质层250，位于栅极240和沟道230之间。
半导体结构200包括薄膜晶体管，例如，非晶硅薄膜晶体管、多晶硅薄膜晶体管或金属氧化物薄膜晶体管等，薄膜晶体管的类型包括P型晶体管或N型晶体管。在其它实施例中，半导体结构200还可以是其它类型的场效应晶体管。在一具体实施例中，半导体结构200可以是源极跟随器晶体管。
衬底210的材料包括：单质半导体材料（例如硅、锗）、Ⅲ-Ⅴ族化合物半导体材料、Ⅱ-Ⅵ族化合物半导体材料、有机半导体材料或者本领域已知的其它半导体材料。在其它实施例中，衬底210还可以是绝缘体上硅等。
在一些实施例中，隔离结构220完全位于衬底210中，隔离结构220的表面与衬底210的表面平齐。
在另一些实施例中，隔离结构220的一部分位于衬底210中，隔离结构220的另一部分凸出于衬底210的表面，隔离结构220凸出部分在z方向上的尺寸为100埃至300埃。
隔离结构220的材料包括电介质材料，如硅氧化物、硅氮化物或硅氮氧化物中的至少一种。
需要说明的是，虽然图3中仅示出了两个隔离结构220，但本公开实施例中，隔离结构220的数量不限于两个，可以为三个或更多个。
有源区位于衬底210中，隔离结构220将相邻的两个有源区隔离。有源区包括沿y方向并列设置的源极、沟道230和漏极，沟道230位于源极和漏极之间。有源区的数量可以是一个或多个，本公开对此并无特殊限制。
需要说明的是，本公开实施例中，z方向垂直于衬底210所在的平面，x方向和y方向平行于衬底210所在的平面，x方向和y方向相交，x方向和y方向之间的夹角包括锐角、直角或钝角。在一具体实施例中，x方向和y方向的夹角为直角，即x方向、y方向和z方向两两垂直。
在一示例中，栅极240包括第一部分241和第二部分242a，第一部分241位于沟道230之上，第二部分242a位于相邻的两个隔离结构220中的一个与沟道230之间，使得栅极240对沟道230的控制面积增大，栅极240对沟道230的控制能力增加，有利于降低晶体管的漏电流、抑制短沟道效应。
在另一示例中，栅极240包括第一部分241和第二部分242b，第一部分241位于沟道230之上，第二部分242b位于相邻的两个隔离结构220中的另一个与沟道230之间，使得栅极240对沟道230的控制面积增大，栅极240对沟道230的控制能力增加，有利于降低晶体管的漏电流、抑制短沟道效应。
在又一示例中，栅极240包括第一部分241、第二部分242a和第二部分242b，第一部分241位于沟道230之上，第二部分242a和第二部分242b分别位于相邻的两个隔离结构与沟道230之间，使得栅极240对沟道230的控制面积进一步增大，栅极240对沟道230的控制能力进一步增加，有利于进一步降低晶体管的漏电流、抑制短沟道效应。
需要说明的是，第二部分242a和第二部分242b均表示的是第二部分242，不同的附图标记只是为了区分不同位置上的第二部分242，而不必用于描述特定的顺序或先后次序。
栅极240的材料包括导电材料，例如，多晶硅、掺杂多晶硅、氮化钛、氮化钨、氮化钽、钨、钽、铂、钛或铝中的至少一种。在一些实施例中，栅极240可以是单层膜层。在另一些实施例中，栅极240可以是多层膜层构成的复合膜层。
栅介质层250位于沟道230与栅极240之间，栅介质层250的材料包括：硅氧化物、硅氮化物或硅氮氧化物等。
本公开实施例中，通过设置栅极包括第一部分和第二部分，第一部分设置在沟道上，第二部分设置在相邻的两个隔离结构中的至少一个与沟道之间，使得栅极对沟道的控制面积增大，栅极对沟道的控制能力增加，有利于降低晶体管的漏电流、抑制短沟道效应。
并且，本公开实施例中，通过将栅极的第二部分设置在隔离结构与沟道之间，利用部分隔离结构的空间来设置栅极的第二部分，在增强栅极对沟道的控制能力的同时，不会增加晶体管的尺寸，在不增加晶体管面积的同时，有利于降低包括该晶体管的图像传感器的噪声。
在一些实施例中，沟道230包括相对的第一侧面231a和第二侧面231b；第二部分242a覆盖至少部分第一侧面231a；和/或，第二部分242b覆盖至少部分第二侧面231b。第一侧面231a和第二侧面231b位于沟道230沿x方向相对的两侧。
在一示例中，栅极240包括第二部分242a，第二部分242a位于隔离结构220和第一侧面231a之间，第二部分242a覆盖至少部分第一侧面231a。这里，第二部分242a可以部分覆盖第一侧面231a，也可以完全覆盖第一侧面231a，当第二部分242a覆盖第一侧面231a的面积增大时，栅极240对沟道230的控制能力增加。
在另一示例中，栅极240包括第二部分242b，第二部分242b位于隔离结构220和第二侧面231b之间，第二部分242b覆盖至少部分第二侧面231b。这里，第二部分242b可以部分覆盖第二侧面231b，也可以完全覆盖第二侧面231b，当第二部分242b覆盖第二侧面231b的面积增大时，栅极240对沟道230的控制能力增加。
在又一示例中，栅极240包括第二部分242a和第二部分242b，第二部分242a位于隔离结构220与第一侧面231a之间，第二部分242b位于隔离结构220与第二侧面231b之间。这里，第二部分242a可以部分或完全覆盖第一侧面231a；和/或，第二部分242b可以部分或完全覆盖第二侧面231b，当第二部分242a覆盖第一侧面231a和第二部分242b覆盖第二侧面231b的面积进一步增大时，栅极240对沟道230的控制能力进一步增加。
本公开实施例中，通过设置栅极的第二部分覆盖沟道的至少部分第一侧面；和/或，第二部分覆盖沟道的至少部分第二侧面，使得栅极对沟道的控制面积增大，栅极对沟道的控制能力增加，有利于降低晶体管的漏电流、抑制短沟道效应。
在一些实施例中，在第二部分242覆盖至少部分第一侧面231a和至少部分第二侧面231b时，沿平行于衬底210所在的平面的方向，栅极240的尺寸大于或等于沟道230的尺寸。
在一示例中，隔离结构220的顶面宽度等于隔离结构220的底面宽度，因此，位于相邻的两个隔离结构220之间的沟道230的剖面为矩形，且栅极240覆盖沟道230，在x方向上，栅极240的尺寸大于沟道230的尺寸。
在另一示例中，隔离结构220的顶面宽度大于隔离结构220的底面宽度，因此，位于相邻的两个隔离结构220之间的沟道230的剖面为梯形，当栅极240完全覆盖沟道230时，在x方向上，栅极240的尺寸大于沟道230的尺寸；当栅极240部分覆盖沟道230时，在x方向上，栅极240的尺寸等于沟道230的尺寸。
在其他实施例中，在x方向上，栅极240的尺寸可以小于沟道230的尺寸。
本公开实施例中，通过设置在平行于衬底所在的平面的方向上，栅极的尺寸大于或等于沟道的尺寸，使得栅极对沟道的控制面积增大，栅极对沟道的控制能力增加，有利于降低晶体管的漏电流、抑制短沟道效应。
在一些实施例中，隔离结构220与第二部分242接触的表面具有沿第二部分242指向隔离结构220的凹陷。
参照图3所示，至少一个隔离结构220具有凹陷，第二部分242位于该凹陷中，通过将栅极的第二部分设置在隔离结构的凹陷中，可利用部分隔离结构的空间来设置栅极的第二部分，增强栅极对沟道的控制能力的同时，不会增加晶体管的尺寸。
隔离结构220与第二部分242接触的表面包括：平面或曲面。这里，凹陷位于隔离结构220相对靠近沟道230的一侧。凹陷的剖面形状包括：矩形、倒三角或倒梯形等。凹陷的剖面形状还可以是本领域已知的其它形状，本公开对此并无特殊限制。
在一些实施例中，沿平行于衬底210所在的平面的方向，第二部分242和栅介质层250的尺寸之和的范围为10nm至500nm。
在一具体实施例中，位于凹陷中的第二部分242a和栅介质层250在x方向上的尺寸之和的范围为10nm至500nm。
在另一具体实施例中，位于凹陷中的第二部分242b和栅介质层250在x方向上的尺寸之和的范围为10nm至500nm。
本公开实施例中，通过设置在沿平行于衬底所在的方向，第二部分与位于第二部分和第一侧面之间的栅介质层的尺寸之和的范围为10nm至500nm，在不减弱隔离结构的隔离功能的前提下，增大栅极对沟道的控制面积，有利于增强栅极对沟道的控制能力。
在一些实施例中，半导体结构200还包括：缓冲层260，缓冲层260位于衬底210上，在z方向上，缓冲层260的尺寸范围为30埃至150埃。缓冲层260的材料包括硅氧化物、硅氮化物或硅氮氧化物等。
基于上述半导体结构，本公开实施例还提供一种半导体结构的制备方法。
图4是根据本公开实施例示出的一种半导体结构的制备方法的流程图。参照图4所示，该制备方法至少包括以下步骤：
S301：提供衬底；
S302：形成至少两个隔离结构，至少部分隔离结构位于衬底中；
S303：形成有源区，有源区位于相邻的两个隔离结构之间且位于衬底中；其中，有源区包括沟道；
S304：形成栅极；其中，栅极包括第一部分和第二部分；第一部分位于沟道之上；第二部分位于相邻的两个隔离结构中的至少一个与沟道之间；
S305：在栅极和沟道之间形成栅介质层。
需要说明的是，图4中所示的步骤并非排他的，也可以在所示操作中的任何步骤之前、之后或之间执行其他步骤；图4中所示的各步骤可以根据实际需求进行顺序调整。
图5a至图5f是根据本公开实施例示出的一种半导体结构的制备过程示意图。下面将结合图4、图5a至图5f对本公开实施例提供的半导体结构的制备方法进行详细地说明。
在步骤S301中，参照图5a所示，提供衬底310。衬底310的材料包括：单质半导体材料（例如硅、锗）、Ⅲ-Ⅴ族化合物半导体材料、Ⅱ-Ⅵ族化合物半导体材料、有机半导体材料或者本领域已知的其它半导体材料。在其它实施例中，衬底310还可以是绝缘体上硅等。
在步骤S302中，参照图5f所示，形成至少两个隔离结构320，至少部分隔离结构320位于衬底310中。
在一些实施例中，隔离结构320完全位于衬底310中，隔离结构320的表面与衬底310的表面平齐。
在另一些实施例中，隔离结构320的一部分位于衬底310中，隔离结构320的另一部分凸出于衬底310的表面，隔离结构320凸出部分在沿垂直于衬底310所在的平面的方向上的尺寸为100埃至300埃。
隔离结构320的材料包括电介质材料，如硅氧化物、硅氮化物或硅氮氧化物中的至少一种。下面将以部分隔离结构位于衬底中、另一部分隔离结构位于衬底之上为例进行说明。
在一些实施例中，参照图5a所示，上述制备方法还包括：形成覆盖衬底310的缓冲层360；形成至少两个隔离沟槽320a，隔离沟槽320a贯穿缓冲层360和部分衬底310；在隔离沟槽320a中形成隔离材料层320b。
可采用薄膜沉积工艺形成覆盖衬底310的缓冲层360，沿朝向衬底310的方向刻蚀缓冲层360和部分衬底310，在衬底310中形成至少两个隔离沟槽320a，向隔离沟槽320a中填充电介质材料，形成隔离材料层320b。这里，隔离材料层320b用于在后续的工艺中形成隔离结构320。
在一些实施例中，上述制备方法还包括：形成覆盖缓冲层360的掩膜层（图中未示出）；上述形成至少两个隔离沟槽320a，包括：沿朝向衬底310的方向，刻蚀掩膜层、缓冲层360和部分衬底310，形成至少两个隔离沟槽320a。在隔离沟槽320a中形成隔离材料层320b之后，还可去除掩膜层，从而形成如图5a所示的结构。掩膜层的材料包括硅氧化物、硅氮化物或硅氮氧化物等。在一具体示例中，掩膜层的材料可以是氮化硅。
缓冲层360的厚度为30埃至150埃，缓冲层360的材料包括：硅氧化物、硅氮化物或硅氮氧化物等。
薄膜沉积工艺包括：化学气相沉积（Chemical Vapor Deposition，CVD）、物理气相沉积（Physical Vapor Deposition，PVD）、原子层沉积（Atomic Layer Deposition，ALD）或其组合。
刻蚀工艺包括干法刻蚀、湿法刻蚀中的任意一种或其组合。
在一些实施例中，至少两个隔离沟槽320a可以同时刻蚀形成，也可以先后刻蚀形成；至少两个隔离沟槽320a的截面形状可以相同也可以不同，本公开对此并无特殊限制。
在步骤S303中，形成有源区，有源区位于相邻的两个隔离结构320之间且位于衬底310中；其中，有源区包括沟道330，如图5a所示。有源区包括并列设置的源极（图中未示出）、沟道330和漏极（图中未示出），沟道330位于源极和漏极之间。
这里，可通过对衬底进行掺杂形成有源区，有源区的数量可以是一个或多个，本公开对此并无特殊限制。当有源区的数量为多个时，隔离结构320将相邻的两个有源区隔离。
在一些实施例中，沟道330包括相对的第一侧面331a和第二侧面331b。这里，第一侧面331a为沟道330靠近相邻的两个隔离结构320中的一个的侧面，第二侧面331b为沟道330靠近相邻的两个隔离结构320中的另一个的侧面。
在步骤S304中，参照图5f所示，形成栅极340；其中，栅极340包括第一部分341和第二部分342；第一部分341位于沟道330之上；第二部分342位于相邻的两个隔离结构320中的至少一个与沟道330之间。
在一示例中，栅极340包括第一部分341和第二部分342a，第一部分341位于沟道330之上，第二部分342a位于相邻的两个隔离结构320中的一个与沟道330之间，使得栅极340对沟道330的控制面积增大，栅极340对沟道330的控制能力增加，有利于降低晶体管的漏电流、抑制短沟道效应。
在另一示例中，栅极340包括第一部分341和第二部分342b，第一部分341位于沟道330之上，第二部分342b位于相邻的两个隔离结构320中的另一个与沟道330之间，使得栅极340对沟道330的控制面积增大，栅极340对沟道330的控制能力增加，有利于降低晶体管的漏电流、抑制短沟道效应。
在又一示例中，栅极340包括第一部分341、第二部分342a和第二部分342b，第一部分341位于沟道330之上，第二部分342a和第二部分342b分别位于相邻的两个隔离结构320与沟道330之间，使得栅极340对沟道330的控制面积进一步增大，栅极340对沟道330的控制能力进一步增加，有利于进一步降低晶体管的漏电流、抑制短沟道效应。
需要说明的是，第二部分342a和第二部分342b均表示的是第二部分342，不同的附图标记只是为了区分在不同位置上的第二部分342，而不必用于描述特定的顺序或先后次序。
栅极340的材料包括导电材料，例如，多晶硅、掺杂多晶硅、氮化钛、氮化钨、氮化钽、钨、钽、铂、钛或铝等中的至少一种。在一些实施例中，栅极340可以是单层膜层。在另一些实施例中，栅极340可以是多层膜层构成的复合膜层。
在一些实施例中，仍参照图5f所示，上述步骤S304包括：形成覆盖至少部分第一侧面331a的第二部分342a；和/或，形成覆盖至少部分第二侧面331b的第二部分342b。
在一示例中，结合图5f所示，形成覆盖至少部分第一侧面331a的第二部分342a，第二部分342a位于隔离结构320和第一侧面331a之间。这里，第二部分342a可以部分覆盖第一侧面331a，也可以完全覆盖第一侧面331a，当第二部分342a覆盖第一侧面331a的面积增大，栅极340对沟道330的控制能力增加。
在另一示例中，结合图5f所示，形成覆盖至少部分第二侧面331b的第二部分342b，第二部分342b位于隔离结构320和第二侧面331b之间。这里，第二部分342b可以部分覆盖第二侧面331b，也可以完全覆盖第二侧面331b，当第二部分342b覆盖第二侧面331b的面积增大，栅极340对沟道330的控制能力增加。
在又一示例中，形成覆盖至少部分第一侧面331a的第二部分342a和形成覆盖至少部分第二侧面331b的第二部分342b，第二部分342a位于隔离结构320和第一侧面331a之间，第二部分342b位于隔离结构320和第二侧面331b之间。这里，第二部分342a可以部分或完全覆盖第一侧面331a；和/或，第二部分342b可以部分或完全覆盖第二侧面331b，当第二部分342a覆盖第一侧面331a和第二部分342b覆盖第二侧面331b的面积进一步增大，栅极340对沟道330的控制能力进一步增加。
在一些实施例中，参照图5c至图5f所示，上述步骤S304包括：沿朝向衬底310的方向，刻蚀相邻的两个隔离材料层320b中的至少一个的部分，形成凹槽370；其中，剩余的隔离材料层构成隔离结构320；凹槽370位于隔离结构320和沟道330之间；在凹槽370中形成第二部分342。
这里，可对图5c所示的两个隔离材料层320b中的至少一个进行刻蚀，形成凹槽370，本公开对此并无特殊限制。在一具体实施例中，可对相邻的两个隔离材料层320b均进行刻蚀，并在两个隔离材料层320b中各自形成相应的凹槽370，如图5d所示。
在一些实施例中，刻蚀工艺包括：湿法刻蚀。在一具体实施例中，参照图5c所示，可采用湿法刻蚀溶液刻蚀去除部分隔离材料层320b，形成凹槽370，如图5d所示。湿法刻蚀溶液为对隔离结构320具有更高选择性的溶液。本示例中，隔离结构320为氧化硅，湿法刻蚀溶液为氢氟酸。在其它示例中，隔离结构320还可以是其它材料，湿法刻蚀溶液还可以是其它溶液。
在一些实施例中，参照图5b和图5c所示，在形成凹槽370之前，上述制备方法还包括：形成覆盖缓冲层360和隔离材料层320b的光阻层380；在光阻层380中形成开口；其中，开口显露覆盖沟道330的缓冲层360和相邻的两个隔离材料层320b中的至少一个的部分；对显露的缓冲层360和隔离材料层320b执行掺杂处理。
这里，可通过涂胶工艺形成光阻层380，涂胶工艺包括但不限于旋涂工艺；可通过曝光和显影工艺在光阻层380中形成开口，开口用于在后续的工艺中形成凹槽。光阻层380的材料包括遮光材料、高分子材料、可聚合单体、分散剂以及光引发剂中的至少一种。
需要说明的是，当仅对相邻的两个隔离材料层320b中的一个进行刻蚀时，未被刻蚀的另一个隔离材料层320b被光阻层380所覆盖。
本公开实施例中，通过执行掺杂处理，可实现对沟道的浅掺杂，从而调控晶体管的栅极的控制电压，有利于减小晶体管的漏电流。
在一些实施例中，掺杂处理的离子包括：N型掺杂离子，例如，砷离子、磷离子或氮离子中的至少一种。在其它实施例中，掺杂处理的离子还可以是P型掺杂离子。
在一些实施例中，在沿平行于衬底310所在的平面的方向上，开口显露的隔离材料层320b的尺寸的范围为10nm至500nm。这里，尺寸包括隔离材料层320b的长度和/或宽度。
需要指出的是，开口显露的隔离材料层320b的尺寸过大，将会导致后续刻蚀形成凹槽时，隔离材料层320b被去除的过多，使得最终形成的隔离结构320的隔离性能变差。本公开实施例中，通过设置开口显露的隔离材料层的尺寸的范围为10nm至500nm，在保证隔离结构的隔离性能的同时，可利用部分隔离结构的空间来设置栅极的第二部分，增加栅极对沟道的控制能力。
在步骤S305中，参照图5e和图5f所示，在栅极340和沟道330之间形成栅介质层350。栅介质层350的材料包括：硅氧化物、硅氮化物或硅氮氧化物等。例如，在形成凹槽370后，形成栅介质层350，如图5e所示。
在一些实施例中，上述形成栅介质层350，包括：形成覆盖显露的沟道330的第一子栅介质层；形成覆盖第一子栅介质层的第二子栅介质层；其中，第一子栅介质层位于沟道330和第二子栅介质层之间，第二子栅介质层位于第一子栅介质层和栅极340之间。这里，第一子栅介质层的形成工艺包括：薄膜沉积工艺或热氧化工艺，例如，可对显露的沟道330执行热氧化处理形成第一子栅介质层；第二子栅介质层的形成工艺包括：薄膜沉积工艺。
需要说明的是，本示例中，栅介质层350包括第一子栅介质层和第二子栅介质层构成的复合膜层。在其它示例中，栅介质层350可以是单层膜层，取决于实际的工艺需求。
在一些实施例中，隔离结构320与第二部分342接触的表面包括：平面或曲面。这里，凹槽370位于隔离结构320相对靠近沟道330的一侧，凹槽370的剖面形状包括：矩形、倒三角或倒梯形等。凹槽370的剖面形状还可以是本领域已知的其它形状，本公开对此并无特殊限制。
基于上述半导体结构，本公开实施例还提供一种半导体器件，包括：
如任一实施例中所述的半导体结构200；
像素阵列，与半导体结构200耦接，包括：至少一个像素单元。
在一些实施例中，半导体器件包括图像传感器。
在一些实施例中，半导体器件还包括增益块、复位块、选择块以及浮动扩散部。增益块通过实现双转换增益等来控制像素的增益，复位块可以选择性的复位像素部件，选择块可以支持响应于经由总线接收的控制信号等从像素阵列中选择像素的信号，半导体结构200可以支持将来自像素阵列的输出转换成指示由像素阵列检测到的光学信息的电信号，浮动扩散部用于积累电荷。
本公开实施例中提供的半导体器件包括上述半导体结构，在降低半导体器件的噪声的同时，不会牺牲像素阵列的面积，有利于保证半导体器件的满阱容量。
并且，本公开实施例提供的半导体结构通过增大栅极对沟道的控制面积，使得半导体结构的性能提升，半导体结构的面积可以进一步减小，从而为像素阵列的面积增加创造空间。
此外，本公开实施例提供的半导体器件无需增加额外的光阻即可形成，改善半导体器件性能的同时不会造成生产成本的增加。
以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。
Claims (12)
1.一种半导体结构的制备方法，其特征在于，包括：
提供衬底；
形成覆盖所述衬底的缓冲层；
形成至少两个隔离结构，所述隔离结构贯穿所述缓冲层和部分所述衬底；
形成有源区，所述有源区位于相邻的两个所述隔离结构之间且位于所述衬底中；其中，所述有源区包括沟道；
形成覆盖所述缓冲层和所述隔离结构的光阻层；
在所述光阻层中形成开口；其中，所述开口显露覆盖所述沟道的所述缓冲层和相邻的两个所述隔离结构中的至少一个的部分；
对显露的所述缓冲层和所述隔离结构执行掺杂处理；
形成栅极；其中，所述栅极包括第一部分和第二部分；所述第一部分位于所述沟道之上；所述第二部分位于相邻的两个所述隔离结构中的至少一个与所述沟道之间；
在所述栅极和所述沟道之间形成栅介质层。
2.根据权利要求1所述的制备方法，其特征在于，所述沟道包括相对的第一侧面和第二侧面；
所述形成栅极包括：
形成覆盖至少部分所述第一侧面的所述第二部分；和/或，形成覆盖至少部分所述第二侧面的所述第二部分。
3.根据权利要求1或2所述的制备方法，其特征在于，
所述形成栅极包括：
沿朝向所述衬底的方向，刻蚀相邻的两个所述隔离结构中的至少一个的部分，形成凹槽；其中，所述凹槽位于剩余的所述隔离结构和所述沟道之间；
在所述凹槽中形成所述第二部分。
4.根据权利要求3所述的制备方法，其特征在于，所述掺杂处理的离子包括：砷离子、磷离子或氮离子中的至少一种。
5.根据权利要求3所述的制备方法，其特征在于，所述刻蚀工艺包括：湿法刻蚀。
6.一种半导体结构，其特征在于，所述半导体结构采用如权利要求1至5任一项所述的方法制备而成；所述半导体结构包括：
衬底；
至少两个隔离结构，至少部分所述隔离结构位于所述衬底中；
有源区，位于相邻的两个所述隔离结构之间且位于所述衬底中，包括：沟道；其中，相邻的两个所述隔离结构之间的所述沟道的顶面宽度小于所述沟道的底面宽度；
栅极，包括：第一部分和第二部分；其中，所述第一部分位于所述沟道之上；所述第二部分位于相邻的两个所述隔离结构中的至少一个与所述沟道之间；沿平行于所述衬底所在的平面的方向，所述栅极的尺寸等于所述沟道的尺寸；
栅介质层，位于所述栅极和所述沟道之间。
7.根据权利要求6所述的半导体结构，其特征在于，所述沟道包括相对的第一侧面和第二侧面；
所述第二部分覆盖至少部分所述第一侧面；和/或，所述第二部分覆盖至少部分所述第二侧面。
8.根据权利要求7所述的半导体结构，其特征在于，在所述第二部分覆盖至少部分所述第一侧面和至少部分所述第二侧面时，沿平行于所述衬底所在的平面的方向，所述栅极的尺寸大于或等于所述沟道的尺寸。
9.根据权利要求6所述的半导体结构，其特征在于，所述隔离结构与所述第二部分接触的表面具有沿所述第二部分指向所述隔离结构的凹陷。
10.根据权利要求6所述的半导体结构，其特征在于，沿平行于所述衬底所在的平面的方向，所述第二部分和所述栅介质层的尺寸之和的范围为10nm至500nm。
11.一种半导体器件，其特征在于，包括：
如权利要求6至10任一项所述的半导体结构；
像素阵列，与所述半导体结构耦接，包括：至少一个像素单元。
12.根据权利要求11所述的半导体器件，其特征在于，所述半导体器件包括图像传感器。
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| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
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Publications (2)
| Publication Number | Publication Date |
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| CN116435324A CN116435324A (zh) | 2023-07-14 |
| CN116435324B true CN116435324B (zh) | 2023-09-26 |
Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310681725.0A Active CN116435324B (zh) | 2023-06-09 | 2023-06-09 | 半导体结构及其制备方法、半导体器件 |
Country Status (1)
| Country | Link |
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| GR01 | Patent grant |