CN211929495U - 栅极结构 - Google Patents

Abstract

本实用新型公开了一种栅极结构，包含一有源区、一第一介电层位于所述有源区上且位于栅极图案两侧的边缘部位、一第二介电层位于所述栅极图案中间的所述有源区上以及所述栅极图案两侧的边缘部位的所述第一介电层上，其中所述第二介电层位于所述第一介电层上的部位的厚度大于所述第二介电层位于所述有源区上的部位的厚度、一导电层位于所述第二介电层上、一阻障层位于所述导电层上、一金属层位于所述阻障层上，其中所述阻障层围绕在所述金属层的底面与侧壁上、以及一氮化硅层位于所述金属层上。本实用新型具有特殊的栅极介电层设计，可以抑制GIDL问题，同时又不会引起其他不良的影响。

Description

栅极结构

技术领域

本实用新型公开的实施方式涉及一种栅极结构，更具体来说，其涉及一种具有特殊的栅极介电层来抑制栅极诱生漏极漏电流(GIDL)效应的栅极结构。

背景技术

栅极诱生漏极漏电流(Gate-1nduced Drain Leakage,简称GIDL)效应是MOSFET主要的断态漏电流。该效应起源于当MOSFET栅极关态(NM0S栅极接负电压，PMOS栅极接正电压)而漏区接电压(NM0S漏区接正电压，PMOS漏区接负电压)时，由于漏端杂质扩散层与栅极重叠部分靠近界面处的能带发生强烈的弯曲，导致表面形成反型层，而耗尽层非常窄，以致导带电子和价带孔穴发生能带-能带隧穿效应(Band-to-Band Tunneling),从而形成漏极漏电流。它是关态漏电流的主要来源，决定了栅氧化层薄氧化层的厚度下限。当MOS具备薄栅时，GIDL会造成空穴通过隧穿效应而对栅氧化层造成损伤或被薄栅所俘获，这些情况都会造成MOSFET性能退化可靠性降低。除了关态漏电流，栅极诱生漏极漏电流还可能造成其他不良后果，例如，会造成孔穴通过隧穿效应对栅氧化层造成损伤或者被栅氧化层俘获，从而导致MOSFET性能退化，及可靠性降低。

传统抑制GIDL的方法，主要是通过增加栅极介电层的厚度或者使漏端杂质扩散远离栅极，显然，在追求高集成度的半导体行业，这类方案并不利于器件进一步缩小，也会引起其他寄生效应(如热载流子效应，hot carrier effect)等不良影响。

实用新型内容

有鉴于上述半导体器件会遭遇的栅极诱生漏极漏电流(GIDL)问题，本实用新型于此提出了一种新颖的栅极结构与其制作方法，其特征在于具有特殊的栅极介电层设计，可以抑制GIDL问题，同时又不会引起其他不良的影响。

本实用新型的面向之一在于提出一种栅极结构，包含一有源区、一第一介电层位于所述有源区上且位于栅极图案两侧的边缘部位、一第二介电层位于所述栅极图案中间的所述有源区上以及所述栅极图案两侧的边缘部位的所述第一介电层上，其中所述第二介电层位于所述第一介电层上的部位的厚度大于所述第二介电层位于所述有源区上的部位的厚度、一导电层位于所述第二介电层上、一阻障层位于所述导电层上、一金属层位于所述阻障层上，其中所述阻障层围绕在所述金属层的底面与侧壁上、以及一氮化硅层位于所述金属层上。

本实用新型的另一面向在于提出一种栅极结构的制作方法，其步骤包含：提供一基底，其上界定有主动区、在所述基底上依序形成一第一介电层以及一层间介电层、在所述主动区上方的所述层间介电层中形成栅极图案、在所述栅极图案以及所述层间介电层上形成一氮化硅层、进行一回蚀刻工艺移除位于所述栅极图案的底面上的所述氮化硅层以及所述第一介电层，以裸露出所述主动区、移除剩余的所述氮化硅层，以裸露出位于所述栅极图案两侧的所述第一介电层、在所述栅极图案中的所述第一介电层以及裸露出的所述主动区上形成一第二介电层、以及在所述第二介电层上形成栅极结构。

本实用新型的这类目的与其他目的在阅者读过下文中以多种图示与绘图来描述的较佳实施例之细节说明后应可变得更为明了显见。

附图说明

本说明书含有附图并于文中构成了本说明书之一部分，俾使阅者对本实用新型实施例有进一步的了解。该些图示描绘出了本实用新型一些实施例并连同本文描述一起说明了其原理。在该些图示中：

图1至图10绘示出了根据本案较佳实施例中一栅极结构的工艺流程的截面图；

图11为根据本实用新型另一实施例中一栅极结构的截面图；

图12为根据本实用新型又一实施例中一栅极结构的截面图；以及

图13为根据本实用新型又一实施例中一栅极结构的截面图。

其中，附图标记说明如下：

100 半导体基板

101 器件隔离层

101a 氧化硅衬层

101b 氮化硅衬层

101c 氧化硅填充层

103 绝缘层

103a 边缘部位

105 停止层

107 层间介电层

109 硬掩膜层

111 先进曝光图样薄膜

113 栅极图案

115 氮化硅层

117 栅绝缘层

119 导电层

121 阻障层

123 金属层

125 氮化硅层

127 栅极结构

129 栅极介电层

131 凹陷

133 间隔壁

135 接触件

ACT 有源区

具体实施方式

现在下文将详细说明本实用新型的示例性实施例，其会参照附图标出所描述之特征以便阅者理解并实现技术效果。阅者将可理解文中之描述仅透过例示之方式来进行，而非意欲要限制本案。本案的各种实施例和实施例中彼此不冲突的各种特征可以以各种方式来加以组合或重新设置。在不脱离本实用新型的精神与范畴的情况下，对本案的修改、等同物或改进对于本领域技术人员来说是可以理解的，并且旨在包含在本案的范围内。

阅者应能容易理解，本案中的「在…上」、「在…之上」和「在…上方」的含义应当以广义的方式被解读，以使得「在…上」不仅表示「直接在」某物「上」而且还包括在某物「上」且其间有居间特征或层的含义，并且「在…之上」或「在…上方」不仅表示「在」某物「之上」或「上方」的含义，而且还可以包括其「在」某物「之上」或「上方」且其间没有居间特征或层(即，直接在某物上)的含义。

此外，诸如「在…之下」、「在…下方」、「下部」、「在…之上」、「上部」等空间相关术语在本文中为了描述方便可以用于描述一个组件或特征与另一个或多个组件或特征的关系，如在附图中示出的。

如本文中使用的，术语「基底」是指向其上增加后续材料的材料。可以对基底自身进行图案化。增加在基底的顶部上的材料可以被图案化或可以保持不被图案化。此外，基底可以包括广泛的半导体材料，例如硅、锗、砷化镓、磷化铟等。

如本文中使用的，术语「层」是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、竖直和/或沿倾斜表面延伸。基底可以是层，其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成触点、互联机和/或通孔)和一个或多个介电层。

在本说明书图示中，图1至图10绘示出了根据本案较佳实施例中一栅极结构的工艺流程的截面图，图11则绘示出了根据本实用新型另一实施例中一栅极结构的截面图。

请参照图1。首先，提供一半导体基板100，并在半导体基板100中形成限定有源区ACT的器件隔离层101。半导体基板100可以包括硅基板、锗基板和/或硅锗基板。器件隔离层101可以藉由对半导体基板100进行一光刻工艺形成个别分离的有源区ACT，并在有源区ACT之间的凹槽中填入隔离材料的方式来形成。在示例中，器件隔离层101为浅槽隔离结构(STI)，其可由氧化硅衬层101a、氮化硅衬层101b以及氧化硅填充层101c等部件构成。氧化硅衬层101a与氮化硅衬层101b可以避免形成器件隔离层101的工艺中刻蚀与射频偏压对浅沟造成伤害。在示例中，有源区ACT可为半导体存储器件位于存储单元区周围的***区，但不限于此。

复参照图1。半导体基板100的表面上依序形成有绝缘层103、停止层105、层间介电层107、硬掩膜层109以及先进曝光图样薄膜(APF)111等层结构。其中绝缘层103可为氧化硅层，其以原位蒸汽生成(ISSG)工艺形成，绝缘层103在有源区ACT上的部位厚度与其在器件隔离层101上的部位厚度可能不同。停止层105可为氮化硅层，其以原子层沉积工艺形成。层间介电层107可为一旋涂式介电层(SOD)，硬掩膜层109可为氮化硅层，而先进曝光图样薄膜111可为无定形碳掩膜。

接下来请参照图2。进行一光刻工艺在层间介电层107中形成栅极图案113。此光刻工艺的步骤可包含：在先进曝光图样薄膜111上形成光刻掩膜，所述光刻掩膜可为一复合掩膜，其可能包含有机电介质层(ODL)、抗反射层(ARC)以及光阻层(PR)等层结构，其中的光阻层中界定有栅极图案，接着以光刻掩膜为刻蚀掩膜以及停止层105为刻蚀停止层进行刻蚀工艺移除部分的硬掩膜层109与层间介电层107，以在层间介电层107中形成栅极图案113。

接下来请参照图3。在层间介电层107中形成栅极图案113后，接着在基板的表面形成一层氮化硅层115。氮化硅层115可以原子层沉积工艺形成，其以共形方式覆盖在硬掩膜层109的表面、层间介电层107的侧壁以及停止层105的表面上。

接下来请参照图4。在氮化硅层115形成后，接着进行一回刻蚀工艺移除栅极图案113中的停止层105与绝缘层103部位，以暴露出下方的有源区ACT。此回刻蚀工艺同时会移除位于硬掩膜层109上的氮化硅层115，仅留下其位于层间介电层107侧壁上的部位。此回刻蚀工艺也可能包含两道以上的刻蚀工艺，例如先进行第一次刻蚀工艺移除氮化硅层115部位，再进行第二次刻蚀工艺移除绝缘层103部位。

接下来请参照图5。在有源区ACT暴露后，接着进行一刻蚀工艺移除暴露在基板表面的氮化硅材质，其包含位于层间电介质层107上的硬掩膜层109、位于层间介电层107侧壁上的氮化硅层115以及部分位于氮化硅层115下方的停止层105。如此，即可得到如图中所示从层间介电层107下方侧向突出在栅极图案113中的绝缘层103边缘部位103a。

接下来请参照图6。在绝缘层103的边缘部位103a形成后，接着在栅极图案113的底面上形成一层栅绝缘层117。在示例中，栅绝缘层117可以使用原位蒸汽生成(ISSG)工艺形成，从图中可以注意到，对于所形成的栅绝缘层117而言，直接与有源区ACT接触的栅绝缘层117部位的厚度会大于其与绝缘层103边缘部位103a接触的部位的厚度，这是因为ISSG工艺从硅质的有源区ACT能生成的较多较厚的氧化硅反应物，从氧化硅材质的绝缘层103则只能生成较少的氧化硅反应物。须注意在本实用新型实施中，栅极图案113中共形成有两层绝缘材质的层结构，包含绝缘层103以及位于绝缘层103与有源区ACT上的栅绝缘层117。此两层结构在后续都将作为栅极结构的栅极介电层。

接下来请参照图7。在栅绝缘层117形成后，接着在栅绝缘层117上形成导电层119。形成导电层119的步骤可包含进行一等离子体增强化学气相沉积工艺(PECVD)在基底表面形成导电层119，其材质可为非晶硅，其中导电层119会覆盖层间介电层107并填满栅极图案113中的空间。另可包含一化学机械研磨(CMP)工艺来将所形成的导电层119平坦化。接着再进行回蚀刻工艺移除位于栅极图案113外的导电层119并移除栅极图案113中的导电层119至一定高度，如此即能形成如图中所示的导电层119结构。

接下来请参照图8。在导电层119形成后，接着在导电层119上形成阻障层121与金属层123。形成阻障层121与金属层123的步骤可包含进行一沉积工艺，如物理气相沉积(PVD)工艺，在基底表面形成一层共形的阻障层121，其覆盖了层间介电层107的顶面与侧壁以及导电层119的顶面等部位。阻障层121的材质可为钛或氮化钛，其可防止后续形成的金属层的金属成分扩散污染到周边部件，也可帮助金属层附着在阻障层121上。接着，进行另一沉积工艺，如PVD或CVD工艺，在阻障层121上形成金属层123，其中金属层123会覆盖层间介电层107并填满栅极图案113中的空间。另可包含一CMP工艺来将所形成的金属层123平坦化。最后，再进行回蚀刻工艺移除位于栅极图案113外的金属层123与阻障层121并移除栅极图案113中的金属层123与阻障层121至一定高度，如此即能形成如图中所示的阻障层121与金属层123结构，从图中可以看到所形成的阻障层121从截面图来看是一U形结构。

接下来请参照图9。在阻障层121与金属层123形成后，接着在阻障层121与金属层123上形成一氮化硅层125作为栅极结构的顶盖层。形成氮化硅层125的步骤可包含进行一沉积工艺，如CVD工艺，在基底表面形成一层氮化硅层125，其覆盖了层间介质层107的顶面与侧壁以及阻障层121与金属层123的顶面等部位，氮化硅层125会填满栅极图案113中的空间，另可包含一CMP工艺来将所形成的氮化硅层125平坦化。最后，再进行回蚀刻工艺移除位于栅极图案113外的氮化硅层125并使得氮化硅层125与层间介电层107的顶面齐平，如此即能形成如图中所示的氮化硅层125结构。

最后请参照图10。在氮化硅层125形成后，进行刻蚀工艺移除基底表面上的层间介电层107与停止层105，如此即可得到如图中所示的栅极结构127。在本实用新型实施例中，栅极结构127从下而上依序包含导电层119、阻障层121、金属层123以及氮化硅层125。更特别的是，在本实用新型实施例中，栅极结构127与有源区ACT之间的栅极介电层129是由绝缘层103的边缘部位103a与栅绝缘层117所共同构成的，该两者可分别称为第一介电层与第二介电层。从图中可以看到，如此构成的栅极介电层129，其位于栅极结构127两侧的边缘部位的厚度(包含绝缘层103与栅绝缘层117的厚度总和)会大于其位于栅极结构127中间的中间部位的厚度(仅栅绝缘层117的厚度)，如此的结构设计可以抑制栅极诱生漏极漏电流(GIDL)问题，同时又不会引起寄生电容等其他不良的影响。

在其他实施例中，如图11所示，栅极结构127的两侧还可以形成间隔壁133结构。间隔壁133的功能可包含保护器件的栅极、增加等效栅极长度、提升栅极控制力、抑制器件的短沟道效应与关闭状态下的漏电流问题等。间隔壁133的材料可为氧化硅、氮化硅或是其复层结构。间隔壁133可以透过在图10栅极结构127形成后在基底表面沉积一层共形的间隔壁材料层后再施以刻蚀工艺的方式来形成。在此实施例中，此刻蚀工艺会在停止层105的表面露出后停止。然而，在其他实施例中，如图12所示，此刻蚀工艺也可能会刻蚀下方的停止层105与绝缘层103，使得间隔壁133的壁面与停止层105以及绝缘层103的侧壁齐平。间隔壁133形成，之后可以再形成层间介电层107以及位于栅极结构127两旁的层间介电层107中的接触件135等结构。接触件135会穿过停止层105与绝缘层103(如果存在的话)连接到下方的器件隔离层101或有源区ACT。

本实用新型的结构还有其他的实施例变体，例如，如图11所示，可以在图4进行刻蚀工艺移除栅极图案113中的停止层105与绝缘层103部位时过度刻蚀，使得部分的有源区ACT也会被移除而产生凹陷131。如此，所形成的栅极介电层129的中间部位会形成于凹陷131处，其底面会低于周遭有源区ACT的顶面。这样的结构设计可以进一步提升GIDL的抑制效果。

以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (9)

1.一种栅极结构，其特征在于，包含：

一有源区；

一第一介电层，位于所述有源区上且位于栅极图案两侧的边缘部位；

一第二介电层，位于所述栅极图案中间的所述有源区上以及所述栅极图案两侧的边缘部位的所述第一介电层上，其中所述第二介电层位于所述第一介电层上的部位的厚度大于所述第二介电层位于所述有源区上的部位的厚度；

一导电层，位于所述第二介电层上；

一阻障层，位于所述导电层上；

一金属层，位于所述阻障层上，其中所述阻障层围绕在所述金属层的底面与侧壁上；以及

一氮化硅层，位于所述金属层上。

2.根据权利要求1所述的栅极结构，其特征在于，包含一层间介电层位于所述栅极结构的周围，其中所述第一介电层有部分介于所述层间介电层与所述有源区之间。

3.根据权利要求1所述的栅极结构，其特征在于，所述阻障层是一U形结构。

4.根据权利要求1所述的栅极结构，其特征在于，所述第二介电层位于所述有源区上的部位的底面低于所述有源区的顶面。

5.根据权利要求1所述的栅极结构，其特征在于，所述栅极图案的边界位于所述第一介电层上。

6.根据权利要求1所述的栅极结构，其特征在于，所述导电层为硅层。

7.根据权利要求1所述的栅极结构，其特征在于，包含一停止层形成在所述第一介电层上且位于所述栅极图案两侧。

8.根据权利要求7所述的栅极结构，其特征在于，包含两个间隔壁位于所述停止层上以及分别位于所述栅极图案两侧。

9.根据权利要求8所述的栅极结构，其特征在于，所述间隔壁的壁面与所述停止层的侧壁以及所述第一介电层的侧壁齐平。

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