CN107808823A - 平坦化膜的方法 - Google Patents

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巫俊昌
杨舜升
郭景森
许峰嘉
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Abstract

一种方法包括在具有彼此相邻的第一区和第二区的衬底上形成图案化的层。图案化的层包括位于第一区中的第一部件。第二区不含图案化的层。该方法还包括在图案化的层和衬底上形成材料层；形成设置在第二区中并且围绕第一部件的第一保护环；在材料层上方形成可流动的材料(FM)层；在FM层上方形成图案化的光刻胶层，其中，图案化的光刻胶层包括多个开口；并且将多个开口转印至材料层。本发明实施例涉及半导体结构及其形成方法，具体地涉及平坦化膜的方法。

Description

平坦化膜的方法
技术领域
本发明实施例涉及半导体结构及其形成方法，具体地涉及平坦化膜的 方法。
背景技术
半导体集成电路(IC)产业已经经历了快速发展。IC设计和材料上的 技术进步已产生了一代又一代IC，其中，每一代IC都具有比前一代IC更 小和更复杂的电路。在IC演化过程中，功能密度(即，单位芯片面积上互 连器件的数量)普遍增大而几何尺寸缩小。这种按比例缩小工艺通常通过提 高生产效率和降低相关成本来提供益处。这种按比例缩小还增加了IC处理 和制造的复杂性。为了实现这些进步，需要IC处理和制造中的类似发展。 例如，由于不平坦的顶面，现有的光刻图案化工艺可以产生降低的临界尺 寸(CD)均匀性。因此，需要一种半导体结构及其制造方法，以解决诸如 CD均匀性的各种问题。
发明内容
根据本发明的一些实施例，提供了一种形成半导体结构的方法，包括： 在衬底上形成图案化的层，所述衬底具有彼此相邻的第一区和第二区，其 中，所述图案化的层包括位于所述第一区中的第一部件，其中，所述第二 区不含所述图案化的层；在所述图案化的层和所述衬底上形成材料层；形 成设置在所述第二区中并且围绕所述第一部件的第一保护环；在所述材料 层上方形成可流动的材料(FM)层；在所述可流动的材料层上方形成图案化的光刻胶层，其中，所述图案化的光刻胶层包括多个开口；以及将所述 多个开口转印至所述材料层。
根据本发明的另一些实施例，还提供了一种形成半导体结构的方法， 包括：在衬底上形成图案化的层，所述衬底具有彼此相邻的第一区和第二 区，其中，所述图案化的层包括位于所述第一区中的第一部件，其中，所 述第二区不含所述图案化的层；形成设置在所述第二区中并且围绕所述第 一部件的第一保护环，其中，所述第一保护环具有宽度W并且与所述第一 部件间隔距离D，其中，W大于D；在所述图案化的层上且在所述第一保 护环上形成材料层；在所述材料层上方形成图案化的光刻胶，其中，所述 图案化的光刻胶层包括多个开口；以及将所述多个开口转印至所述材料层。
根据本发明的又一些实施例，还提供了一种半导体结构，包括：衬底， 具有彼此相邻的第一区和第二区；第一图案化的层，形成在所述衬底上， 其中，所述第一图案化的层包括位于所述第一区中的第一部件，其中，所 述第二区不含图案化的层；以及第一保护环，设置在所述第二区中并且围 绕所述第一部件，其中，所述第一保护环包括第一宽度W1并且与所述第 一部件间隔第一距离D1，W1大于D1。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个 方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际 上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1是根据一些实施例构建的工件的顶视图。
图2是根据一些实施例构建的半导体结构的顶视图。
图3是根据一些实施例构建的图2中的半导体结构的局部图。
图4和图5是根据一些实施例构建的在各个制造阶段处图2的半导体 结构2的局部图。
图6是根据一些实施例构建的半导体结构的顶视图。
图7是根据一些实施例构建的图6中的半导体结构的局部图。
图8、图9和图10是根据各个实施例构建的半导体结构的顶视图。
图11是根据一些实施例构建的用于制造半导体器件的示例性方法的 流程图。
图12、图13、图14、图15、图16、图17、图18A、图18B、图18C、 图18D、图19A和图19B是根据一些实施例的示例性半导体器件的局部图。
图20是根据一些实施例构建的用于制造半导体器件的示例性方法的 另一流程图。
图21、图22、图23、图24A、图24B、图25A和图25B是根据一些 实施例的示例性半导体器件的截面图。
图26是根据一些实施例构建的用于制造半导体器件的示例性方法的 另一流程图。
图27、图28、图29、图30、图31A、图31B、图32A和图32B是根 据一些实施例的示例性半导体器件的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实 施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这 些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件 上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式 形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外 的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚 的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、 “下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一 个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的 方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可 以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
图1是根据一些实施例的部分工件10的顶视图。图2是根据一些实施 例的半导体结构12(工件10的部分)的顶视图。图3是根据一些实施例 的沿着虚线AA’的半导体结构12的局部图。参照图1-图3和其他图共同地 描述工件10、半导体结构12及其制造方法。
参照图1，根据一些实施例，工件10在制造中是半导体晶圆。工件10 包括形成在其上的各种图案和要在其上形成的其他图案。例如，工件10是 硅晶圆、其他半导体晶圆或用于在其上形成集成电路的其他合适的晶圆。
工件10包括在IC制造完成之后被切割成单独的集成电路(IC)芯片 的多个集成电路(称为半导体结构)12。可根据各自的应用进一步测试每 个IC芯片并且将每个IC芯片封装成功能集成电路。半导体结构12包括第 一区14和与第一区14相邻的第二区16。此外，半导体结构12包括具有 设置在第一区14内并且在第二区16中不存在的多个电路部件20的图案 层。
保护环结构18设置在第二区16中并且配置为围绕第一区14内的多个 电路部件20。保护环结构18是配置为围绕第一区14内的电路部件20的 连续结构。在本实施例中，保护环结构18具有设计为在制造阶段期间能有 效地限制流动材料的连续结构和各种尺寸，从而提供制造优势。在一些实 施例中，保护环结构18与第一电路部件20间隔距离D，并且设计为具有 宽度Wr。在进一步的实施例中，Wr大于D。在一些实例中，保护环结构 设计为具有大于5的比率Wr/D。在一些实例中，保护环18设计为具有高 度Hr，电路部件20具有大致等于Hr的高度Hp。在本实例中，电路部件 20和保护环结构18具有彼此共面的各自的底面。如图3所示，衬底22具 有平坦化的顶面22T。在平坦的表面20A上设置电路部件20和保护环结构18。
在一些实施例中，保护环结构18包括根据一些实施例的沿着半导体结 构12的虚线CC’的两个或多个连续保护环，诸如在图6的顶视图中和在图 7的局部图中示出的。在图6和图7中，半导体结构12包括具有第一保护 环18a和第二保护环18b的保护环结构18。类似地，第一保护环18a与第 一电路部件20间隔距离D1，并且设计为具有宽度W1。在进一步的实施例 中，W1大于D1。在一些实例中，第一保护环18a设计为具有大于5的比 率W1/D1。第二保护环18b与第一保护环18a间隔距离D2，并且设计为具 有宽度W2。在进一步的实施例中，W2大于D2；W1和W2大致相等；并 且D2小于D1。在一些实例中，第二保护环18b设计为具有大于5的比率W2/D2。
在一些实施例中，如图8所示，半导体结构12包括位于第一区14中 的电路部件20和保护环结构18，保护环结构18具有配置为围绕第一区14 中的电路部件20的三个连续的保护环18a、18b和18c。当在俯视图中观察 时，每个保护环具有连续的部件以将电路部件20围绕在内部。特别地，第 二环18b配置为围绕第一保护环18a并且第三环18c配置为围绕第二保护 环18b。三个保护环设计成具有与图2或图6中的保护环结构12类似的尺 寸和间隙。在本实施例中，第一保护环18a与第一电路部件20间隔距离 D1，并且设计为具有宽度W1，其中W1大于D1。在一些实例中，比率 W1/D1大于5。第二保护环18b与第一保护环18a间隔距离D2，并且设计 为具有宽度W2，其中W2大于D2；W1和W2大致相等；并且D2小于 D1。在一些实例中，比率W2/D2大于5。类似地，第三保护环18c与第二 保护环18b间隔距离D3，并且设计为具有宽度W3，其中W3大于D3； W2和W3大致相等；并且D3小于D2。在一些实例中，比率W3/D3大于5。
在本实施例中，第一区14和第二区16设计和配置为具有不同的功能 电路或器件。例如，第一区14设计为用于诸如非易失性存储器单元的存储 器件；并且第二区16设计为用于逻辑器件。根据各自的考虑设计第一区和 第二区中对应的电路并且在不同的过程中制造。在一些实例中，第一区14 配置为用于非易失性存储器单元，并且第一区14中的电路部件20是设计 为用于将形成在其上的非易失性存储器单元的鳍有源区。
在一些实施例中，如图9所示，半导体结构12可包括设计和配置为用 于非易失性存储器单元的两个或多个第一区，诸如第一区14-1和14-2。在 一些其他实例中，不同的第一区设计为用于不同的存储器器件，诸如用于 非易失性存储器单元的第一区14-1和用于静态随机存取存储器单元的第一 区14-2。保护环结构设计为具有各自的保护环以围绕对应的第一区。例如， 第一保护环结构18-1配置在第二区16中并且设计为围绕第一区14-1，并 且第二保护环结构18-2配置在第二区16中，并且设计为围绕第一区14-2。 每个保护环结构设计为具有类似于图2、图6或图8中的那些的间隙和尺 寸。例如，第一保护环结构18-1包括连续的保护环以将电路部件20封闭 在第一区14-1中。第一保护环结构18-1与对应的电路部件20间隔距离D1， 并且设计为具有宽度W1，其中W1大于D1。在一些实例中，比率W1/D1 大于5。第一保护环结构18-1可以包括诸如图6和图8中的那些的两个或 多个保护环。第二保护环结构18-2在配置和尺寸方面与第一保护环结构 18-1类似地设计。例如，第二保护环结构18-2包括与第一区14-2中对应 的电路部件20间隔距离D的连续的保护环，并且设计为具有宽度W，其 中W大于D。在一些实例中，比率W/D大于5。图10是根据一些其他实 施例的半导体结构12的顶视图。半导体结构12包括设计和配置为用于不 同的功能电路的诸如第一区14-1、14-2和14-3的三个第一区。在一些其他 实例中，不同的第一区设计为用于不同的存储器件，诸如用于非易失性 NAND存储器单元的第一区14-1、用于非易失性NOR存储器单元的第一 区14-2和用于静态随机存取存储器单元的第一区14-3。
根据一些实施例，保护环结构设计为增强制造能力(将在稍后的阶段 处进一步描述)，并且保留在半导体结构12中。在这种情况下，在第二区 16中形成诸如逻辑电路的其他功能电路。第一区14中的存储器电路和第 二区16中的逻辑电路被保护环结构18分离。保护环结构设计为具有各自 的保护环以围绕对应的第一区。例如，第一保护环结构18-1配置在第二区 16中并且设计为围绕第一区14-1；第二保护环结构18-2配置在第二区16 中并且设计为围绕第一区14-2；并且第三保护环结构18-3配置在第二区16 中，并且设计为围绕第一区14-3。每个保护环结构设计为具有类似于图2、 图6或图8中的那些的间隙和尺寸。
再次参照图2和图3，半导体结构12包括衬底22。衬底22包括硅。 可选地或附加地，衬底22可包括诸如锗的其他元素半导体。衬底22还可 包括诸如碳化硅、砷化镓、砷化铟和磷化铟的化合物半导体。衬底22可包 括诸如硅锗、碳化硅锗、磷砷化镓和磷铟化镓的合金半导体。在一个实施 例中，衬底22包括外延层。例如，衬底22可以具有位于块状半导体上方的外延层。此外，衬底22可以包括绝缘体上半导体(SOI)结构。例如， 衬底22可包括通过诸如注氧分离(SIMOX)工艺或诸如晶圆接合和研磨的 其他适合的技术形成的埋氧(BOX)层。
衬底22还可包括通过诸如离子注入和/或扩散的工艺实施的各种p型 掺杂区和/或n型掺杂区。这些掺杂区包括n阱、p阱、轻掺杂区(LDD) 和各种沟道掺杂轮廓，其配置为形成各种集成电路(IC)器件(诸如互补 金属氧化物半导体场效应晶体管(CMOSFET)、图像传感器和/或发光二 极管(LED))。衬底210还可以包括诸如无源器件电阻器或电容器的其 他功能部件或器件。
衬底22还可包括各种隔离区。隔离区分离衬底22中的各种器件区。 隔离区包括通过使用不同制造技术形成的不同结构。例如，隔离区可包括 浅沟槽隔离(STI)部件。STI的形成可包括：在衬底22中蚀刻沟槽，并 且用诸如氧化硅、氮化硅或氮氧化硅的绝缘材料填充沟槽。填充的浅沟槽 隔离部件可以具有多膜结构，诸如位于沟槽侧壁上的热氧化物衬垫层，并 且然后沉积氧化硅或氮化硅以填充在沟槽中。可应用化学机械抛光(CMP) 工艺以回抛光(polish back)绝缘材料的多余的部分并且平坦化隔离部件的 顶面。
在本实施例中作为实例用于说明，半导体结构12包括三维器件，并且 电路部件20是鳍有源区。鳍有源区是从衬底的顶面22T突出的有源区并且 具有三维轮廓。这在图4中进一步示出，图4为根据一些实施例构建的沿 着图2中的虚线BB’的半导体结构12的截面图。通过浅沟槽隔离(STI) 部件24限定鳍有源区20。在形成STI部件24之后形成鳍有源区20。鳍有 源区20的形成包括在一个实例中凹进STI部件24；或者在另一实例中选 择性外延生长。
在一些实施例中，半导体结构12还包括栅极堆叠件26，如图5所示， 图5是沿着图2中的虚线AA’的半导体结构12的局部图。栅极堆叠件26 每个包括栅极介电层和设置在栅极介电层上的栅电极。在一些实例中，栅 极堆叠件包括作为栅极介电层的氧化硅和作为栅电极的掺杂的多晶硅。在 一些其他实例中，栅极堆叠件包括作为栅极介电层的高介电常数材料层(高 k介电材料)，和作为栅电极的金属或金属合金。栅极介电层可以包括诸 如界面层(IL)和IL上的高k介电层的一个或多个介电膜。在进一步的实 例中，高k介电材料可以包括LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3 (STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、 HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物(SiON)、其他合适的材料或它们的组合。可以通过热氧化、ALD或其他合适的技术形成IL。可 通过CVD、ALD、PVD、其他合适的技术或它们的组合来形成高k介电材 料。
栅电极可以包括利用诸如合适的功函数的各自的参数调节单层或诸如 各种金属或金属合金层的组合的可选地多层结构，以增强器件性能。栅电 极可包括掺杂的半导体、金属、金属合金、金属硅化物或它们的组合。在 一些实例中，栅电极可包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、 Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、任何合适的导电材料 和/或它们的组合。可以通过PVD、镀、CVD、ALD、其他合适的技术或它 们的组合来沉积栅电极。
可不同地设计栅极堆叠件26。例如，栅极堆叠件26各自还包括*** 栅极介电层中的浮置栅电极。浮置栅电极通过栅极介电层与栅电极(也称 为控制栅极)和沟道区电隔离。
半导体结构12还可以包括形成在半导体衬底中并且配置为与栅极堆 叠件26相邻的源极/漏极(S/D)部件(图5中未示出)。可以通过离子注 入或选择性外延生长来形成S/D部件以提供应变效应，从而增加载流子迁 移率并增强器件性能。S/D部件和栅极堆叠件配置为形成诸如鳍式场效应 晶体管(FinFET)和/或非易失性存储器件的各种器件。
栅极堆叠件26的形成包括沉积和图案化。在图案化沉积的栅极材料 时，在顶部上形成图案化的光刻胶层。由于半导体结构12具有不均匀的轮 廓，因此形成的光刻胶层也具有高的形貌，从而导致差的临界尺寸(CD) 均匀性问题。通过利用保护环结构18，可通过保护环结构限制在光刻工艺 中所使用的可流动的材料，从而导致图案化的光刻胶层具有改进的形貌和 更好的CD均匀性。下文中进一步描述示例性工艺。在衬底上沉积各种栅 极材料，并且在栅极材料上额外地沉积栅极硬掩模层。然后在其上涂覆光 刻胶层。例如，首先通过旋涂首先涂布底部抗反射涂(BARC)层。BARC 层用于减少在光刻曝光工艺期间的反射并且在图案化期间提供抗蚀刻性。 BARC层的形成包括涂覆和固化。由于BARC层在涂覆阶段期间是可流动 的，保护环结构18将可流动的材料限制在第一区14内，从而导致更均匀 的顶面。涂覆光刻胶层并通过光刻曝光工艺和显影工艺图案化光刻胶层。 将限定在图案化的光刻胶层中的图案转移至硬掩模，和然后通过蚀刻转移 至栅极材料，产生诸如图5示出的那些的栅极堆叠件26。
半导体结构12还可以包括设置在半导体材料上的一个或多个层间介 电(ILD)层。例如，ILD层可以包括氧化硅、氮化硅、氮氧化硅、低介电 常数材料(低k介电材料)、碳化硅和/或其他合适的层。可以通过热氧化 化学汽相沉积(CVD)、原子层沉积(ALD)、物理汽相沉积(PVD)、 热氧化、它们的组合或其他合适的技术沉积ILD。
半导体结构12还可以包括设置在ILD层中并且配置为形成互连结构的 各种导电部件，互连结构连接各种S/D部件、栅极堆叠件和/或其他电路部 件，以形成功能集成电路。
根据一些实施例，下文中进一步描述所公开的方法和由此形成的半导 体结构。图11是根据一些实施例的制造一个或多个半导体器件的方法100 的流程图。下面将参考在图12、图13、图14、图15、图16、图17、图 18A、图18B、图18C、图18D、图19A和图19B中示出的半导体器件200， 详细地讨论方法100。
参照图11和图12，方法100开始于步骤102，提供具有从衬底210突 出的多个部件220的半导体器件200。衬底210包括硅。可选地或额外地， 衬底210可包括诸如锗的其他元素半导体。衬底210还可以包括诸如碳化 硅、砷化镓、砷化铟和磷化铟的化合物半导体。衬底210可以包括诸如硅 锗、碳化硅锗、磷砷化镓和磷铟化镓的合金半导体。在一个实施例中，衬 底210包括外延层。例如，衬底210可以具有位于块状半导体上方的外延 层。此外，衬底210可以包括绝缘体上半导体(SOI)结构。例如，衬底 210可包括通过诸如注氧分离(SIMOX)工艺或诸如晶圆接合和研磨的其 他合适的技术形成的埋氧(BOX)层。
半导体器件200还可包括通过诸如离子注入和/或扩散的工艺实施的各 种p型掺杂区和/或n型掺杂区。这些掺杂区包括n阱、p阱、轻掺杂区(LDD) 和各种沟道掺杂轮廓，其配置为形成诸如互补金属氧化物半导体场效应晶 体硅(CMOSFET)、图像传感器和/或发光二极管(LED))的各种集成 电路(IC)器件。衬底210还可包括形成在衬底中和衬底上的诸如电阻器 或电容器的其他功能部件。
半导体器件200还可包括各种隔离区。隔离区分离衬底210中的各种 器件区。隔离区包括通过使用不同处理技术所形成的不同结构。例如，隔 离区可包括浅沟槽隔离(STI)区。STI的形成可包括在衬底210中蚀刻沟 槽，并且用诸如氧化硅、氮化硅和/或氮氧化硅的绝缘材料填充沟槽。填充 的沟槽可具有诸如热氧化物衬垫层的多层结构，氧化物衬垫层具有填充沟 槽的氮化硅。可实施化学机械抛光(CMP)以回抛光多余的绝缘材料并且 平坦化隔离部件的顶面。
半导体器件200还可以包括诸如氧化硅、氮化硅，氮氧化硅、低k电 介质、碳化硅和/或其他合适的层的多个层间介电(ILD)层。可以通过热 氧化化学汽相沉积(CVD)、原子层沉积(ALD)、物理汽相沉积(PVD)、 热氧化、它们的组合或其他合适的技术沉积ILD。
部件220可包括栅极堆叠件。在一些实施例中，栅极堆叠件包括由介 电层和多晶硅形成的伪栅极堆叠件。在一些实施例中，栅极堆叠件包括由 介电层和电极层形成的高k/金属栅极(HK/MG)。介电层可包括通过诸如 化学汽相沉积(CVD)、原子层沉积(ALD)、物理汽相沉积(PVD)、 热氧化、它们的组合或其他合适的技术的合适的技术沉积的界面层(IL) 和HK介电层。IL可以包括氧化物、HfSiO和氮氧化物以及HK介电层可 以包括LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、 BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba， Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物(SiON)和/或其他合适的材 料。电极层可包括单层或可选的多层结构，诸如具有功函数以增强器件性 能的金属层(功函金属层)、衬垫层、润湿层、附着层和金属、金属合金 或金属硅化物的导电层的各种组合。MG电极可包括Ti、Ag、Al、TiAlN、 TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、 任何合适的材料和/或它们的组合。
部件220还可以包括源极/漏极(S/D)部件，其包括锗(Ge)、硅(Si)， 砷化镓(GaAs)、砷化铝镓(AlGaAs)、硅锗(SiGe)、磷砷化镓(GaAsP)、 锑化镓(GaSb)、锑化铟(InSb)、砷化铟镓(InGaAs)、砷化铟(InAs) 或其他合适的材料。可以通过诸如CVD沉积技术(例如，汽相外延(VPE) 和/或超高真空CVD(UHV-CVD))、分子束外延和/或其他合适的工艺的 外延生长工艺来形成S/D部件。
部件220还可包括在衬底210中与ILD层集成的导电部件以形成互连 结构，该互连结构配置为连接各种p型和n型掺杂区与其他功能部件(诸 如栅电极)，以得到功能集成电路。在一个实例中，部件220可包括互连 结构的部分，并且该互连结构包括多层互连(MLI)结构和位于衬底210 上方且与MLI结构集成的ILD层，从而提供电气布线以将衬底210中的多 种器件连接至输入/输出功率和信号。互连结构包括各种金属线、接触件和 通孔部件(或通孔插塞)。金属线提供水平的电气布线。接触件提供硅衬 底和金属线之间的垂直连接，而通孔部件提供不同金属层中的金属线之间 的垂直连接。
在本实施例中，半导体器件200具有第一区212A和212B，这里其具 有一个或多个部件220和第二区214，这里不存在部件220。部件220的密 度可以从一个第一区212A变化至另一第一区212B。在实例中，在一个第 一区212A中，部件220占据第一区212A的大于30％，而在另一第一区 212B中，部件220占据另一第一区212B的约100％。
参照图11和图13，方法100进行至步骤104，在衬底210上方形成材 料层310。材料层310可以包括氧化硅、氮化硅、氮氧化硅、低k电介质、 碳化硅和/或其他合适的材料。可以通过CVD、ALD、PVD和/或其他合适 的工艺形成材料层310。
典型地，沉积之后的材料层310的形貌通常受到衬底210的形貌的影 响(或影响)。由于第二区214中不存在部件220，所以通常在衬底210 上方形成材料层310之后，材料层310具有非平坦的形貌(或高低不平的 形貌)，从而使得材料层310在第一区212A和212B中的顶面高于其在第 二区214中的顶面。材料层310的这种高低不平的形貌可在后续蚀刻工艺 中创建负载效应并且导致临界尺寸(CD)的差的均匀性。例如，位于第一 区212A和212B中，接近于第二区214的蚀刻形成的部件的CD不同于位 于第一区212A和212B中，位于远离第二区214的蚀刻形成的部件的CD。 本发明提供了一种减少第一区和第二区之间的形貌差异并且改进蚀刻CD 均匀性的方法。
参照图11和图14，方法100进行至步骤106，从第二区214去除材料 层来。在一些实施例中，在材料层310上方形成图案化的硬掩模(HM)， 从而使得第一区212A和212B中的材料层310被图案化的HM覆盖，同时 在第二区域214中暴露。然后，蚀刻暴露的材料层310。在一些实施例中， 图案化的HM是图案化的光刻胶层并且通过光刻工艺形成。可选地，图案 化的HM的形成方法如下：沉积HM层，通过光刻工艺在HM层上方形成 图案化的光刻胶层，以及通过图案化的光刻胶层蚀刻HM材料层以形成图 案化的HM。蚀刻工艺可以包括湿蚀刻、干蚀刻和/或它们的组合。
参照图11和图15，将方法100进行至步骤108，在第二区214中形成 一个或多个芯轴部件410(也称为保护环或整体的保护环结构)。芯轴410 形成为具有宽度w和高度h。在本实施例中，设计芯轴部件410，从而使得 宽度w可以从一个芯轴部件410变化至另一芯轴部件410，并且从一个第 二区214变化至另一第二区214变化。此外，芯轴部件410的总数可以从 一个第二区214变化至另一第二区214。芯轴部件410可以包括氧化硅、 氮氧化硅、聚酰亚胺、旋涂玻璃(SOG)、旋涂聚合物(SOP)、它们的 组合和/或其他合适的材料。在一些实施例中，芯轴部件410包括与材料层 310不同的材料，以在后续蚀刻中实现蚀刻选择性。
可通过包括沉积、图案化、蚀刻和/或它们的组合的过程形成芯轴部件 410。在一些实施例中，芯轴410的形成可以包括沉积芯轴材料层；形成光 刻胶图案；以及使用光刻胶层作为蚀刻掩模蚀刻芯轴材料层，从而形成芯 轴410。芯轴材料层可以包括氧化硅、氮化硅、氮氧化物、聚酰亚胺、旋 涂玻璃(SOG)、旋涂聚合物(SOP)、它们的组合和/或其他合适的材料。 芯轴材料层可以包括多层。可通过诸如CVD、PVD、ALD、旋涂和/或其他 合适的技术来沉积芯轴材料层。图案化的工艺包括在芯轴材料层上涂覆光 刻胶层，对光刻胶层实施光刻曝光工艺，并且显影曝光的光刻胶层以形成 光刻胶图案。蚀刻工艺可以包括湿蚀刻、干蚀刻和/或它们的组合。
参照图11和图16，将方法100进行至步骤110，在材料层310和芯轴 部件410上形成可流动的材料(FM)层510。FM是填充在具有流动性质 的每个部件220之间的间隔中的材料。FM层510可包括聚酰亚胺、旋涂玻 璃(SOG)、旋涂聚合物(SOP)、它们的组合和/或其他合适的材料。在 一些实施例中，FM层510包括与芯轴部件410不同的材料，以在后续蚀刻 中实现蚀刻选择性。可以通过旋涂、CVD和/或其他合适的技术来形成FM 层510。如上所述，通过选择芯轴部件410的宽度w和高度h，FM层510 具有更平坦化的形貌。
参照图11和图17，将方法100进行至步骤112，在FM层510上方形 成图案化的硬掩模(HM)610。在一些实施例中，图案化的HM 610是图 案化的光刻胶层并且通过光刻工艺形成。示例性光刻工艺可包括形成光刻 胶层，通过光刻曝光工艺曝光光刻胶层，实施曝光后烘焙工艺，并且显影 光刻胶层以形成图案化的光刻胶层。可选地，图案化的HM 610的形成方 法如下，可通过沉积HM层，通过光刻工艺在HM层上方形成图案化的光 刻胶层，以及通过图案化的光刻胶层蚀刻HM材料层以形成图案化的HM。 蚀刻工艺可以包括湿蚀刻、干蚀刻和/或它们的组合。图案化的HM 610具 有位于第一区212A和212B中的多个第一开口615以及第二开口616以暴 露第二区214中的FM层510。
参照图11和图18A，将方法100进行至步骤114，穿过第一开口615 蚀刻FM层510和材料层310以在材料层310中形成沟槽710A和710B。 FM层510的蚀刻还发生在第二区中，这里穿过第二开口616蚀刻以去除 FM层510和芯轴部件410以暴露衬底210的部分。为了简洁的目的，并且 为了更好地示出本发明的概念，参考标号710A标识位于最靠近第二区214 的沟槽，而参考标号710B标识位于远离第二区214的沟槽。蚀刻工艺可以 包括湿蚀刻、干蚀刻和/或它们的组合。作为实例，沟槽蚀刻包括使用诸如 CF4、SF6、CH2F2、CHF3和/或C2F6的基于氟的化学物质的等离子体干蚀刻 工艺。作为另一实例，湿蚀刻工艺可包括在以下蚀刻剂中的蚀刻：稀释的 氢氟酸(DHF)；氢氧化钾(KOH)溶液；氨水；包含氢氟酸(HF)、硝 酸(HNO3)和/或醋酸(CH3COOH)的溶液；或其他合适的湿蚀刻剂。
可选地，如前所述，选择蚀刻工艺以蚀刻FM层510和材料层310，而 不蚀刻芯轴部件410。因此，如图18B所示，芯轴部件410保留在第二区 214中，以指定用于稍后的工艺集成的结构。
如图18A和18B所示，形成具有均匀的CD的多个沟槽710A和710B。 如图18C(结合相对于图18A所描述的工艺)和图18D(结合相对于图18B 所描述的工艺)所示，在形成沟槽710A和710B之后，通过适当的蚀刻工 艺去除图案化的HM 610。在实施例中，通过湿剥离和/或等离子体灰化去 除图案化的光刻胶层610。
参照图11、图19A(结合相对于图18C所描述的工艺)和图19B(结 合相对于图18D所描述的工艺)，将方法100进行至步骤116，去除保留 的FM层510。蚀刻工艺可以包括湿蚀刻、干蚀刻和/或它们的组合。在本 实施例中，选择蚀刻工艺以选择性地蚀刻保留的FM层510，而基本上不蚀 刻材料层310、芯轴部件410、部件220和衬底210。结果，在第一区212A 和212B中，沟槽710A和710B仍具有均匀的CD。
可以在方法100之前、期间和之后提供额外的步骤，并且对于方法的 其他实施例可以替代或消除所描述的一些步骤。
图20是用于制造器件200的另一示例性方法1000的流程图。步骤1002 和1004，类似于上文中在方法100的步骤102和104中所讨论的。因此， 上文中相对于步骤102和104的讨论分别适用于步骤1002和1004。本发 明在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目 的，从而使得重复的参考标号和/或字符在各个实施例中表示类似的部件， 除非另有说明。
参照图20和图21，将方法1000进行至步骤1006，在第二区214中的 材料层310上方形成芯轴部件410。结果，材料层310的第一部分310A设 置在芯轴部件410旁边，并且材料层310的第二部分310B设置在芯轴部件 410的下面。步骤1006类似于上文中在步骤108中所讨论的。因此，上文 中相对于步骤108的讨论适用于步骤1006。
参照图20和图22，方法1000进行至步骤1008，在材料层310和芯轴 部件410上方形成FM层510。步骤1008类似于上文中在步骤110中所讨 论的。因此，上文中相对于步骤110的讨论适用于步骤1008。
参照图20和图23，将方法1000进行至步骤1010，在FM层510上方 形成图案化的HM610。步骤1010类似于上文中在步骤112中所讨论的。 因此，上文中相对于步骤112的讨论适用于步骤1010。
参照图20和图24A，将方法1000进行至步骤1012，穿过第一开口615 蚀刻FM层510和材料层310以在材料层310中形成沟槽710A和710B并 且穿过第二区214中的第二开口616蚀刻FM层510和芯轴部件410(第一 部分310A和第二部分310B两者)。步骤1012类似于上文中在步骤114 中所讨论的。因此，上文中相对于步骤114的讨论适用于步骤1012。
可选地，如前所述，选择蚀刻工艺以蚀刻FM层510和材料层310，而 不蚀刻芯轴部件410。因此，如图24B所示，芯轴部件410和材料层310 的第二部分310B保留在第二区中，以提供用于稍后工艺集成的指定结构。
参照图20、图25A(结合相对于图24A所描述的工艺)和图25B(结 合相对于图24B所描述的工艺)，来将方法1000进行至步骤1014，去除 保留的FM层510。步骤1014类似于上文中在步骤116中所讨论的。因此， 上文中相对于步骤116的讨论适用于步骤1014。结果，在第一区212A和 212B中，沟槽710A和710B仍然具有均匀的CD。
可以在方法1000之前、期间和之后提供额外的步骤，并且对于方法的 其他实施例可以替代或消除所描述的一些步骤。
图26是用于制造器件200的另一示例性方法2000的流程图。步骤2002 类似于上文中在方法100的步骤102中所讨论的。因此，上文中相对于步 骤102的讨论适用于步骤2002。本发明在各个实施例中重复参考标号和/ 或字符。该重复是为了简单和清除的目的，从而使得重复的参考标号和/或 字符在各个实施例中表示类似的部件，除非另有说明。
参照图26和图27，将方法2000进行至步骤2004，在第二区214中的 衬底210上方形成芯轴部件410。步骤2004类似于上文中在步骤108中所 讨论的。因此，上文中相对于步骤108的讨论适用于步骤2004。
参照图26和图28，将方法2000进行至步骤2006，在部件220和芯轴 部件410上方形成材料层310。材料层310的形成在许多方面类似于上文 中结合图3讨论的材料层310，包括本文中所讨论的材料。
参照图26和图29，将方法2000进行至步骤2008，在材料层310上方 形成FM层510。步骤2008类似于上文中在步骤110中所讨论的。因此， 上文中相对于步骤110的讨论适用于步骤2008。
参照图26和图30，将方法2000进行至步骤2010，在FM层510上方 形成图案化的HM610。步骤2010类似于上文中在步骤112中所讨论的。 因此，上文中相对于步骤112的讨论适用于步骤2010。
参照图26和图31A，将方法2000进行至步骤2012，穿过第一开口615 蚀刻FM层510和材料层310以在材料层310中形成沟槽710A和710B并 且穿过第二区214中的第二开口616蚀刻FM层510、材料层310和芯轴部 件410来。步骤1012类似于上文中在步骤114中所讨论的。因此，上文中 相对于步骤114的讨论适用于步骤1012。
可选地，如前所述，选择蚀刻工艺以蚀刻FM层510和材料层310，而 不蚀刻芯轴部件410。如图31B所示，因此保留芯轴部件410，以提供用于 稍后的工艺集成的指定结构。
参照图26、图32A(结合相对于图31A所描述的工艺)和图32B(结 合相对于图31B所描述的工艺)，将方法2000进行至步骤2014，去除保 留的FM层510。步骤2014类似于上文中在步骤116中所讨论的。因此， 上文中相对于步骤116的讨论适用于步骤2014。
可在方法2000之前、期间和之后提供额外的步骤，并且对于方法的其 他实施例可以替代或消除所描述的一些步骤。
基于上文，本发明提供用于在蚀刻膜中改进蚀刻CD均匀性的结构和 方法，膜具有高于相邻区域的形貌。该方法采用在相邻区域中形成芯轴部 件以提供未来的蚀刻工艺的膜的相当平坦的形貌。该方法证明了用于改进 蚀刻CD均匀性的可行的、灵活的和低成本的平坦化方法。
本发明提供了制造半导体器件的许多不同的实施例，这些实施例提供 了相对于现有方法的一种或多种改进。在一个实施例中，用于制造半导体 器件的方法包括在衬底的第一区和衬底的第二区上方形成材料层。第一区 中材料层的顶面高于第二区中材料层的顶面。该方法还包括从第二区去除 材料层，在第二区中形成芯轴部件，在材料层和芯轴部件上方形成可流动 的材料(FM)层，并且在FM层上方形成图案化的硬掩模(HM)，图案 化的HM具有位于第一区中的多个第一开口。该方法还包括穿过多个第一 开口蚀刻FM层和材料层，以在材料层中形成多个沟槽。
在另一实施例中，一种方法包括在衬底的第一区和衬底的第二区上方 形成材料层。第一区中的材料层的顶面高于第二区中的材料层的顶面。该 方法还包括在第二区中的材料层上方形成芯轴部件，在材料层和芯轴部件 上方形成可流动的材料(FM)层，并在FM层上方形成图案化的硬掩模 (HM)，图案化的HM具有位于衬底的第一区上方的第一开口。该方法 还包括穿过第一开口蚀刻FM层和材料层以在材料层中形成沟槽。
在又另一实施例中，方法包括提供了具有从第一区中的衬底突出的多 个部件的衬底，在衬底的第二区中形成芯轴部件，在第一区中的多个部件 上方且在第二区中的芯轴部件上方形成材料层，在材料层上方形成可流动 的材料(FM)层，并且在FM层上方形成图案化的硬掩模(HM)，图案 化的HM具有位于衬底的第一区上方的第一开口。该方法还包括穿过第一 开口蚀刻FM层和材料层，以在材料层中形成沟槽。
根据本发明的一些实施例，提供了一种形成半导体结构的方法，包括： 在衬底上形成图案化的层，所述衬底具有彼此相邻的第一区和第二区，其 中，所述图案化的层包括位于所述第一区中的第一部件，其中，所述第二 区不含所述图案化的层；在所述图案化的层和所述衬底上形成材料层；形 成设置在所述第二区中并且围绕所述第一部件的第一保护环；在所述材料 层上方形成可流动的材料(FM)层；在所述可流动的材料层上方形成图案化的光刻胶层，其中，所述图案化的光刻胶层包括多个开口；以及将所述 多个开口转印至所述材料层。
在上述方法中，所述第一保护环是配置为在顶视图中完全围绕朝向所 述衬底的所述第一部件的连续部件。
在上述方法中，形成所述可流动的材料层包括：设置至所述衬底的可 流动的材料，从而使得所述可流动的材料的部分被限制在所述第一保护环 内；以及固化所述可流动的材料以形成所述可流动的材料层。
在上述方法中，所述第一保护环的形成包括形成具有宽度W1和与所 述第一部件间隔D1设置的所述第一保护环，其中，W1大于D1。
在上述方法中，所述第一保护环的形成包括形成具有大于5的第一比 率W1/D1的所述第一保护环。
在上述方法中，所述第一保护环的形成包括形成具有高度Hr的所述第 一保护环，所述高度Hr等于所述第一部件的高度。
在上述方法中，还包括形成第二保护环，所述第二保护环设置在所述 第二区中并且围绕所述第一保护环。
在上述方法中，所述第二保护环的形成包括形成具有宽度W2和与所 述第一保护环间隔D2设置的所述第二保护环，其中，W2大于D2。
在上述方法中，所述第二保护环的形成包括形成具有大于5的第二比 率W2/D2的所述第二保护环部件，其中，W1等于W2并且D2小于D1。
在上述方法中，通过包括沉积和图案化的相同的工艺同时实施所述第 一保护环的形成和所述第二保护环部件的形成。
根据本发明的另一些实施例，还提供了一种形成半导体结构的方法， 包括：在衬底上形成图案化的层，所述衬底具有彼此相邻的第一区和第二 区，其中，所述图案化的层包括位于所述第一区中的第一部件，其中，所 述第二区不含所述图案化的层；形成设置在所述第二区中并且围绕所述第 一部件的第一保护环，其中，所述第一保护环具有宽度W并且与所述第一 部件间隔距离D，其中，W大于D；在所述图案化的层上且在所述第一保 护环上形成材料层；在所述材料层上方形成图案化的光刻胶，其中，所述 图案化的光刻胶层包括多个开口；以及将所述多个开口转印至所述材料层。
在上述方法中，还包括：在形成所述图案化的光刻胶之前，在所述材 料层上方设置可流动的材料(FM)，其中，将所述可流动的材料层限制在 所述第一保护环内；以及固化所述可流动的材料以形成固化的所述可流动 的材料层，其中，所述图案化的光刻胶的形成包括在所述可流动的材料层 上方形成所述图案化的光刻胶层。
在上述方法中，所述第一保护环的形成包括形成具有大于5的第一比 率W1/D1的所述第一保护环。
在上述方法中，所述第一保护环的形成包括形成具有从所述第一保护 环的顶面延伸至底面的高度的所述第一保护环，从而使得所述第一保护环 的顶面位于所述第一部件的顶面之上并且所述第一保护环的底面位于所述 第一部件的所述顶面之下。
在上述方法中，还包括形成设置在所述第二区并且围绕所述第一保护 环的第二保护环，其中，所述第二保护环的形成包括形成具有宽度W2并 且与所述第一保护环间隔D2设置的所述第二保护环，其中，W2大于D2， 其中，D2小于D1。
根据本发明的又一些实施例，还提供了一种半导体结构，包括：衬底， 具有彼此相邻的第一区和第二区；第一图案化的层，形成在所述衬底上， 其中，所述第一图案化的层包括位于所述第一区中的第一部件，其中，所 述第二区不含图案化的层；以及第一保护环，设置在所述第二区中并且围 绕所述第一部件，其中，所述第一保护环包括第一宽度W1并且与所述第 一部件间隔第一距离D1，W1大于D1。
在上述半导体结构中，还包括第二保护环，所述第二保护环设置在所 述第二区中并且围绕所述第一保护环，其中，所述第二保护环包括第二宽 度W2并且与所述第一保护环间隔第二距离D2；W2大于D2；W1和W2 相等；以及D2小于D1。
在上述半导体结构中，所述第一保护环具有大于5的比率W1/D1。
在上述半导体结构中，还包括形成在所述第一图案化的层上的第二图 案化的层，其中所述第二图案化的层包括配置在所述第一区中的第二部件； 所述第二区不含所述第二图案化的层；以及所述第二图案化的层具有顶面 和底面，所述第二图案化的顶面位于所述第一保护环的顶面之上并且所述 第二图案化的层的底面位于所述第一保护环的顶面之下。
在上述半导体结构中，所述第一部件包括半导体材料并且是鳍有源区； 以及所述第二部件是配置在所述鳍有源区上的栅极堆叠件。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解 本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明 作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实 现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同 构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的 情况下，在此他们可以做出多种变化、替换以及改变。

Claims (1)

1.一种形成半导体结构的方法，包括：
在衬底上形成图案化的层，所述衬底具有彼此相邻的第一区和第二区，其中，所述图案化的层包括位于所述第一区中的第一部件，其中，所述第二区不含所述图案化的层；
在所述图案化的层和所述衬底上形成材料层；
形成设置在所述第二区中并且围绕所述第一部件的第一保护环；
在所述材料层上方形成可流动的材料(FM)层；
在所述可流动的材料层上方形成图案化的光刻胶层，其中，所述图案化的光刻胶层包括多个开口；以及
将所述多个开口转印至所述材料层。
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