CN116382620A - 融合十进制的算术逻辑部件和融合十进制的中央处理器 - Google Patents

Abstract

本申请公开了一种融合十进制的算术逻辑部件和融合十进制的中央处理器。融合十进制的算术逻辑部件是在算术逻辑单元的基础上，融入了基于五进制的二进制编码十进制前处理电路，既能进行二进制加法算术运算，也能进行十进制加法算术运算；融合十进制的中央处理器包括了融合十进制的算术逻辑部件，使得中央处理器具有硬件支持的十进制加法运算指令。

Description

融合十进制的算术逻辑部件和融合十进制的中央处理器

技术领域

本申请涉及计算机技术领域，尤其涉及一种融合十进制的算术逻辑部件和融合十进制的中央处理器。

背景技术

中央处理器(Central Processing Unit，CPU)简化的结构框图如图1所示，CPU包括：ALU(Arithmetic and Logic Unit,算术逻辑单元)11、累加器12、寄存器13和内部数据总线14，其中ALU11具有两个输入端A和B、一个输出端S和一个算术/逻辑选择端A/L，算术/逻辑选择端A/L的信号由CPU对算术或逻辑运算指令译码产生，在算术/逻辑选择端A/L的信号控制下，ALU11既可以进行算术运算，也可以进行逻辑运算；大部分中央处理器中的算术逻辑单元能进行二进制加法算术运算，不能进行十进制加法算术运算，使得中央处理器不具有硬件支持的十进制加法运算指令。

发明内容

大部分中央处理器中的算术逻辑单元能进行二进制加法算术运算，不能进行十进制加法算术运算，使得中央处理器不具有硬件支持的十进制加法运算指令。为了解决上述技术问题，本申请提供了一种融合十进制的算术逻辑部件和融合十进制的中央处理器，为了实现上述目的，本申请实施例提供的技术方案如下：

本申请实施例提供了一种融合十进制的算术逻辑部件，融合十进制的算术逻辑部件具有第一输入端、第二输入端、一个输出端、一个算术/逻辑选择端和一个二进制/十进制选择端，融合十进制的算术逻辑部件由算术逻辑单元、两个数据选择器和基于五进制的二进制编码十进制前处理电路构成；第一输入端和第二输入端分别连接基于五进制的二进制编码十进制前处理电路的两个输入端，第一输入端和第二输入端分别连接两个数据选择器的"0"输入端，基于五进制的二进制编码十进制前处理电路的两个输出端分别连接两个数据选择器的"1"输入端，两个数据选择器的输出端分别连接算术逻辑单元的两个输入端，算术逻辑单元的输出端为融合十进制的算术逻辑部件的输出端，两个数据选择器的选择控制端连接在一起构成十进制/二进制选择端,算术逻辑单元的选择控制端为算术/逻辑选择端；

当十进制/二进制选择端的信号为低电平时，第一输入端和第二输入端的两个输入数通过两个数据选择器接入算术逻辑单元的两个输入端，算术逻辑单元用于进行算术逻辑运算，并在输出端输出算术逻辑运算结果；

当十进制/二进制选择端的信号为高电平且算术/逻辑选择端的信号为高电平时，基于五进制的二进制编码十进制前处理电路用于对两个输入数进行处理并输出两个运算数，两个运算数通过两个数据选择器接入算术逻辑单元的两个输入端，算术逻辑单元用于对两个运算数进行二进制加法运算，并在输出端输出十进制加法和数；

融合十进制的算术逻辑部件的第一输入端和第二输入端均为4N位二进制输入端，融合十进制的算术逻辑部件的输出端为4N位二进制输出端，N为大于0的整数；

当十进制/二进制选择端的信号为低电平，数据选择器输出"0"输入端的输入，当十进制/二进制选择端的信号为高电平，数据选择器输出"1"输入端的输入；当算术/逻辑选择端的信号为低电平，算术逻辑单元进行逻辑运算，当算术/逻辑选择端的信号为高电平，算术逻辑单元进行二进制加法运算。

在可能的实施例中，十进制/二进制选择端的信号为高电平且算术/逻辑选择端的信号为高电平；

第一输入端和第二输入端的两个输入数为两个N位5121BCD输入数，十进制加法和数为N位5121BCD加法和数，两个运算数为一个N位5121BCD_f运算数和一个N位5121BCD_l运算数；

基于五进制的二进制编码十进制前处理电路为对应N位5121BCD输入数的N个5121BCD前处理电路；

5121BCD前处理电路，用于将两个1位5121BCD输入数进行处理，产生一个1位5121BCD_f运算数和一个1位5121BCD_l运算数，N个5121BCD前处理电路，用于将两个N位5121BCD输入数进行处理，产生一个N位5121BCD_f运算数和一个N位5121BCD_l运算数；

算术逻辑单元，用于将N位5121BCD_f运算数和N位5121BCD_l运算数进行二进制相加运算，输出N位5121BCD加法和数；

5121BCD是由二进制部分列于左侧和五进制部分列于右侧表示1位十进制数码的编码，二进制部分为左侧1位二进制数，其权值为5，五进制部分为右侧1位121BCQ五进制数，其权值为1，121BCQ是用左位二进制数、中位二进制数、右位二进制数表示1位五进制数码的编码，其中，左位二进制数和右位二进制数权值均为1，中位二进制数权值为2，当1位五进制数码为0、1、2、3、4时，121BCQ编码依次为000、001或100、010或101、011或110、111，当1位十进制数码为0、1、2、3、4、5、6、7、8、9时，5121BCD编码依次为0000、0001或0100、0010或0101、0011或0110、0111、1000、1001或1100、1010或1101、1011或1110、1111；

5121BCD_f是由二进制部分列于左侧和五进制部分列于右侧表示1位十进制数码的编码，二进制部分为左侧1位二进制数，其权值为5，五进制部分为右侧1位121BCQ_f五进制数，其权值为1，121BCQ_f是用左位二进制数、中位二进制数、右位二进制数表示1位五进制数码的编码，其中，左位二进制数和右位二进制数权值均为1，中位二进制数权值为2，当1位五进制数码为0、1、2、3、4时，121BCQ_f编码依次为000、100、101、110、111，当1位十进制数码为0、1、2、3、4、5、6、7、8、9时，5121BCD_f编码依次为0000、0100、0101、0110、0111、1000、1100、1101、1110、1111；

5121BCD_l是由二进制部分列于左侧和五进制部分列于右侧表示1位十进制数码的编码，二进制部分为左侧1位二进制数，其权值为5，五进制部分为右侧1位121BCQ_l五进制数，其权值为1，121BCQ_l是用左位二进制数、中位二进制数、右位二进制数表示1位五进制数码的编码，其中，左位二进制数和右位二进制数权值均为1，中位二进制数权值为2，当1位五进制数码为0、1、2、3、4时，121BCQ_l编码依次为000、001、010、011、111，当1位十进制数码为0、1、2、3、4、5、6、7、8、9时，5121BCD_l编码依次为0000、0001、0010、0011、0111、1000、1001、1010、1011、1111；

1位5121BCD输入数包括左侧1位二进制输入数和右侧1位121BCQ五进制输入数，1位5121BCD加法和数包括左侧1位二进制加法和数和右侧1位121BCQ五进制加法和数；

N位5121BCD输入数是由N个1位5121BCD输入数按位序排列构成，N位5121BCD加法和数是由N个1位5121BCD加法和数按位序排列构成；

1位5121BCD_f运算数包括左侧1位二进制运算数和右侧1位121BCQ_f五进制运算数，1位5121BCD_l运算数包括左侧1位二进制运算数和右侧1位121BCQ_l五进制运算数；

N位5121BCD_f运算数是由N个1位5121BCD_f运算数按位序排列构成，N位5121BCD_l运算数是由N个1位5121BCD_l运算数按位序排列构成。

在可能的实施例中，5121BCD前处理电路包括：处理两个1位5121BCD输入数中右侧1位121BCQ五进制输入数的五进制前处理电路，和对两个1位5121BCD输入数中左侧1位二进制输入数不作处理的连线。

在可能的实施例中，五进制前处理电路包括：五进制大小数产生电路，第一编码转换电路和第二编码转换电路；五进制大小数产生电路，用于将两个1位121BCQ输入数进行处理，产生第一中间数和第二中间数，第一中间数和第二中间数均为121BCQ编码的1位数；第一编码转换电路，用于将第一中间数转换为一个121BCQ_f运算数；第二编码转换电路，用于将第二中间数转换为一个121BCQ_l运算数。

在可能的实施例中，五进制大小数产生电路包括：三个或门和三个与门；三个或门，用于将两个1位121BCQ输入数按二进制位进行或运算，产生第一中间数；三个与门，用于将两个1位121BCQ输入数按二进制位进行与运算，产生第二中间数。

在可能的实施例中，第一编码转换电路的转换逻辑式为：

其中，C＝{c₁₁,c₂,c₁₂}为第一中间数，c₁₁、c₂、c₁₂依次为第一中间数的左位二进制数、中位二进制数、右位二进制数，X＝{x₁₁,x₂,x₁₂}为121BCQ_f运算数，x₁₁、x₂、x₁₂为121BCQ_f运算数的左位二进制数、中位二进制数、右位二进制数。

在可能的实施例中，第一编码转换电路包括：第一或门、第二或门、第三或门、第一与门、第二与门和第三与门，第一或门的两个输入端和第一与门的两个输入端都接入第一中间数的左位二进制数和右位二进制数，第二或门的一个输入端连接第一或门的输出端，第二或门的另一个输入端接入第一中间数的中位二进制数，第二或门的输出数为121BCQ_f运算数的左位二进制数，第二与门的一个输入端连接第一或门的输出端，第二与门的另一个输入端接入第一中间数的中位二进制数，第二与门的输出数为121BCQ_f运算数的中位二进制数，第三与门的负逻辑输入端连接第一或门的输出端，第三与门的正逻辑输入端接入第一中间数的中位二进制数，第三或门的两个输入端连接第一与门的输出端和第三与门的输出端，第三或门的输出数为121BCQ_f运算数的右位二进制数。

在可能的实施例中，第二编码转换电路的转换逻辑式为：

其中，D＝{d₁₁,d₂,d₁₂}为第二中间数，d₁₁、d₂、d₁₂依次为第二中间数的左位二进制数、中位二进制数、右位二进制数，Y＝{y₁₁,y₂,y₁₂}为121BCQ_l运算数，y₁₁、y₂、y₁₂依次为121BCQ_l运算数的左位二进制数、中位二进制数、右位二进制数。

在可能的实施例中，第二编码转换电路包括：第一与门、第二与门、第一或门、第二或门和异或门，第一与门的两个输入端和异或门的两个输入端都接入第二中间数的左位二进制数和右位二进制数，第二与门的一个输入端连接第一与门的输出端，第二与门的另一个输入端接入第二中间数的中位二进制数，第二与门的输出数为121BCQ_l运算数的左位二进制数，第一或门的一个输入端连接第一与门的输出端，第一或门的另一个输入端接入第二中间数的中位二进制数，第一或门的输出数为121BCQ_l运算数的中位二进制数，第二或门的两个输入端连接第二与门的输出端和异或门的输出端，第二或门的输出数为121BCQ_l运算数的右位二进制数。

本申请实施例还提供了一种融合十进制的中央处理器，包括：累加器、寄存器和内部数据总线，其特征在于，还包括以上的融合十进制的算术逻辑部件，融合十进制的算术逻辑部件的十进制/二进制选择端信号和算术/逻辑选择端信号由指令译码产生。

通过上述技术方案可知，本申请公开了一种融合十进制的算术逻辑部件和融合十进制的中央处理器，融合十进制的中央处理器包括了融合十进制的算术逻辑部件，融合十进制的算术逻辑部件是在算术逻辑单元的基础上，融入了基于五进制的二进制编码十进制前处理电路，既能进行二进制加法算术运算，也能进行十进制加法算术运算，使得中央处理器具有硬件支持的十进制加法运算指令。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例提供的一种相关技术中CPU结构的示意图；

图2为本申请实施例提供的一种融合十进制的算术逻辑部件的示意图；

图3为本申请实施例提供的一种融合十进制的中央处理器的示意图；

图4为本申请实施例提供的一种基于五进制的二进制编码十进制组成结构的示意图；

图5为本申请实施例提供的一种N位5121BCD前处理电路的示意图；

图6为本申请实施例提供的一种1位5121BCD十进制加法器的示意图；

图7为本申请实施例提供的一种1位5121BCD前处理电路的示意图；

图8为本申请实施例提供的一种1位2421BCD十进制加法器的示意图；

图9为本申请实施例提供的一种1位2421BCD前处理电路的示意图；

图10为本申请实施例提供的一种五进制加法器的示意图；

图11为本申请实施例提供的一种五进制前处理电路的示意图；

图12为本申请实施例提供的一种五进制大小数产生电路的示意图；

图13为本申请实施例提供的一种第一编码转换电路的示意图；

图14为本申请实施例提供的一种第二编码转换电路的示意图。

具体实施方式

为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本申请实施例作进一步详细的说明。

本申请提出了一种融合十进制的算术逻辑运算部件和一种融合十进制的中央处理器。要实现上述发明的技术方案，十进制数的表示采用基于五进制的二进制编码十进制(Binary-Coded Decimal based on Quintary，简称Q-BCD)编码,在Q-BCD编码基础上，依据新的加法原理实现十进制加法运算，进而实现融合十进制的算术逻辑运算部件和融合十进制的中央处理器的技术方案。

以下结合附图详细说明发明内容。

由于10＝2*5或5*2，十进制可由二进制与五进制组合而成，在以二进制为基础的计算机或数字处理***中，十进制编码与加法运算问题本质上是二进制编码五进制(Binary Coded Quinary,简称BCQ)编码与加法运算问题。

一、二进制编码五进制(BCQ)编码和加法运算(一)BCQ编码

1、121BCQ编码

以下为本申请提出的三种二进制编码五进制(BCQ)编码形式。

第一种编码形式是121BCQ，121BCQ是用左位二进制数q₁₁、中位二进制数q₂、右位二进制数q₁₂表示1位五进制数码Q的编码，其中，左位二进制数q₁₁和右位二进制数q₁₂权值均为1，中位二进制数q₂权值为2，当1位五进制数码Q为0、1、2、3、4时，121BCQ编码q₁₁q₂q₁₂依次为000、001或100、010或101、011或110、111。

第二种编码形式是121BCQ_f，121BCQ_f是用左位二进制数q₁₁、中位二进制数q₂、右位二进制数q₁₂表示1位五进制数码Q的编码，其中，左位二进制数q₁₁和右位二进制数q₁₂权值均为1，中位二进制数q₂权值为2，当1位五进制数码Q为0、1、2、3、4时，121BCQ_f编码q₁₁q₂q₁₂依次为000、100、101、110、111。

第三种编码形式是121BCQ_l，121BCQ_l是用左位二进制数q₁₁、中位二进制数q₂、右位二进制数q₁₂表示1位五进制数码Q的编码，其中，左位二进制数q₁₁和右位二进制数q₁₂权值均为1，中位二进制数q₂权值为2，当1位五进制数码Q为0、1、2、3、4时，121BCQ_l编码q₁₁q₂q₁₂依次为000、001、010、011、111。

三种BCQ编码如表1所示。

表1第二列为121BCQ编码，一位121BCQ五进制数Q＝{q₁₁,q₂,q₁₂}表示的值为左、中、右位3位二进制数q₁₁、q₂、q₁₂的加权之和，即：Q＝{q₁₁,q₂,q₁₂}＝q₁₁+2q₂+q₁₂。121BCQ为冗余编码，Q等于1、2、3的编码分别有两种形式的编码，不存在无效码，具有自补特性。例如，2的编码为101或者010。

表1二进制编码五进制(BCQ)

表1中第三列为121BCQ_f编码，取自121BCQ编码的一部分，属于121BCQ编码。该编码的特点一是左位二进制数q₁₁优先编码(first coded)，即当五进制数Q>0时，左位二进制数q₁₁优先编码为1；特点二是非冗余编码，有三个无效码001、010、011。

表1中第四列为121BCQ_l编码，取自121BCQ编码的一部分，属于121BCQ编码。该编码的特点一是左位二进制数q₁₁最后编码(last coded)，即当五进制数Q＝4时，左位二进制数q₁₁才编码为1；特点二是非冗余编码，有三个无效码100、101、110。

2、121BCQ编码间转换逻辑与电路

以下为本申请提出的两种二进制编码五进制(BCQ)编码间转换逻辑与电路。

第一编码转换电路，用于将121BCQ第一中间数转换为一个121BCQ_f运算数。

第一编码转换电路的转换逻辑式为：

其中，C＝{c₁₁,c₂,c₁₂}为第一中间数，c₁₁、c₂、c₁₂依次为第一中间数的左位二进制数、中位二进制数、右位二进制数，X＝{x₁₁,x₂,x₁₂}为121BCQ_f运算数，x₁₁、x₂、x₁₂为121BCQ_f运算数的左位二进制数、中位二进制数、右位二进制数。

第一编码转换电路，如图13所示，包括：第一或门131、第二或门133、第三或门136、第一与门132、第二与门134和第三与门135；第一或门131的两个输入端和第一与门132的两个输入端都接入第一中间数C的左位二进制数c₁₁和右位二进制数c₁₂；第二或门133的一个输入端连接第一或门131的输出端，第二或门133的另一输入端接入第一中间数C的中位二进制数c₂，第二或门133的输出数为121BCQ_f运算数X的左位二进制数x₁₁；第二与门134的一个输入端连接第一或门131的输出端，第二与门134的另一个输入端接入第一中间数C的中位二进制数c₂，第二与门134的输出数为121BCQ_f运算数X的中位二进制数x₂；第三与门135的负逻辑输入端连接第一或门131的输出端，第三与门135的正逻辑输入端接入第一中间数C的中位二进制数c₂；第三或门136的两个输入端连接第一与门132的输出端和第三与门135的输出端，第三或门136的输出数为121BCQ_f运算数X的右位二进制数x₁₂。

第二编码转换电路，用于将121BCQ第二中间数转换为一个121BCQ_l运算数。

第二编码转换电路的转换逻辑式为：

其中，D＝{d₁₁,d₂，d₁₂}为第二中间数，d₁₁、d₂、d₁₂依次为第二中间数的左位二进制数、中位二进制数、右位二进制数，Y＝{y₁₁,y₂,y₁₂}为121BCQ_l运算数，y₁₁、y₂、y₁₂依次为121BCQ_l运算数的左位二进制数、中位二进制数、右位二进制数。

第二编码转换电路，如图14所示，包括：第一与门141、第二与门143、第一或门144、第二或门145和异或门142；第一与门141的两个输入端和异或门142的两个输入端都接入第二中间数D的左位二进制数d₁₁和右位二进制数d₁₂；第二与门143的一个输入端连接第一与门141的输出端，第二与门143的另一个输入端接入第二中间数D的中位二进制数d₂，第二与门143的输出数为121BCQ_l运算数Y的左位二进制数y₁₁；第一或门144的一个输入端连接第一与门141的输出端，第一或门144的另一个输入端接入第二中间数D的中位二进制数d₂，第一或门144的输出数为121BCQ_l运算数Y的中位二进制数y₂；第二或门145的两个输入端连接第二与门143的输出端和异或门142的输出端，第二或门145的输出数为121BCQ_l运算数Y的右位二进制数y₁₂。

(二)121BCQ的加法运算

1、121BCQ的加法运算原理

定理1：一个121BCQ_f运算数X＝{x₁₁,x₂,x₁₂}、一个121BCQ_l运算数Y＝{y₁₁,y₂,y₁₂}和一个输入进位cin，若X的值大于或等于Y的值，则可按二进制加法运算规则实现X和Y以及cin的五进制加法运算，即，{cout,S}＝X+Y+cin，其中S＝{s₁₁,s₂,s₁₂}为121BCQ五进制加法和数，cout为五进制的输出进位。

定理1可利用表2来证明，表2列出了121BCQ_f运算数X和121BCQ_l运算数Y按定理1要求的所有有效的五进制取值组合及按二进制加法运算规则实现相加的结果，结果显示定理1正确。

例如，将121BCQ_f运算数A＝110与121BCQ_l运算数B＝011进行五进制加法运算。

由于A的值等于B的值，都为五进制数3；因此，可按二进制加法运算规则实现A和B的五进制加法运算，即，{cout，S}＝X+Y＝110+011＝1001，则五进制输出进位cout为1，121BCQ加法和S为001，实现了五进制数3+3＝11的五进制加法运算。

表2五进制加法表

定理2：两个121BCQ数A＝{a₁₁,a₂,a₁₂}和B＝{b₁₁,b₂,b₁₂}，若A＝{a₁₁,a₂,a₁₂}二进制位或B＝{b₁₁,b₂,b₁₂}得到121BCQ数C＝{c₁₁,c₂,c₁₂}，A＝{a₁₁,a₂,a₁₂}二进制位与B＝{b₁₁,b₂,b₁₂}得到121BCQ数D＝{d₁₁,d₂,d₁₂}，则C的值大于等于D的值。

证明：C＝{c₁₁,c₂,c₁₂}＝{a₁₁∪b₁₁,a₂∪b₂,a₁₂∪b₁₂}，

D＝{d₁₁,d₂,d₁₂}＝{a₁₁∩b₁₁,a₂∩b₂,a₁₂∩b₁₂}；

由于c₁₁≥d₁₁，c₂≥d₂，c₁₂≥d₁₂，则C≥D。

根据定理1和定理2的结论，两个121BCQ输入数A＝{a₁₁,a₂,a₁₂}和B＝{b₁₁,b₂，b₁₂}可利用二进制加法运算实现五进制相加运算，得到一个121BCQ加法数S＝{s₁₁,s₂,s₁₂}，一个输出进位cout，步骤为：

(a)121BCQ输入数A二进制位或121BCQ输入数B，得到一个121BCQ中间数C＝

{c₁₁,c₂,c₁₂}，121BCQ输入数A二进制位与121BCQ输入数B，得到一个121BCQ中间数D＝

{d₁₁,d₂,d₁₂}，其中121BCQ中间数C＝{c₁₁,c₂，c₁₂}的值大于或等于121BCQ中间数D＝

{d₁₁，d₂，d₁₂}的值；

(b)将121BCQ中间数C转换为121BCQ_f运算数X＝{x₁₁，x₂，x₁₂}，将121BCQ中间数D转换为121BCQ_l运算数Y＝{y₁₁，y₂，y₁₂}；

(c)将121BCQ_f运算数X和121BCQ_l运算数Y进行二进制相加运算，得到121BCQ加法和数S＝{s₁₁，s₂，s₁₂}。

例如，将121BCQ运算数A＝101与121BCQ运算数B＝110进行五进制加法运算2+3。

步骤为：

(a)121BCQ输入数A二进制位或121BCQ输入数B，得到一个121BCQ中间数C＝111，121BCQ输入数A二进制位与121BCQ输入数B，得到一个121BCQ中间数D＝100，其中121BCQ中间数C五进制的值为4，121BCQ中间数D五进制的值为1，C的值大于D的值；

(b)将121BCQ中间数C＝111转换为121BCQ_f运算数X＝111，将121BCQ中间数D转换为121BCQ_l运算数Y＝001；

(c)将121BCQ_f运算数X和121BCQ_l运算数Y进行二进制相加运算，得到121BCQ加法和数S＝000，输出进位cout为1。

至此，实现了五进制数2+3＝10的五进制加法运算。若将121BCQ运算数A＝101与121BCQ运算数B＝110直接进行二进制加法运算，则会得到2+3＝13不正确的五进制加法运算结果。2、121BCQ五进制加法器

根据121BCQ五进制加法运算原理，以下为本申请提出的一种五进制(BCQ)加法器。

五进制加法器，如图10所示，五进制加法器用于将两个1位121BCQ输入数A＝{a₁₁,a₂，a₁₂}和B＝{b₁₁,b₂，b₁₂}以及一个输入进位cin进行五进制相加运算，输出一个121BCQ加法和数S＝{s₁₁,s₂，s₁₂}、一个输出进位cout，五进制加法器包括：五进制前处理电路101和3位二进制加法器102；五进制前处理电路101将两个1位121BCQ输入数A和B进行处理，产生一个1位121BCQ_f运算数X＝{x₁₁，x₂,x₁₂}和一个1位121BCQ_l运算数Y＝{y₁₁,y₂，y₁₂}；3位二进制加法器102将1位121BCQ_f运算数X和1位121BCQ_l运算数Y以及输入进位cin进行二进制相加运算，输出1位121BCQ加法和数S、一个输出进位cout。

121BCQ是用左位二进制数q₁₁、中位二进制数q₂、右位二进制数q₁₂表示1位五进制数码Q的编码，其中，左位二进制数q₁₁和右位二进制数q₁₂权值均为1，中位二进制数q₂权值为2，当1位五进制数码Q为0、1、2、3、4时，121BCQ编码q₁₁q₂q₁₂依次为000、001或100、010或101、011或110、111；121BCQ_f是用左位二进制数q₁₁、中位二进制数q₂、右位二进制数q₁₂表示1位五进制数码Q的编码，其中，左位二进制数q₁₁和右位二进制数q₁₂权值均为1，中位二进制数q₂权值为2，当1位五进制数码Q为0、1、2、3、4时，121BCQ_f编码q₁₁q₂q₁₂依次为000、100、101、110、111；121BCQ_l是用左位二进制数q₁₁、中位二进制数q₂、右位二进制数q₁₂表示1位五进制数码Q的编码，其中，左位二进制数q₁₁和右位二进制数q₁₂权值均为1，中位二进制数q₂权值为2，当1位五进制数码Q为0、1、2、3、4时，121BCQ_l编码q₁₁q₂q₁₂依次为000、001、010、011、111。

五进制前处理电路101如图11所示，包括：五进制大小数产生电路111，第一编码转换电路112和第二编码转换电路113。

五进制大小数产生电路111，用于将两个1位121BCQ输入数A＝{a₁₁，a₂,a₁₂}和B＝{b₁₁,b₂,b₁₂}进行处理，产生第一中间数C＝{c₁₁,c₂,c₁₂}和第二中间数D＝{d₁₁，d₂，d₁₂}，第一中间数C和第二中间数D均为121BCQ编码的1位数；第一编码转换电路112，用于将第一中间数C转换为一个121BCQ_f运算数X＝{x₁₁，x₂，x₁₂}；第二编码转换电路113，用于将第二中间数D转换为一个121BCQ_l运算数Y＝{y₁₁，y₂，y₁₂}。

如图11所示，五进制前处理电路包括的五进制大小数产生电路111，如图12中五进制大小数产生电路所示，五进制大小数产生电路包括：三个或门121、122、123和三个与门124、125、126；三个或门121、122、123，用于将两个1位121BCQ输入数A＝{a₁₁，a₂，a₁₂}和B＝{b₁₁，b₂，b₁₂}按二进制位进行或运算，产生第一中间数C＝{c₁₁，c₂，c₁₂}；三个与门124、125、126，用于将两个1位121BCQ输入数A＝{a₁₁,a₂,a₁₂}和B＝{b₁₁,b₂，b₁₂}按二进制位进行与运算，产生第二中间数D＝{d₁₁,d₂,d₁₂}。

如图11所示，五进制前处理电路包括第一编码转换电路112。第一编码转换电路112的具体结构参考图13。

如图11所示，五进制前处理电路包括第二编码转换电路113。第二编码转换电路113的具体结构参考图14。

由上可知，在本申请的五进制加法器中，五进制数的二进制编码采用了一种新的121BCQ编码，加法器运用新的121BCQ加法原理，使得其结构只需要五进制前处理电路和二进制加法器，不需要五进制后处理电路，二进制加法器输出的加法和数即为五进制加法和数，能方便地实现五进制与二进制加法运算的融合。

二、基于五进制的二进制编码十进制(Q-BCD)编码及加法运算(一)Q-BCD编码

1、Q-BCD编码类型

基于五进制的二进制编码十进制(Binary Coded Decimal Based on Quinary,简称Q-BCD)编码，是用1位二进制部分与1位121BCQ五进制部分左右组合排列表示1位十进制数码D0、1、2、3、4、5、6、7、8、9，Q-BCD编码组成结构如图4所示。按二进制部分和五进制部分左右组合排列不同，构成的六种Q-BCD编码如表3所示。

表3 Q-BCD编码类型

(1)Q-BCD编码

表3中第二列为Q-BCD编码，包括5121BCD编码和2421BCD编码。

5121BCD是由二进制部分列于左侧和五进制部分列于右侧表示1位十进制数码D的编码D＝{d₅,Q}，二进制部分为左侧1位二进制数d₅，其权值为5，五进制部分为右侧1位121BCQ五进制数Q＝{d₁₁,d₂，d₁₂}，其权值为1，如图4所示，则1位十进制数D的5121BCD编码表示为：D＝{d₅,Q}＝{d₅,d₁₁,d₂,d₁₂}＝5d₅+Q；当1位五进制数码Q为0、1、2、3、4时，121BCQ编码d₁₁d₂d₁₂依次为000、001或100、010或101、011或110、111，当1位十进制数码D为0、1、2、3、4、5、6、7、8、9时，5121BCD编码d₅d₁₁d₂d₁₂依次为0000、0001或0100、0010或0101、0011或0110、0111、1000、1001或1100、1010或1101、1011或1110、1111。

2421BCD是由二进制部分列于右侧和五进制部分列于左侧表示1位十进制数码D的编码D＝{Q,d₁}，二进制部分为右侧1位二进制数d₁，其权值为1，五进制部分为左侧1位121BCQ五进制数Q＝{d₂₁,d₄,d₂₂}，其权值为2，则1位十进制数D的2421BCD编码表示为：D＝{Q,d₁}＝{d₂₁,d₄,d₂₂,d₁}＝2Q+d₁；当1位五进制数码Q为0、1、2、3、4时，121BCQ编码d₂₁d₄d₂₂依次为000、001或100、010或101、011或110、111，当1位十进制数码D为0、1、2、3、4、5、6、7、8、9时，2421BCD编码d₂₁d₄d₂₂d₁依次为0000、0001、0010或1000、0011或1001、0100或1010、0101或1011、0110或1100、0111或1101、1110、1111。

Q-BCD编码中的5121BCD和2421BCD均为冗余编码，两种编码对应的十进制数码D1、2、3、6、7、8和十进制数码D2、3、4、5、6、7的编码分别有两种形式的编码，不存在无效码，具有自补特性。

例如，7的5121BCD编码表示为:

(7)₁₀＝{1,(2)₅}＝1101₂＝5·1+2＝7，或者，(7)₁₀＝{1,(2)₅}＝1010₂＝5·1+2＝7。

再例如，7的2421BCD编码表示为:

(7)₁₀＝{(3)₅,1}＝1101₂＝3·2+1＝7，或者，(7)₁₀＝{(3)₅,1}＝0111₂＝3·2+1＝7。

(2)Q-BCD_f编码

表3中第三列为Q-BCD_f编码，Q-BCD_f编码属于Q-BCD编码，包括5121BCD_f编码和2421BCD_f编码。

5121BCD_f编码是5121BCD编码的一部分，属于5121BCD编码，二进制部分为左侧1位二进制数d₅，其权值为5，五进制部分为右侧1位121BCQ_f五进制数Q＝{d₁₁,d₂,d₁₂}，其权值为1；当1位五进制数码Q为0、1、2、3、4时，121BCQ_f编码d₁₁d₂d₁₂依次为000、100、101、110、111，当1位十进制数码D为0、1、2、3、4、5、6、7、8、9时，5121BCD_f编码d₅d₁₁d₂d₁₂依次为0000、0100、0101、0110、0111、1000、1100、1101、1110、1111。有6个无效码0001、0010、0011、1001、1010、1011。

2421BCD_f编码是2421BCD编码的一部分，属于2421BCD编码，二进制部分为右侧1位二进制数d₁，其权值为1，五进制部分为左侧1位121BCQ_f五进制数Q＝{d₂₁,d₄，d₂₂}，其权值为2；当1位五进制数码Q为0、1、2、3、4时，121BCQ_f编码d₂₁d₄d₂₂依次为000、100、101、110、111，当1位十进制数码D为0、1、2、3、4、5、6、7、8、9时，2421BCD_f编码d₂₁d₄d₂₂d₁依次为0000、0001、1000、1001、1010、1011、1100、1101、1110、1111。有6个无效码0010、0011、0100、0101、0110、0111。

例如，7的5121BCD_f编码表示为:

(7)₁₀＝{1,(2)₅}＝1101₂＝5·1+2＝7。

再例如，7的2421BCD_f编码表示为:

(7)₁₀＝{(3)₅,1}＝1101₂＝3·2+1＝7。

(3)Q-BCD_l编码

表8中第四列为Q-BCD_l编码，Q-BCD_l编码属于Q-BCD编码，包括5121BCD_l编码和2421BCD_l编码。

5121BCD_l编码是5121BCD编码的一部分，属于5121BCD编码，二进制部分为左侧1位二进制数d₅，其权值为5，五进制部分为右侧1位121BCQ_l五进制数Q＝{d₁₁,d₂，d₁₂}，其权值为1；当1位五进制数码Q为0、1、2、3、4时，121BCQ_l编码d₁₁d₂d₁₂依次为000、001、010、011、111，当1位十进制数码D为0、1、2、3、4、5、6、7、8、9时，5121BCD_l编码d₅d₁₁d₂d₁₂依次为0000、0001、0010、0011、0111、1000、1001、1010、1011、1111。有6个无效码0100、0101、0110、1100、1101、1110。

2421BCD_l编码是2421BCD编码的一部分，属于2421BCD编码，二进制部分为右侧1位二进制数d₁，其权值为1，五进制部分为左侧1位121BCQ_l五进制数Q＝{d₂₁,d₄，d₂₂}，其权值为2；当1位五进制数码Q为0、1、2、3、4时，121BCQ_l编码d₂₁d₄d₂₂依次为000、001、010、011、111，当1位十进制数码D为0、1、2、3、4、5、6、7、8、9时，2421BCD_l编码d₂₁d₄d₂₂d₁依次为0000、0001、0010、0011、0100、0101、0110、0111、1110、1111。有6个无效码1000、1001、1010、1011、1100、1101。

例如，7的5121BCD_l编码表示为:

(7)₁₀＝{1,(2)₅}＝1010₂＝5·1+2＝7。

再例如，7的2421BCD_f编码表示为:

(7)₁₀＝{(3)₅,1}＝0111₂＝3·2+1＝7。

(二)5121BCD/2421BCD加法运算

由于5121BCD/2421BCD是用1位二进制部分与1位121BCQ五进制部分左右组合排列构成，显然，由1位二进制加法器在左与1位121BCQ五进制加法器在右级联，并把1位二进制加法器与1位121BCQ五进制加法器中的3位二进制加法器合为一个4位二进制加法器，可构成1位5121BCD十进制加法器，则5121BCD前处理电路可由对二进制部分不作任何处理的连线与处理五进制部分的五进制前处理电路构成；由1位121BCQ五进制加法器在左与1位二进制加法器在右级联，并把1位121BCQ五进制加法器中的3位二进制加法器与1位二进制加法器合为一个4位二进制加法器，可构成1位2421BCD十进制加法器，则2421BCD前处理电路可由处理五进制部分的五进制前处理电路与对二进制部分不作任何处理的连线构成。

根据以上原理，本申请还提供了一种1位5121BCD十进制加法器和一种1位2421BCD十进制加法器，上述两种十进制加法器均属于基于五进制的二进制编码十进制加法器。

一种1位5121BCD十进制加法器，如图6所示，用于将两个1位5121BCD输入数A＝{a₅,Q}＝{a₅,a₁₁,a₂,a₁₂}和B＝{b₅,Q}＝{b₅,b₁₁,b₂,b₁₂}以及输入进位cin进行十进制相加运算，输出一个1位5121BCD加法和数S＝{s₅,Q}＝{s₅，s₁₁,s₂,s₁₂}、一个输出进位cout，十进制加法器包括：5121BCD前处理电路61和4位二进制加法器62；5121BCD前处理电路61将两个1位5121BCD输入数A和B进行处理，产生一个1位5121BCD_f运算数X＝{x₅,Q}＝{x₅，x₁₁,x₂，x₁₂}和一个1位5121BCD_l运算数Y＝{y₅,Q}＝{y₅，y₁₁,y₂,y₁₂}；4位二进制加法器62将一个1位5121BCD_f运算数X和一个1位5121BCD_l运算数Y以及输入进位cin进行二进制相加运算，输出一个1位5121BCD加法和数S、一个输出进位cout。

5121BCD前处理电路61，如图8所示，电路包括：处理两个1位5121BCD输入数A＝{a₅,Q_A}＝{a₅,a₁₁,a₂,a₁₂}和B＝{b₅,Q_B}＝{b₅,b₁₁,b₂,b₁₂}中右侧五进制部分Q_A和Q_B的五进制前处理电路81，和对两个1位5121BCD输入数A＝{a₅,Q_A}＝{a₅,a₁₁,a₂,a₁₂}和B＝{b₅,Q_B}＝{b₅,b₁₁,b₂,b₁₂}中左侧二进制部分a₅和b₅不作处理的连线82、83。

图8中的五进制前处理电路81的具体结构可以参考图11中的五进制前处理电路。

一种1位2421BCD十进制加法器，如图7所示，用于将两个1位2421BCD输入数A＝{Q,a₁}＝{a₂₁,a₄,a₂₂,a₁}和B＝{Q,b₁}＝{b₂₁,b₄,b₂₂,b₁}以及输入进位cin进行十进制相加运算，输出一个1位2421BCD加法和数S＝{Q,s₁}＝{s₂₁,s₄，s₂₂,s₁}、一个输出进位cout，十进制加法器包括：2421BCD前处理电路71和4位二进制加法器72；2421BCD前处理电路71将两个1位2421BCD输入数A和B进行处理，产生一个1位2421BCD_f运算数X＝{Q,x₁}＝{x₂₁,x₄,x₂₂,x₁}和一个1位2421BCD_l运算数Y＝{Q,y₁}＝{y₂₁,y₄,y₂₂,y₁}；4位二进制加法器72将一个1位2421BCD_f运算数X和一个1位2421BCD_l运算数Y以及输入进位cin进行二进制相加运算，输出一个1位2421BCD加法和数S、一个输出进位cout。

2421BCD前处理电路71，如图9所示，2421BCD前处理电路包括：处理两个1位2421BCD输入数A＝{Q_A,a₁}＝{a₂₁,a₄,a₂₂,a₁}和B＝{Q_B,b₅}＝{b₂₁,b₄,b₂₂,b₁}中左侧五进制部分Q_A和Q_B的五进制前处理电路91，和对两个1位2421BCD输入数A＝{Q_A,a₁}＝{a₂₁，a₄,a₂₂,a₁}和B＝{Q_B,b₅}＝{b₂₁，b₄,b₂₂,b₁}中右侧二进制部分a₁和b₁不作处理的连线92、93。

五进制前处理电路91的具体结构可以参考图11提供的五进制前处理电路。

由上可知，在1位5121BCD十进制加法器和1位2421BCD十进制加法器中，十进制数的二进制编码采用了一种新的编码，即基于五进制的二进制编码十进制(5121BCD/2421BCD)编码，加法器运用新的121BCQ加法原理，使得其结构只需要十进制前处理电路和二进制加法器，不需要十进制后处理电路，二进制加法器输出的加法和数即为十进制加法和数，有利于二进制加法运算和十进制加法运算的融合。

需要说明的是，由N个1位5121BCD十进制加法器级联，并把N个1位5121BCD十进制加法器中的4位二进制加法器合为一个4N位二进制加法器，可构成N位5121BCD十进制加法器，其中的前处理由N个对应每位5121BCD十进制数的1位5121BCD前处理电路构成；N位2421BCD十进制加法器构成同理。

三、融合十进制的算术逻辑部件和融合十进制的中央处理器

大部分中央处理器中的算术逻辑单元能进行二进制加法算术运算，不能进行十进制加法算术运算，使得中央处理器不具有硬件支持的十进制加法运算指令。为了解决上述技术问题，本申请提供了一种融合十进制的算术逻辑部件，为了实现上述目的，以下详细说明本申请实施例提供的技术方案。

本申请实施例提供了一种融合十进制的算术逻辑部件，如图2所示，融合十进制的算术逻辑部件具有第一输入端A、第二输入端B、一个输出端S、一个算术/逻辑选择端A/L和一个二进制/十进制选择端D/B，由算术逻辑单元(ALU)11、两个数据选择器(MUX)22和23和基于五进制的二进制编码十进制前处理电路21构成；第一输入端A和第二输入端B分别连接基于五进制的二进制编码十进制前处理电路21的两个输入端，第一输入端A和第二输入端B分别连接两个数据选择器22和23的"0"输入端，基于五进制的二进制编码十进制前处理电路21的两个输出端分别连接两个数据选择器22和23的"1"输入端，两个数据选择器22和23的输出端连接算术逻辑单元11的两个输入端，算术逻辑单元的输出端为融合十进制的算术逻辑部件的输出端S，两个数据选择器22和23的选择控制端s连接在一起构成十进制/二进制选择端D/B,算术逻辑单元11的选择控制端为算术/逻辑选择端A/L；

当十进制/二进制选择端D/B的信号为低电平时，第一输入端A和第二输入端B的两个输入数通过两个数据选择器22和23接入算术逻辑单元11的两个输入端，算术逻辑单元11用于进行算术逻辑运算，并在输出端S输出算术逻辑运算结果；当十进制/二进制选择端D/B的信号为高电平且算术/逻辑选择端A/L的信号为高电平时，基于五进制的二进制编码十进制前处理电路21用于对两个输入数进行处理并输出两个运算数，两个运算数通过两个数据选择器22和23接入算术逻辑单元11的两个输入端，算术逻辑单元11用于对两个运算数进行二进制加法运算，并在输出端S输出十进制加法和数；

融合十进制的算术逻辑部件的第一输入端A和第二输入端B均为4N位二进制输入端，融合十进制的算术逻辑部件的输出端为4N位二进制输出端，N为大于0的整数；

当十进制/二进制选择端D/B的信号为低电平，数据选择器22和23输出"0"输入端的输入，当十进制/二进制选择端D/B的信号为高电平，数据选择器22和23输出"1"输入端的输入；当算术/逻辑选择端A/L的信号为低电平，算术逻辑单元11进行逻辑运算，当算术/逻辑选择端A/L的信号为高电平，算术逻辑单元11进行二进制加法运算。

在一些可能的实施例中，十进制/二进制选择端D/B的信号为高电平且算术/逻辑选择端A/L的信号为高电平；第一输入端和第二输入端的两个输入数A和B为两个N位5121BCD输入数A＝{A^N-1，…，Aⁱ⁺¹，Aⁱ,A^i-1,…,A⁰}和B＝{B^N-1,…,Bⁱ⁺¹，Bⁱ,B^i-1，…,B⁰}，十进制加法和数为N位5121BCD加法和数S＝{S^N-1,…,Sⁱ⁺¹,Sⁱ,S^i-1,…,S⁰}；两个运算数为一个N位5121BCD_f运算数X＝{X^N-1，…，Xi+1,Xⁱ，X^i-1,…，X⁰}和一个N位5121BCD_l运算数Y＝{Y^{N -1},…,Yⁱ⁺¹,Yⁱ,Y^i-1,…,Y⁰}；

如图5所示，基于五进制的二进制编码十进制前处理电路21为对应N位5121BCD输入数的N个5121BCD前处理电路51。

5121BCD前处理电路51，用于将两个1位5121BCD输入数Aⁱ和Bⁱ进行处理，产生一个1位5121BCD_f运算数Xⁱ和一个1位5121BCD_l运算数Yⁱ，N个5121BCD前处理电路51，用于将两个N位5121BCD输入数A和B进行处理，产生一个N位5121BCD_f运算数X和一个N位5121BCD_l运算数Y；

算术逻辑单元11，用于将N位5121BCD_f运算数X和N位5121BCD_l运算数Y进行二进制相加运算，输出N位5121BCD加法和数S；

5121BCD是由二进制部分列于左侧和五进制部分列于右侧表示1位十进制数码D的编码D＝{d₅,Q}，二进制部分为左侧1位二进制数d₅，其权值为5，五进制部分为右侧1位121BCQ五进制数Q＝{d₁₁,d₂,d₁₂}，其权值为1；121BCQ是用左位二进制数d₁₁、中位二进制数d₂、右位二进制数d₁₂表示1位五进制数码Q的编码，其中，左位二进制数d₁₁和右位二进制数d₁₂权值均为1，中位二进制数权值d₂为2；当1位五进制数码Q为0、1、2、3、4时，121BCQ编码d₁₁d₂d₁₂依次为000、001或100、010或101、011或110、111，当1位十进制数码D为0、1、2、3、4、5、6、7、8、9时，5121BCD编码d₅d₁₁d₂d₁₂依次为0000、0001或0100、0010或0101、0011或0110、0111、1000、1001或1100、1010或1101、1011或1110、1111；

5121BCD_f是由二进制部分列于左侧和五进制部分列于右侧表示1位十进制数码D的编码D＝{d₅,Q}，二进制部分为左侧1位二进制数d₅，其权值为5，五进制部分为右侧1位121BCQ_f五进制数Q＝{d₁₁，d₂,d₁₂}，其权值为1；121BCQ_f是用左位二进制数d₁₁、中位二进制数d₂、右位二进制数d₁₂表示1位五进制数码Q的编码，其中，左位二进制数d₁₁和右位二进制数d₁₂权值均为1，中位二进制数权值d₂为2；当1位五进制数码Q为0、1、2、3、4时，121BCQ_f编码d₁₁d₂d₁₂依次为000、100、101、110、111，当1位十进制数码D为0、1、2、3、4、5、6、7、8、9时，5121BCD_f编码d₅d₁₁d₂d₁₂依次为0000、0100、0101、0110、0111、1000、1100、1101、1110、1111；

5121BCD_l是由二进制部分列于左侧和五进制部分列于右侧表示1位十进制数码D的编码D＝{d₅,Q}，二进制部分为左侧1位二进制数d₅，其权值为5，五进制部分为右侧1位121BCQ_l五进制数Q＝{d₁₁，d₂,d₁₂}，其权值为1；121BCQ_l是用左位二进制数d₁₁、中位二进制数d₂、右位二进制数d₁₂表示1位五进制数码Q的编码，其中，左位二进制数d₁₁和右位二进制数d₁₂权值均为1，中位二进制数权值d₂为2；当1位五进制数码Q为0、1、2、3、4时，121BCQ_l编码d₁₁d₂d₁₂依次为000、001、010、011、111，当1位十进制数码D为0、1、2、3、4、5、6、7、8、9时，5121BCD_l编码d₅d₁₁d₂d₁₂依次为0000、0001、0010、0011、0111、1000、1001、1010、1011、1111；

1位5121BCD输入数Aⁱ、Bⁱ包括左侧1位二进制输入数

和右侧1位121BCQ五进制输入数/>

1位5121BCD加法和数Sⁱ包括左侧1位二进制加法和数/>

和右侧1位121BCQ五进制加法和数/>

N位5121BCD输入数A＝{A^N-1,…,Aⁱ⁺¹,Aⁱ,A^i-1,…,A⁰}和B＝{B^N-1,…,Bⁱ⁺¹,Bⁱ,B^{i -1},…,B⁰}是由N个1位5121BCD输入数Aⁱ、Bⁱ按位序排列构成，N位5121BCD加法和数S＝{S^{N -1},…,Sⁱ⁺¹,Sⁱ,S^i-1,…,S⁰}是由N个1位5121BCD加法和数Sⁱ按位序排列构成；

1位5121BCD_f运算数Xⁱ包括左侧1位二进制运算数

和右侧1位121BCQ_f五进制运算数/>

1位5121BCD_l运算数Yⁱ包括左侧1位二进制运算数/>

和右侧1位121BCQ_l五进制运算数/>

N位5121BCD_f运算数X＝{X^N-1，…，Xⁱ⁺¹，Xⁱ，X^i-1，…，X⁰}是由N个1位5121BCD_f运算数Xⁱ按位序排列构成，N位5121BCD_l运算数Y＝{Y^N-1,…,Yⁱ⁺¹,Yⁱ,Y^i-1,…,Y⁰}是由N个1位5121BCD_l运算数Yⁱ按位序排列构成。

5121BCD前处理电路51结构如图8所示，电路包括：处理两个1位5121BCD输入数

和/>

中右侧121BCQ五进制输入数/>

和/>

的五进制前处理电路81，和对两个1位5121BCD输入数/>

和/>

中左侧1位二进制输入数/>

和/>

不作处理的连线82和83。

五进制前处理电路81的具体结构参见图11所示的五进制前处理电路。

同理，基于五进制的二进制编码十进制前处理电路21可由对应N位2421BCD输入数的N个如图9所示的2421BCD前处理电路构成，图9中包含的五进制前处理电路91的具体结构参见图11所示的五进制前处理电路。

中央处理器(central processing unit，简称CPU)为计算机***的运算和控制核心。CPU与运算功能相关的简化结构框图如图1中10所示，包括：算术逻辑单元(ALU)11、累加器12、寄存器13和内部数据总线14。CPU通过执行程序实现硬件算术逻辑单元支持的逻辑运算或二进制加法运算。

例如，CPU运行一段由4条指令组成的程序，其中，ADD A,B为二进制加法指令，ANDA,B为逻辑与运算指令。

；CPU通过取指令和执行指令运行程序，执行指令的过程如下：

MOV A,B475H；通过内部数据总线14把16位二进制操作数B475H送入累加器12。

MOV B,8670H；通过内部数据总线14把16位二进制操作数8670H送入寄存器13。

AND A,B；指令译码使A/L端为低电平，算术逻辑单元11进行逻辑与运算，

；B475H与8670H得到8470H,把结果8470H送回累加器12。

ADD A,B；指令译码使A/L端为高电平，算术逻辑单元11进行二进制加法运算，

；8470H加8670H得到0AE0H,把结果0AE0H送回累加器12。

本申请实施例还提供了一种融合十进制的中央处理器，如图3所示，融合十进制的中央处理器包括：累加器12、寄存器13和内部数据总线14，其特征在于，还包括融合十进制的算术逻辑部件31，融合十进制的算术逻辑部件31的十进制/二进制选择端信号D/B和算术/逻辑选择端A/L信号由指令译码产生。

例如，融合十进制的中央处理器运行一段由4条指令组成的程序，其中，DADD A,B为十进制加法指令。

；融合十进制的中央处理器通过取指令和执行指令运行程序,

；执行指令的过程如下：

MOV A,B475H；通过内部数据总线14把16位二进制操作数B475H送入累加器12。

MOV B,8670H；通过内部数据总线14把16位二进制操作数8670H送入寄存器13。

AND A,B；指令译码使A/L端为低电平、D/B端为低电平,算术逻辑单元11进行；

逻辑与运算，B475H与8670H得到8470H,把结果8470H送回累加器12。

DADD A,B；指令译码使A/L端为高电平、D/B端为高电平,算术逻辑部件130进；

行十进制加法运算，8470H加8670H得到07E0H,把结果07E0H送回；

累加器12，由于十进制数编码为5121BCD，实际执行的是十进制加；

法运算：5140+5340＝0480。

通过上述技术方案可知，本申请公开了一种融合十进制的算术逻辑部件和融合十进制的中央处理器，融合十进制的中央处理器包括了融合十进制的算术逻辑部件，融合十进制的算术逻辑部件是在算术逻辑单元的基础上，融入了基于五进制的二进制编码十进制前处理电路，既能进行二进制加法算术运算，也能进行十进制加法算术运算，使得中央处理器具有硬件支持的十进制加法运算指令。

Claims (10)

1.一种融合十进制的算术逻辑部件，其特征在于，融合十进制的算术逻辑部件具有第一输入端、第二输入端、一个输出端、一个算术/逻辑选择端和一个二进制/十进制选择端，所述融合十进制的算术逻辑部件由算术逻辑单元、两个数据选择器和基于五进制的二进制编码十进制前处理电路构成；所述第一输入端和所述第二输入端分别连接所述基于五进制的二进制编码十进制前处理电路的两个输入端，所述第一输入端和所述第二输入端分别连接所述两个数据选择器的"0"输入端，所述基于五进制的二进制编码十进制前处理电路的两个输出端分别连接所述两个数据选择器的"1"输入端，所述两个数据选择器的输出端分别连接所述算术逻辑单元的两个输入端，所述算术逻辑单元的输出端为所述融合十进制的算术逻辑部件的输出端，所述两个数据选择器的选择控制端连接在一起构成所述十进制/二进制选择端,所述算术逻辑单元的选择控制端为所述算术/逻辑选择端；

当所述十进制/二进制选择端的信号为低电平时，所述第一输入端和第二输入端的两个输入数通过所述两个数据选择器接入所述算术逻辑单元的两个输入端，所述算术逻辑单元用于进行算术逻辑运算，并在所述输出端输出算术逻辑运算结果；

当所述十进制/二进制选择端的信号为高电平且所述算术/逻辑选择端的信号为高电平时，所述基于五进制的二进制编码十进制前处理电路用于对所述两个输入数进行处理并输出两个运算数，所述两个运算数通过所述两个数据选择器接入所述算术逻辑单元的两个输入端，所述算术逻辑单元用于对所述两个运算数进行二进制加法运算，并在所述输出端输出十进制加法和数；

所述融合十进制的算术逻辑部件的第一输入端和第二输入端均为4N位二进制输入端，所述融合十进制的算术逻辑部件的输出端为4N位二进制输出端，N为大于0的整数；

当所述十进制/二进制选择端的信号为低电平，所述数据选择器输出"0"输入端的输入，当所述十进制/二进制选择端的信号为高电平，所述数据选择器输出"1"输入端的输入；当所述算术/逻辑选择端的信号为低电平，所述算术逻辑单元进行逻辑运算，当所述算术/逻辑选择端的信号为高电平，所述算术逻辑单元进行二进制加法运算。

2.根据权利要求1所述的融合十进制的算术逻辑部件，其特征在于，所述十进制/二进制选择端的信号为高电平且所述算术/逻辑选择端的信号为高电平；

所述第一输入端和第二输入端的两个输入数为两个N位5121BCD输入数，所述十进制加法和数为N位5121BCD加法和数，所述两个运算数为一个N位5121BCD_f运算数和一个N位5121BCD_l运算数；

所述基于五进制的二进制编码十进制前处理电路为对应所述N位5121BCD输入数的N个5121BCD前处理电路；

所述5121BCD前处理电路，用于将两个1位5121BCD输入数进行处理，产生一个1位5121BCD_f运算数和一个1位5121BCD_l运算数，所述N个5121BCD前处理电路，用于将所述两个N位5121BCD输入数进行处理，产生所述一个N位5121BCD_f运算数和一个N位5121BCD_l运算数；

所述算术逻辑单元，用于将所述N位5121BCD_f运算数和N位5121BCD_l运算数进行二进制相加运算，输出所述N位5121BCD加法和数；

所述5121BCD是由二进制部分列于左侧和五进制部分列于右侧表示1位十进制数码的编码，所述二进制部分为左侧1位二进制数，其权值为5，所述五进制部分为右侧1位121BCQ五进制数，其权值为1，所述121BCQ是用左位二进制数、中位二进制数、右位二进制数表示1位五进制数码的编码，其中，左位二进制数和右位二进制数权值均为1，中位二进制数权值为2，当所述1位五进制数码为0、1、2、3、4时，121BCQ编码依次为000、001或100、010或101、011或110、111，当所述1位十进制数码为0、1、2、3、4、5、6、7、8、9时，5121BCD编码依次为0000、0001或0100、0010或0101、0011或0110、0111、1000、1001或1100、1010或1101、1011或1110、1111；

所述5121BCD_f是由二进制部分列于左侧和五进制部分列于右侧表示1位十进制数码的编码，所述二进制部分为左侧1位二进制数，其权值为5，所述五进制部分为右侧1位121BCQ_f五进制数，其权值为1，所述121BCQ_f是用左位二进制数、中位二进制数、右位二进制数表示1位五进制数码的编码，其中，左位二进制数和右位二进制数权值均为1，中位二进制数权值为2，当所述1位五进制数码为0、1、2、3、4时，121BCQ_f编码依次为000、100、101、110、111，当所述1位十进制数码为0、1、2、3、4、5、6、7、8、9时，5121BCD_f编码依次为0000、0100、0101、0110、0111、1000、1100、1101、1110、1111；

所述5121BCD_l是由二进制部分列于左侧和五进制部分列于右侧表示1位十进制数码的编码，所述二进制部分为左侧1位二进制数，其权值为5，所述五进制部分为右侧1位121BCQ_l五进制数，其权值为1，所述121BCQ_l是用左位二进制数、中位二进制数、右位二进制数表示1位五进制数码的编码，其中，左位二进制数和右位二进制数权值均为1，中位二进制数权值为2，当所述1位五进制数码为0、1、2、3、4时，121BCQ_l编码依次为000、001、010、011、111，当所述1位十进制数码为0、1、2、3、4、5、6、7、8、9时，5121BCD_l编码依次为0000、0001、0010、0011、0111、1000、1001、1010、1011、1111；

所述1位5121BCD输入数包括左侧1位二进制输入数和右侧1位121BCQ五进制输入数，所述1位5121BCD加法和数包括左侧1位二进制加法和数和右侧1位121BCQ五进制加法和数；

所述N位5121BCD输入数是由N个所述1位5121BCD输入数按位序排列构成，所述N位5121BCD加法和数是由N个所述1位5121BCD加法和数按位序排列构成；

所述1位5121BCD_f运算数包括左侧1位二进制运算数和右侧1位121BCQ_f五进制运算数，所述1位5121BCD_l运算数包括左侧1位二进制运算数和右侧1位121BCQ_l五进制运算数；

所述N位5121BCD_f运算数是由N个所述1位5121BCD_f运算数按位序排列构成，所述N位5121BCD_l运算数是由N个所述1位5121BCD_l运算数按位序排列构成。

3.根据权利要求2所述的融合十进制的算术逻辑部件，其特征在于，所述5121BCD前处理电路包括：处理所述两个1位5121BCD输入数中右侧1位121BCQ五进制输入数的五进制前处理电路，和对所述两个1位5121BCD输入数中左侧1位二进制输入数不作处理的连线。

4.根据权利要求3所述的融合十进制的算术逻辑部件，其特征在于，所述五进制前处理电路包括：五进制大小数产生电路，第一编码转换电路和第二编码转换电路；

所述五进制大小数产生电路，用于将所述两个1位121BCQ输入数进行处理，产生第一中间数和第二中间数，所述第一中间数和所述第二中间数均为121BCQ编码的1位数；

所述第一编码转换电路，用于将所述第一中间数转换为一个所述121BCQ_f运算数；

所述第二编码转换电路，用于将所述第二中间数转换为一个所述121BCQ_l运算数。

5.根据权利要求4所述的融合十进制的算术逻辑部件，其特征在于，所述五进制大小数产生电路包括：三个或门和三个与门；

所述三个或门，用于将所述两个1位121BCQ输入数按二进制位进行或运算，产生所述第一中间数；

所述三个与门，用于将所述两个1位121BCQ输入数按二进制位进行与运算，产生所述第二中间数。

6.根据权利要求4所述的融合十进制的算术逻辑部件，其特征在于，所述第一编码转换电路的转换逻辑式为：

其中，C＝{c₁₁,c₂,c₁₂}为所述第一中间数，c₁₁、c₂、c₁₂依次为所述第一中间数的左位二进制数、中位二进制数、右位二进制数，X＝{x₁₁，x₂,x₁₂}为所述121BCQ_f运算数，x₁₁、x₂、x₁₂为所述121BCQ_f运算数的左位二进制数、中位二进制数、右位二进制数。

7.根据权利要求6所述的融合十进制的算术逻辑部件，其特征在于，所述第一编码转换电路包括：第一或门、第二或门、第三或门、第一与门、第二与门和第三与门，所述第一或门的两个输入端和所述第一与门的两个输入端都接入所述第一中间数的左位二进制数和右位二进制数，所述第二或门的一个输入端连接所述第一或门的输出端，所述第二或门的另一个输入端接入所述第一中间数的中位二进制数，所述第二或门的输出数为所述121BCQ_f运算数的左位二进制数，所述第二与门的一个输入端连接所述第一或门的输出端，所述第二与门的另一个输入端接入所述第一中间数的中位二进制数，所述第二与门的输出数为所述121BCQ_f运算数的中位二进制数，所述第三与门的负逻辑输入端连接所述第一或门的输出端，所述第三与门的正逻辑输入端接入所述第一中间数的中位二进制数，所述第三或门的两个输入端连接所述第一与门的输出端和所述第三与门的输出端，所述第三或门的输出数为所述121BCQ_f运算数的右位二进制数。

8.根据权利要求4所述的融合十进制的算术逻辑部件，其特征在于，所述第二编码转换电路的转换逻辑式为：

其中，D＝{d₁₁,d₂,d₁₂}为所述第二中间数，d₁₁、d₂、d₁₂依次为所述第二中间数的左位二进制数、中位二进制数、右位二进制数，Y＝{y₁₁,y₂,y₁₂}为所述121BCQ_l运算数，y₁₁、y₂、y₁₂依次为所述121BCQ_l运算数的左位二进制数、中位二进制数、右位二进制数。

9.根据权利要求8所述的融合十进制的算术逻辑部件，其特征在于，所述第二编码转换电路包括：第一与门、第二与门、第一或门、第二或门和异或门，第一与门的两个输入端和异或门的两个输入端都接入所述第二中间数的左位二进制数和右位二进制数，第二与门的一个输入端连接第一与门的输出端，第二与门的另一个输入端接入所述第二中间数的中位二进制数，第二与门的输出数为所述121BCQ_l运算数的左位二进制数，第一或门的一个输入端连接第一与门的输出端，第一或门的另一个输入端接入所述第二中间数的中位二进制数，第一或门的输出数为所述121BCQ_l运算数的中位二进制数，第二或门的两个输入端连接第二与门的输出端和异或门的输出端，第二或门的输出数为所述121BCQ_l运算数的右位二进制数。

10.一种融合十进制的中央处理器，包括：累加器、寄存器和内部数据总线，其特征在于，还包括如权利要求1-9任一项所述的融合十进制的算术逻辑部件，所述融合十进制的算术逻辑部件的十进制/二进制选择端信号和算术/逻辑选择端信号由指令译码产生。

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