CN116382626A - 十进制乘法器 - Google Patents

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CN116382626A CN202310537185.9A CN202310537185A CN116382626A CN 116382626 A CN116382626 A CN 116382626A CN 202310537185 A CN202310537185 A CN 202310537185A CN 116382626 A CN116382626 A CN 116382626A
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Abstract

本申请公开了一种十进制乘法器，所述十进制乘法器用于将第一输入数和第二输入数进行五进制相乘，输出第一位乘积数和第二位乘积数；五进制数用权值为1的左位二进制数、权值为2的中位二进制数和权值为1的右位二进制数编码表示，十进制数由二进制部分和五进制部分表示，乘法器包括：第一乘积电路和第二乘积电路；第一乘积电路用于将所述第一输入数的五进制部分和第二输入数的五进制部分进行逻辑运算处理，输出第一乘积数的五进制部分；第二乘积电路用于将所述第一输入数和第二输入数进行逻辑运算处理，输出第二乘积数、第一乘积数的二进制部分。该乘法器采用了基于五进制的二进制编码十进制和乘法运算原理，提高了十进制乘法运算速度。

Description

十进制乘法器
技术领域
本申请涉及计算机和数据处理***领域，尤其涉及一种十进制乘法器。
背景技术
十进制可由二进制和五进制组合而成，在以二进制为基础的计算机或数据处理***中， 提高十进制乘法运算速度的主要途径之一是提高五进制乘法运算速度。因此，本领域技术人员亟需一种新的基于五进制的二进制编码十进制新编码，依据新编码乘法运算原理设计十进制乘法器，提高十进制乘法运算速度。
发明内容
为了解决上述技术问题，本申请提供了一种十进制乘法器，为了实现上述目的，本申请实施例提供的技术方案如下：
一种十进制乘法器，所述十进制乘法器用于将第一输入数和第二输入数进行十进制相乘，输出第一乘积数和第二乘积数；乘法器包括：第一乘积电路和第二乘积电路；第一乘积电路用于将第一输入数的五进制部分和第二输入数的五进制部分进行逻辑运算处理，输出第一乘积数的五进制部分；第二乘积电路用于将第一输入数和第二输入数进行逻辑运算处理，输出第二乘积数、第一乘积数的二进制部分；
所述第一输入数、所述第二输入数、所述第一乘积数和所述第二乘积数为 1 位5121BCD_f十进制数；
所述 5121BCD_f 是用二进制部分位于左侧和五进制部分位于右侧表示 1 位十进制数码 0、1、2、3、4、5、6、7、8、9 的编码，其中，左侧二进制部分为 1 位二进制数，其权值为 5，右侧五进制部分为 1 位 121BCQ_f 五进制数，其权值为 1；当 1 位十进制数码为0、1、2、3、4、5、6、7、8、9 时， 5121BCD_f 编码依次为 0000、0100、0101、0110、0111、1000、1100、1101、1110、1111；
所述121BCQ_f 是用左位二进制数、中位二进制数、右位二进制数表示 1 位五进制数码的编码，其中，左位二进制数和右位二进制数权值均为 1，中位二进制数权值为 2，当1 位五进制数码为 0、1、2、3、4 时，121BCQ_f 编码依次为 000、100、101、110、111。
在一些可能的实施例中，所述第一乘积电路的一种逻辑运算式为：
z'11=a11&b11，
z'2=a11&b11&(b2&(b12&~a2|~b12&~a12)|~b2&(b12&a12|~b12&a2))，
z'12=a11&b11&(a2&(a12&~b12|~a12&b2)|~a2&(a12&~b2|~a12&b12))，
其中，a11、a2、a12 依次为第一输入数的五进制部分的左位二进制数、中位二进制数、右位二进制数，b11、b2、b12 依次为第二输入数的五进制部分的左位二进制数、中位二进制数、右位二进制数，z'11、z'2、z'12 依次为第一乘积数的五进制部分的左位二进制数、中位二进制数、右位二进制数。
在一些可能的实施例中，第一乘积电路包括：第一与门、第二与门、第三与门、第一数据选择器、第二数据选择器、第三数据选择器、第四数据选择器、第五数据选择器、第六数据选择器、第一非门、第二非门、第三非门和第四非门；第一与门的两个输入端接入第一输入数的五进制部分的左位二进制数和第二输入数的五进制部分的左位二进制数；第二与门的两个输入端连接第一与门的输出端和第五数据选择器的输出端；第三与门的两个输入端连接第一与门的输出端和第六数据选择器的输出端；第一数据选择器的选择端、第二数据选择器的选择端连接在一起接入第二输入数的五进制部分的右位二进制数，第五数据选择器的选择端接入第二输入数的五进制部分的中位二进制数；第三数据选择器的选择端、第四数据选择器的选择端连接在一起接入第一输入数的五进制部分的右位二进制数，第六数据选择器的选择端接入第一输入数的五进制部分的中位二进制数；当第五数据选择器的选择端的信号为高电平、第一数据选择器的选择端的信号为高电平时，第五数据选择器的输出数为第一输入数的五进制部分的中位二进制数通过第一非门、第一数据选择器和第五数据选择器的输出数；当第五数据选择器的选择端的信号为高电平、第一数据选择器的选择端的信号为低电平时，第五数据选择器的输出数为第一输入数的五进制部分的右位二进制数通过第二非门、第一数据选择器和第五数据选择器的输出数；当第五数据选择器的选择端的信号为低电平、第二数据选择器的选择端的信号为高电平时，第五数据选择器的输出数为第一输入数的五进制部分的右位二进制数通过第二数据选择器和第五数据选择器的输出数；当第五数据选择器的选择端的信号为低电平、第二数据选择器的选择端的信号为低电平时，第五数据选择器的输出数为第一输入数的五进制部分的中位二进制数通过第二数据选择器和第五数据选择器的输出数；当第六数据选择器的选择端的信号为高电平、第四数据选择器的选择端的信号为高电平时，第六数据选择器的输出数为第二输入数的五进制部分的右位二进制数通过第四非门、第四数据选择器和第六数据选择器的输出数；当第六数据选择器的选择端的信号为高电平、第四数据选择器的选择端的信号为低电平时，第六数据选择器的输出数为第二输入数的五进制部分的中位二进制数通过第四数据选择器和第六数据选择器的输出数；当第六数据选择器的选择端的信号为低电平、第三数据选择器的选择端的信号为高电平时，第六数据选择器的输出数为第二输入数的五进制部分的中位二进制数通过第三非门、第三数据选择器和第六数据选择器的输出数；当第六数据选择器的选择端的信号为低电平、第三数据选择器的选择端的信号为低电平时，第六数据选择器的输出数为第二输入数的五进制部分的右位二进制数通过第三数据选择器和第六数据选择器的输出数；第一与门的输出数、第二与门的输出数、第三与门的输出数依次为第一乘积数的五进制部分的左位二进制数、中位二进制数、右位二进制数。
在一些可能的实施例中，所述第二乘积电路的一种逻辑运算式为：
c11=a5&(b2|b12)|b5&(a2|a12)|a5&b5&~(a11|b11)，
c2=a5&b5&(a11|b11)，
c12=a5&b5&(a2|a12)&(b2|b12)，
c5=a5&b11&~b12，
d11=~(a5^b5)&a2&b2&(a12|b12)，
d2=a&b5&a2&b2&a12&b12，
d12=(a5&b2&b12)^(b5&a2&a12)|a5&b5&~(a11|b11)，
d5=b5&a11&~a12，
e5=a5&b5，
f12=(a5^b5)&a2&b2(a12|b12)，
f5=a2&b2&~(a12|b12)|a5&~b5&b12|~a5&b5&a12，
{z"5,t11,t2,t12,t5}={c11,c2,c12}+{d11,d2,d12,d5}+e5，
{v2,v12,v5}={t2,t12,t5}+{f12,f5}，
z"11=t11|v12，z"2=v2，z"12=t11&v12，z'5=v5，
其中，a11、a2、a12 依次为第一输入数的五进制部分的左位二进制数、中位二进制数、右位二进制数，b11、b2、b12 依次为第二输入数的五进制部分的其中，a11、a2、a12 依次为第一输入数的五进制部分的左位二进制数、中位二进制数、右位二进制数，b11、b2、b12依次为第二输入数的五进制部分的左位二进制数、中位二进制数、右位二进制数，z"11、z"2、z"12 依次为第二乘积数的五进制部分的左位二进制数、中位二进制数、右位二进制数；a5、b5、z'5和z"5依次为第一输入数、第二输入数、第一乘积数和第二乘积数的二进制部分；c11、c2、c12、c5 依次为第一运算数的第四、第三、第二、第一位二进制数；d11、d2、d12、d5依次为第二运算数的第四、第三、第二、第一位二进制数；e5为二进制第三运算数 ；f12 、f5依次为第四运算数的第二、第一位二进制数；t11、t2、t12、t5 依次为第一中间数的第四、第三、第二、第一位二进制数；v2、v12 、v5为第二中间数的第三、第二、第一位二进制数。
在一些可能的实施例中，所述第二乘积电路包括：运算数产生电路、4位二进制加法器、3位二进制加法器、或门和与门；运算数产生电路用于将第一输入数和第二输入数进行逻辑运算处理，输出第一运算数、第二运算数、第三运算数、第四运算数；4位二进制加法器的第一输入端依次接入第一运算数的第四、第三、第二、第一位二进制数，4位二进制加法器的第二输入端依次接入第二运算数的第四、第三、第二、第一位二进制数，4位二进制加法器的输入进位端接入第三运算数，4位二进制加法器的输出进位端的输出数为第二乘积数的二进制部分，4位二进制加法器的输出端的输出数依次为第一中间数的第四、第三、第二、第一位二进制数；3位二进制加法器的第一输入端依次接入第一中间数的第三、第二、第一位二进制数，3位二进制加法器的第二输入端依次接入第四运算数的第二、第一位二进制数，3位二进制加法器的输出端的输出数依次为第二中间数的第三、第二、第一位二进制数；第二中间数的第三位二进制数为第二乘积数的五进制部分的中位二进制数，第二中间数的第一位二进制数为第一乘积数的二进制部分；或门和与门的两个输入端都接入第一中间数的第四位二进制数和第二中间数的第二位二进制数；或门的输出数为第二乘积数的五进制部分的左位二进制数，与门的输出数为第二乘积数的五进制部分的右位二进制数。
在一些可能的实施例中，所述运算数产生电路包括：第一或门至第九或门、第一与门至第二十六与门，第一异或门、第二异或门、第三异或门；第九与门、第一与门、第十二与门、第十六与门和第一异或门的一个输入端接入第一输入数的二进制部分；第一与门和第一异或门的另一个输入端接入第二输入数的二进制部分；第十与门、第十五与门和第十七与门的一个输入端接入第二输入数的二进制部分；第三或门的两个输入端接入第一输入数的五进制部分的左位二进制数和第二输入数的五进制部分的左位二进制数，第六与门的正逻辑输入端接入第一输入数的五进制部分的左位二进制数，第二与门的正逻辑输入端接入第二输入数的五进制部分的左位二进制数；第二或门、第三与门、第四与门和第七与门的一个输入端接入第一输入数的五进制部分的中位二进制数，第二十与门的负逻辑输入端接入第一输入数的五进制部分的中位二进制数；第一或门、第五与门和第八与门的一个输入端接入第二输入数的五进制部分的中位二进制数，第三与门的另一输入端和第十九与门的负逻辑输入端接入第二输入数的五进制部分的中位二进制数；第二或门另一输入端、第四或门一输入端、第四与门的另一输入端、第六与门的负逻辑输入端、第八与门的另一输入端和第二异或门一输入端接入第一输入数的五进制部分的右位二进制数；第一或门另一输入端、第四或门另一输入端、第五与门的另一输入端、第二与门的负逻辑输入端、第七与门的另一输入端和第二异或门另一输入端接入第二输入数的五进制部分的右位二进制数；第九与门的另一输入端连接第一或门的输出端，第十与门的另一输入端连接第二或门的输出端，第十一与门的两个输入端连接第一或门的输出端和第二或门的输出端，第十二与门的另一输入端连接第二与门的输出端，第十三与门的两个输入端连接第四或门的输出端和第三与门的输出端，第十四与门的两个输入端连接第四与门的输出端和第五与门的输出端，第十五与门的另一输入端连接第四与门的输出端，第十六与门的另一输入端连接第五与门的输出端，第十七与门的另一输入端连接第六与门的输出端，第十八与门的正逻辑输入端连接第三与门的输出端，第十八与门的负逻辑输入端连接第二异或门的输出端，第十九与门的正逻辑输入端连接第七与门的输出端，第二十与门的正逻辑输入端连接第八与门的输出端；第五或门的两个输入端连接第九与门的输出端和第十与门的输出端，第二十一与门的两个输入端连接第三或门的输出端和第一与门的输出端，第二十二与门的两个输入端连接第十一与门的输出端和第一与门的输出端，第二十三与门的正逻辑输入端连接第一与门的输出端，第二十三与门的负逻辑输入端连接第三或门的输出端，第二十四与门的正逻辑输入端连接第十三与门的输出端，第二十四与门的负逻辑输入端连接第一异或门的输出端，第二十五与门的两个输入端连接第一与门的输出端和第十四与门的输出端，第三异或门的两个输入端连接第十五与门的输出端和第十六与门的输出端，第二十六与门的两个输入端连接第十三与门的输出端和第一异或门的输出端，第六或门的两个输入端连接第十九与门的输出端和第二十与门的输出端，第七或门的两输入端连接第五或门的输出端和第二十三与门的输出端，第八或门的两输入端连接第三异或门的输出端和第二十三与门的输出端，第九或门的两个输入端连接第十八与门的输出端和第六或门的输出端；第七或门的输出数、第二十一与门的输出数、第二十二与门的输出数、第十二与门的输出数依次为第一运算数的第四、第三、第二、第一位二进制数；第二十四与门的输出数、第二十五门的输出数、第八或门的输出数、第十七与门的输出数依次为第二运算数的第四、第三、第二、第一位二进制数；第一与门的输出数为第三运算数；第二十六与门的输出数、第九或门的输出数依次为第四中间数的第二、第一位二进制数。
说明：符号&表示与逻辑运算，符号|表示或逻辑运算，符号~表示非逻辑运算，符号^表示异或逻辑运算。
本申请公开了一种十进制乘法器，所述十进制乘法器用于将第一输入数和第二输入数进行五进制相乘，输出第一位乘积数和第二位乘积数；五进制数用权值为1的左位二进制数、权值为 2 的中位二进制数和权值为 1 的右位二进制数编码表示，十进制数由二进制部分和五进制部分表示，乘法器包括：第一乘积电路和第二乘积电路；第一乘积电路用于将所述第一输入数的五进制部分和第二输入数的五进制部分进行逻辑运算处理，输出第一乘积数的五进制部分；第二乘积电路用于将所述第一输入数和第二输入数进行逻辑运算处理，输出第二乘积数和第一乘积数的二进制部分。该乘法器采用了基于五进制的二进制编码十进制和乘法运算原理，提高了十进制乘法运算速度。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的一种十进制乘法器的示意图；
图2为本申请实施例提供的一种十进制乘法器中第一乘积电路实施例的示意图；
图3为本申请实施例提供的一种十进制乘法器中第二乘积电路实施例的示意图；
图4为本申请实施例提供的一种十进制乘法器中运算数产生电路实施例的示意图；
图5为本申请实施例提供的一种五进制加法表；
图6为本申请实施例提供的五进制乘法器中第一乘积数的右位二进制数真值表；
图7为本申请实施例提供的五进制乘法器中第一乘积数的中位二进制数真值表；
图8为本申请实施例提供的五进制乘法器中第二乘积数的右位二进制数真值表；
图9为本申请实施例提供的五进制乘法器中第二乘积数的中位二进制数真值表；
图10为本申请实施例提供的十进制乘法器中第一乘积数乘积表；
图11为本申请实施例提供的十进制乘法器中第一乘积数乘积表。
具体实施方式
为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方 式对本申请实施例作进一步详细的说明。
由于 10=2×5 或 5×2，十进制可由二进制与五进制组合而成。在以二进制为基础的计算机或数字处理***中，十进制编码与算术运算问题本质上是二进制编码五进制(Binary Coded Quinary，简称 BCQ)编码与算术运算问题，十进制乘法运算可利用五进制加法运算和乘法运算来实现，为此本申请提出了一种二进制编码五进制、基于五进制的二进制编码十进制、五进制加法器、五进制乘法器和十进制乘法器。
以下结合附图详细说明发明内容。
一、二进制编码五进制(BCQ)
五进制数可由两位权值为 1 和一位权值为 2 的二进制数表示，以下为提出的三种二进制编码五进制(BCQ)编码形式。
第一种编码形式是 121BCQ，所述 121BCQ 编码是用左位二进制数 q11、中位二进制数 q2、右位二进制数 q12 表示 1 位五进制数码 Q 的编码，其中，左位二进制数 q11和右位二进制 数 q12 权值均为 1，中位二进制数 q2 权值为 2，当 1 位五进制数码 Q为 0、1、2、3、4 时，121BCQ 编码 q11q2q12 依次为 000、001/100、010/101、011/110、111；一位 121BCQ 五进制数 Q={q11,q2,q12}表示的值为左、中、右位 3 位二进制数 q11、q2、q12 的加权之和，即： Q={q11,q2,q12}=q11+2q2+q12。121BCQ 为冗余编码，Q 等于 1、2、3的编码分别有两种形式的 编码，不存在无效码，具有自补特性。例如，2 的编码为 101 或者 010。
第二种编码形式是 121BCQ_f，所述 121BCQ_f 编码是用左位二进制数 q11、中位二进 制数 q2、右位二进制数 q12 表示 1 位五进制数码 Q 的编码，其中，左位二进制数q11 和右位二 进制数 q12 权值均为 1，中位二进制数 q2 权值为 2，当 1 位五进制数码Q 为 0、1、2、3、4 时， 121BCQ_f 编码 q11q2q12 依次为 000、100、101、110、111。该编码取自 121BCQ 编码的一部 分，属于 121BCQ 编码，其特点一是左位二进制数 q11 优先编码(first coded)，即当五进制数 Q>0 时，左位二进制数 q11 优先编码为 1；其特点二是非冗余编码，有三个无效码 001、010、011。
第三种编码形式是 121BCQ_l，所述 121BCQ_l编码是用左位二进制数 q11、中位二进 制数 q2、右位二进制数 q12 表示 1 位五进制数码 Q 的编码，其中，左位二进制数q11 和右位二进制数 q12 权值均为 1，中位二进制数 q2 权值为 2，当 1 位五进制数码Q 为 0、1、2、3、4 时， 121BCQ_l编码 q11q2q12 依次为 000、001、010、011、111。该编码取自 121BCQ 编码的一部 分，属于 121BCQ 编码，其特点一是左位二进制数q11最后编码(last coded)，即当五进制数Q=4时，左位二进制数q11才编码为1；特点二是非冗余编码，有三个无效码100、101、110。
二、五进制加法原理
定理1：一个121BCQ_f运算数X={x11,x2,x12}、一个121BCQ_l运算数B={b11,b2,b12}和一个输入进位cin，若X的值大于或等于Y的值，则可按二进制加法运算规则实现X和Y以及cin的五进制加法运算，即{cout,S}=X+Y+cin，其中S={s11,s2,s12}为121BCQ五进制加法和数，cout为五进制的输出进位。
定理1可利用图5所示的五进制加法表来证明，五进制加法表列出了121BCQ_f运算数X和121BCQ_l运算数Y按定理1要求的所有有效的五进制取值组合及按二进制加法运算规则实现相加的结果，结果显示定理1正确，五进制的输出进位cout也可由运算式{cout,s2,s12}={x2,x12}+{y2,y12}+cin得出。
例如，将121BCQ_f运算数A=110、121BCQ_l运算数B=011和输入进位cin=0进行五进制加法运算。
由于A的值等于B的值，都为五进制数3；因此，可按二进制加法运算规则实现和的五进制加法运算，即{cout,S}=X+Y+cin=110+011+0=1001，则五进制输出进位为cout=1，121BCQ加法和S为001，实现了五进制数3+3=11的五进制加法运算；五进制的输出进位cout也可由运算式{cout,s2,s12}={x2,x12}+{y2,y12}+cin=10+11+0=101得出。
因此，符合定理1条件的五进制加法器为一个3位二进制加法器，五进制的输出进位cout也可由2位二进制加法器得出。
三、五进制乘法器
本申请提供了一种五进制乘法器实施例提供的技术方案如下：
一种五进制乘法器，所述五进制乘法器用于将第一输入数A={a11,a2,a12}和第二输入数B={b11,b2,b12}进行五进制相乘，输出第一乘积数W'={w'11,w'2,w'12}和第二乘积数W"={w"2,w"12}；乘法器包括：第一乘积电路和第二乘积电路；第一乘积电路用于将所述第一输入数A和第二输入数B进行逻辑运算处理，输出第一乘积数W'；第二乘积电路用于将所述第一输入数A和第二输入数B的中位二进制数a2和b2、右位二进制数a12和b12进行逻辑运算处理，输出第二乘积数W"；
第一输入数A和第二输入数B为 1 位 121BCQ_f五进制数，第一乘积数W'为 1 位121BCQ_f五进制数，第二乘积数W"为 1 位121BCQ_l五进制数；
121BCQ_f 是用左位二进制数、中位二进制数、右位二进制数表示 1 位五进制数码的编码，其中，左位二进制数和右位二进制数权值均为 1，中位二进制数权值为 2，当1位五进制数码为 0、1、2、3、4 时，121BCQ_f 编码依次为 000、100、101、110、111；121BCQ_l是用左位二进制数、中位二进制数、右位二进制数表示 1 位五进制数码的编码，其中，左位二进制数和右位二进制数权值均为 1，中位二进制数权值为 2，当1 位五进制数码为 0、1、2、3、4 时，121BCQ_l 编码依次为 000、001、010、011、111。
根据二进制乘法运算规则和121BCQ_f五进制编码原理，第一输入数A和第二输入数B进行五进制相乘，得到第一乘积数W'和第二乘积数W"，第一乘积数W'的右位二进制数w'12真值表如图6所示，第一乘积数W'的中位二进制数w'2真值表如图7所示，第二乘积数W"的右位二进制数w"12真值表如图8所示，第二乘积数W"的中位二进制数w"2真值表如图9所示。由图6、图7、图8和图9提供的真值表可以得出第一乘积电路和第二乘积电路的逻辑运算式。
在一些可能的实施例中，第一乘积电路的一种逻辑运算式为：
w'11=a11&b11，
w'2=a11&b11&(b2&(b12&~a2|~b12&~a12)|~b2&(b12&a12|~b12&a2))，
w'12=a11&b11&(a2&(a12&~b12|~a12&b2)|~a2&(a12&~b2|~a12&b12))，
其中，a11、a2、a12 依次为第一输入数A的左位二进制数、中位二进制数、右位二进制数，b11、b2、b12 依次为第二输入数B的左位二进制数、中位二进制数、右位二进制数，w'11、w'2、w'12 依次为第一乘积数W'的左位二进制数、中位二进制数、右位二进制数。
在一些可能的实施例中，第二乘积电路的逻辑运算式为：
w"2=a2&b2&(a12|b12)，w"12=a2&~b2&b12|~a2&a12&b2|a2&b2&~(a12^b12)，
其中，a11、a2、a12 依次为所述第一输入数A的左位二进制数、中位二进制数、右位二进制数，b11、b2、b12 依次为所述第二输入数B的左位二进制数、中位二进制数、右位二进制数，w"2、w"12 依次为所述第二乘积数W"的中位二进制数、右位二进制数。
以上各实施例电路表明，本申请五进制乘法器的第一乘积电路和第二乘积电路最大时间延迟为4级异或门时间延迟，与3位二进制乘法器电路最大时间延迟相同，本申请五进制乘法器具有良好的速度特性。
四、二进制编码十进制(BCD)
本申请提出了一种基于五进制的二进制编码十进制的5121BCD编码和5121BCD_f编码。
5121BCD 是用二进制部分位于左侧和五进制部分位于右侧表示 1 位十进制数码 D 0、1、2、3、4、5、6、7、8、9 的编码，其中，左侧二进制部分为 1 位二进制数 d5，其权值为5，右侧五进制部分为 1 位 121BCQ五进制数 Q={d11,d2,d12}，其权值为 1；当 1 位五进制数码 Q 为 0、1、2、3、4 时，121BCQ编码 d11d2d12 依次为 000、100/001、101/010、110/011、111，当 1位十进制数码 D 为 0、1、2、3、4、5、6、7、8、9 时，5121BCD编码d5d11d2d12 依次为0000、0100/0001、0101/0010、0110/0011、0111/0111、1000、1100/1001、1101/1010、1110/1011、1111。5121BCD编码为冗余编码。
5121BCD_f 属于5121BCD编码，是用二进制部分位于左侧和五进制部分位于右侧表示 1 位十进制数码 D 0、1、2、3、4、5、6、7、8、9 的编码，其中，左侧二进制部分为 1 位二进制数 d5，其权值为5，右侧五进制部分为 1 位 121BCQ_f 五进制数 Q={d11,d2,d12}，其权值为 1；当 1 位五进制数码 Q 为 0、1、2、3、4 时，121BCQ_f 编码 d11d2d12 依次为000、100、101、110、111，当 1位十进制数码 D 为 0、1、2、3、4、5、6、7、8、9 时，5121BCD_f 编码 d5d11d2d12 依次为0000、0100、0101、0110、0111、1000、1100、1101、1110、1111。有 6 个无效码 0001、0010、0011、1001、1010、1011。
五、十进制乘法器
本申请提供了一种十进制乘法器实施例提供的技术方案如下：
一种十进制乘法器，如图1所示，所述十进制乘法器用于将第一输入数A={a5,a11,a2,a12}和第二输入数B={b5,b11,b2,b12}进行十进制相乘，输出第一乘积数Z'={z'5,z'11,z'2,z'12}和第二乘积数Z"={z"5,z"11,z"2,z"12}；乘法器包括：第一乘积电路11和第二乘积电路12；第一乘积电路11用于将第一输入数A的五进制部分{a11,a2,a12}和第二输入数B的五进制部分{b11,b2,b12}进行逻辑运算处理，输出第一乘积数Z'的五进制部分{z'11,z'2,z'12}；第二乘积电路12用于将第一输入数A和第二输入数B进行逻辑运算处理，输出第二乘积数Z"、第一乘积数Z'的二进制部分z'5。
第一输入数A、第二输入数B、第一乘积数Z'和第二乘积数Z"为 1 位 5121BCD_f十进制数。
5121BCD_f 是用二进制部分位于左侧和五进制部分位于右侧表示 1 位十进制数码 0、1、2、3、4、5、6、7、8、9 的编码，其中，左侧二进制部分为 1 位二进制数，其权值为5，右侧五进制部分为 1 位 121BCQ_f 五进制数，其权值为 1；当 1 位十进制数码为0、1、2、3、4、5、6、7、8、9 时，所述 5121BCD_f 编码依次为 0000、0100、0101、0110、0111、1000、1100、1101、1110、1111。
121BCQ_f 是用左位二进制数、中位二进制数、右位二进制数表示 1 位五进制数码的编码，其中，左位二进制数和右位二进制数权值均为 1，中位二进制数权值为 2，当1位五进制数码为 0、1、2、3、4 时，121BCQ_f 编码依次为 000、100、101、110、111。
十进制乘法器中第一乘积数z'5z'11z'2z'12乘积表如图10所示，第二乘积数z"5z"11z"2z"12乘积表如图11所示。
一种十进制乘法器的第二乘积电路运算原理为：
A×B=a5×b5+a5×{b11,b2,b12}+b5×{a11,a2,a12}+{a11,a2,a12}×{b11,b2,b12}；
由第一输入数A和第二输入数B五进制部分的两个121BCQ_f五进制数相乘{a11,a2,a12}×{b11,b2,b12}，取其五进制第一乘积数W'={w'11,w'2,w'12}作为十进制第一乘积数Z'={z'5,z'11,z'2,z'12}的五进制部分{z'11,z'2,z'12}。
利用第一输入数A={a5,a11,a2,a12}和第二输入数B={b5,b11,b2,b12}可构造为四个运算数C、D、E、F，四个运算数C、D、E、F相加可得到第二乘积数Z"和第一乘积数Z'的二进制部分z'5，即，{Z",z'5}=C+D+E+F，C+D+E=a5×b5+a5×{b11,b2,b12}+b5×{a11,a2,a12}，F为由第一输入数A和第二输入数B五进制部分的两个121BCQ_f五进制数相乘{a11,a2,a12}×{b11,b2,b12}产生的五进制第二乘积数W"={w"2,w"12}；
其中，C={c11,c2,c12,c5}，D={d11,d2,d12,d5}，E=e5，F={f12,f5}；
c11=a5&(b2|b12)|b5&(a2|a12)|a5&b5&~(a11|b11)，
c2=a5&b5&(a11|b11)，
c12=a5&b5&(a2|a12)&(b2|b12)，
c5=a5&b11&~b12，
d11=~(a5^b5)&a2&b2&(a12|b12)，
d2=a&b5&a2&b2&a12&b12，
d12=(a5&b2&b12)^(b5&a2&a12)|a5&b5&~(a11|b11)，
d5=b5&a11&~a12，
e5=a5&b5，
f12=(a5^b5)&a2&b2(a12|b12)，
f5=a2&b2&~(a12|b12)|a5&~b5&b12|~a5&b5&a12。
由以上逻辑式可见，C={c11,c2,c12,c5}中的{c11,c2,c12}为121BCQ_f五进制数，D={d11,d2,c12,d5}中的{d11,d2,d12}为121BCQ_l五进制数，并且C的值大于等于D的值。因此，根据五进制加法原理，C+D+e5可以直接利用4位二进制加法器实现相加，加法器输出第一中间数T={t11,t2,t12,t5}，加法器的输出进位为第二乘积数Z"的二进制部分z"5，其中，第一中间数T={t11,t2,t12,t5}中的{t11,t2,t12}为121BCQ_f五进制数。由第一中间数T和第四运算数二进制相加并处理得到第二乘积数Z"的五进制部分{z"11,z"2,z"12}和第一乘积数Z'的二进制部分z'5。
根据以上5121BCD_f十进制乘法器的第二乘积电路运算原理，一些可能的实施例如下：
在一些可能的实施例中，图1中第一乘积电路11的一种逻辑运算式为：
z'11=a11&b11，
z'2=a11&b11&(b2&(b12&~a2|~b12&~a12)|~b2&(b12&a12|~b12&a2))，
z'12=a11&b11&(a2&(a12&~b12|~a12&b2)|~a2&(a12&~b2|~a12&b12))，
其中，a11、a2、a12 依次为第一输入数A的五进制部分的左位二进制数、中位二进制数、右位二进制数，b11、b2、b12 依次为第二输入数B的五进制部分的左位二进制数、中位二进制数、右位二进制数，z'11、z'2、z'12 依次为第一乘积数Z'的五进制部分的左位二进制数、中位二进制数、右位二进制数。
在一些可能的实施例中，图1中第一乘积电路11的具体电路如图2所示，电路包括：第一与门24、第二与门31、第三与门32、第一数据选择器25、第二数据选择器26、第三数据选择器27、第四数据选择器28、第五数据选择器29、第六数据选择器30、第一非门20、第二非门21、第三非门22和第四非门23；第一与门24的两个输入端接入第一输入数A的五进制部分的左位二进制数a11和第二输入数B的五进制部分的左位二进制数b11；第二与门31的两个输入端连接第一与门24的输出端和第五数据选择器29的输出端；第三与门32的两个输入端连接第一与门24的输出端和第六数据选择器30的输出端；第一数据选择器25的选择端、第二数据选择器26的选择端连接在一起接入第二输入数B的五进制部分的右位二进制数b12，第五数据选择器29的选择端接入第二输入数B的五进制部分的中位二进制数b2；第三数据选择器27的选择端、第四数据选择器28的选择端连接在一起接入第一输入数A的五进制部分的右位二进制数a12，第六数据选择器30的选择端接入第一输入数A的五进制部分的中位二进制数a2；当第五数据选择器29的选择端的信号为高电平、第一数据选择器25的选择端的信号为高电平时，第五数据选择器29的输出数为第一输入数A的五进制部分的中位二进制数a2通过第一非门20、第一数据选择器25和第五数据选择器29的输出数；当第五数据选择器29的选择端的信号为高电平、第一数据选择器25的选择端的信号为低电平时，第五数据选择器29的输出数为第一输入数A的五进制部分的右位二进制数a12通过第二非门21、第一数据选择器25和第五数据选择器29的输出数；当第五数据选择器29的选择端的信号为低电平、第二数据选择器26的选择端的信号为高电平时，第五数据选择器29的输出数为第一输入数A的五进制部分的右位二进制数a12通过第二数据选择器26和第五数据选择器29的输出数；当第五数据选择器29的选择端的信号为低电平、第二数据选择器26的选择端的信号为低电平时，第五数据选择器29的输出数为第一输入数A的五进制部分的中位二进制数a2通过第二数据选择器26和第五数据选择器29的输出数；当第六数据选择器30的选择端的信号为高电平、第四数据选择器28的选择端的信号为高电平时，第六数据选择器30的输出数为第二输入数B的五进制部分的右位二进制数b12通过第四非门23、第四数据选择器28和第六数据选择器30的输出数；当第六数据选择器30的选择端的信号为高电平、第四数据选择器28的选择端的信号为低电平时，第六数据选择器30的输出数为第二输入数B的五进制部分的中位二进制数b2通过第四数据选择器28和第六数据选择器30的输出数；当第六数据选择器30的选择端的信号为低电平、第三数据选择器27的选择端的信号为高电平时，第六数据选择器30的输出数为第二输入数B的五进制部分的中位二进制数b2通过第三非门22、第三数据选择器27和第六数据选择器30的输出数；当第六数据选择器30的选择端的信号为低电平、第三数据选择器27的选择端的信号为低电平时，第六数据选择器30的输出数为第二输入数B的五进制部分的右位二进制数b12通过第三数据选择器27和第六数据选择器30的输出数；第一与门24的输出数、第二与门31的输出数、第三与门32的输出数依次为第一乘积数Z'的五进制部分的左位二进制数z'11、中位二进制数z'2、右位二进制数z'12。
在一些可能的实施例中，图1中所述第二乘积电路12的一种逻辑运算式为：
c11=a5&(b2|b12)|b5&(a2|a12)|a5&b5&~(a11|b11)，
c2=a5&b5&(a11|b11)，
c12=a5&b5&(a2|a12)&(b2|b12)，
c5=a5&b11&~b12，
d11=~(a5^b5)&a2&b2&(a12|b12)，
d2=a&b5&a2&b2&a12&b12，
d12=(a5&b2&b12)^(b5&a2&a12)|a5&b5&~(a11|b11)，
d5=b5&a11&~a12，
e5=a5&b5，
f12=(a5^b5)&a2&b2(a12|b12)，
f5=a2&b2&~(a12|b12)|a5&~b5&b12|~a5&b5&a12，
{z"5,t11,t2,t12,t5}={c11,c2,c12}+{d11,d2,d12,d5}+e5，
{v2,v12,v5}={t2,t12,t5}+{f12,f5}，
z"11=t11|v12，z"2=v2，z"12=t11&v12，z'5=v5，
其中，a11、a2、a12 依次为第一输入数A的五进制部分的左位二进制数、中位二进制数、右位二进制数，b11、b2、b12 依次为第二输入数B的五进制部分的左位二进制数、中位二进制数、右位二进制数，z"11、z"2、z"12 依次为第二乘积数Z"的五进制部分的左位二进制数、中位二进制数、右位二进制数；a5、b5、z'5和z"5依次为第一输入数A、第二输入数B、第一乘积数Z'和第二乘积数Z"的二进制部分；c11、c2、c12、c5 依次为第一运算数C={c11,c2,c12,c5}的第四、第三、第二、第一位二进制数；d11、d2、d12、d5 依次为第二运算数D={d11,d2,d12,d5}的第四、第三、第二、第一位二进制数；e5为二进制第三运算数 ；f12 、f5依次为第四运算数F={f12,f5}的第二、第一位二进制数；t11、t2、t12、t5 依次为第一中间数T={t11,t2,t12,t5}的第四、第三、第二、第一位二进制数；v2、v12 、v5为第二中间数V={v2,v12,v5}的第三、第二、第一位二进制数。
在一些可能的实施例中，图1中第二乘积电路12的具体电路如图3所示，电路包括：运算数产生电路40、4位二进制加法器41、3位二进制加法器42、或门43和与门44；运算数产生电路40用于将第一输入数A和第二输入数B进行逻辑运算处理，输出第一运算数C、第二运算数D、第三运算数e5、第四运算数F；4位二进制加法器41的第一输入端a3、a2、a1、a0依次接入第一运算数C的第四、第三、第二、第一位二进制数c11、c2、c12、c5，4位二进制加法器41的第二输入端b11、b2、b12、b5依次接入第二运算数D的第四、第三、第二、第一位二进制数d11、d2、d12、d5，4位二进制加法器41的输入进位端ci接入第三运算数e5，4位二进制加法器41的输出进位端co的输出数为第二乘积数Z"的二进制部分z"5，4位二进制加法器41的输出端z3、z2、z1、z0的输出数依次为第一中间数T的第四、第三、第二、第一位二进制数t11、t2、t12、t5；3位二进制加法器42的第一输入端a2、a1、a0依次接入第一中间数T的第三、第二、第一位二进制数t2、t12、t5，3位二进制加法器42的第二输入端b1、b0依次接入第四运算数F的第二、第一位二进制数f12、f5，3位二进制加法器42的输出端z2、z1、z0的输出数依次为第二中间数V的第三、第二、第一位二进制数v2、v12、v5；第二中间数V的第三位二进制数v2为第二乘积数Z"的五进制部分的中位二进制数z"2，第二中间数V的第一位二进制数v5为第一乘积数Z'的二进制部分z'5；或门43和与门44的两个输入端都接入第一中间数T的第四位二进制数t11和第二中间数V的第二位二进制数v12；或门43的输出数为第二乘积数Z"的五进制部分的左位二进制数z"11，与门44的输出数为第二乘积数Z"的五进制部分的右位二进制数z"12。
在一些可能的实施例中，图3中所述运算数产生电路40的具体电路如图4所示，电路包括：第一或门51至第九或门59、第一与门61至第二十六与门86，第一异或门87、第二异或门88和第三异或门60；第九与门69、第一与门61、第十二与门72、第十六与门76和第一异或门87的一个输入端接入第一输入数A的二进制部分a5；第一与门61和第一异或门87的另一个输入端接入第二输入数B的二进制部分b5；第十与门70、第十五与门75和第十七与门77的一个输入端接入第二输入数B的二进制部分b5；第三或门53的两个输入端接入第一输入数A的五进制部分的左位二进制数a11和第二输入数B的五进制部分的左位二进制数b11，第六与门66的正逻辑输入端接入第一输入数A的五进制部分的左位二进制数a11，第二与门62的正逻辑输入端接入第二输入数B的五进制部分的左位二进制数b11；第二或门52、第三与门63、第四与门64和第七与门67的一个输入端接入第一输入数A的五进制部分的中位二进制数a2，第二十与门80的负逻辑输入端接入第一输入数A的五进制部分的中位二进制数a2；第一或门51、第五与门65和第八与门68的一个输入端接入第二输入数B的五进制部分的中位二进制数b2，第三与门63的另一输入端和第十九与门79的负逻辑输入端接入第二输入数B的五进制部分的中位二进制数b2；第二或门52另一输入端、第四或门54一输入端、第四与门64的另一输入端、第六与门66的负逻辑输入端、第八与门68的另一输入端和第二异或门88一输入端接入第一输入数A的五进制部分的右位二进制数a12；第一或门51另一输入端、第四或门54另一输入端、第五与门65的另一输入端、第二与门62的负逻辑输入端、第七与门67的另一输入端和第二异或门88另一输入端接入第二输入数B的五进制部分的右位二进制数b12；第九与门69的另一输入端连接第一或门51的输出端，第十与门70的另一输入端连接第二或门52的输出端，第十一与门71的两个输入端连接第一或门51的输出端和第二或门52的输出端，第十二与门72的另一输入端连接第二与门62的输出端，第十三与门73的两个输入端连接第四或门54的输出端和第三与门63的输出端，第十四与门74的两个输入端连接第四与门64的输出端和第五与门65的输出端，第十五与门75的另一输入端连接第四与门64的输出端，第十六与门76的另一输入端连接第五与门65的输出端，第十七与门77的另一输入端连接第六与门66的输出端，第十八与门78的正逻辑输入端连接第三与门63的输出端，第十八与门78的负逻辑输入端连接第二异或门88的输出端，第十九与门79的正逻辑输入端连接第七与门67的输出端，第二十与门80的正逻辑输入端连接第八与门68的输出端；第五或门55的两个输入端连接第九与门69的输出端和第十与门70的输出端，第二十一与门81的两个输入端连接第三或门53的输出端和第一与门61的输出端，第二十二与门82的两个输入端连接第十一与门71的输出端和第一与门61的输出端，第二十三与门83的正逻辑输入端连接第一与门61的输出端，第二十三与门83的负逻辑输入端连接第三或门53的输出端，第二十四与门84的正逻辑输入端连接第十三与门73的输出端，第二十四与门84的负逻辑输入端连接第一异或门87的输出端，第二十五与门85的两个输入端连接第一与门61的输出端和第十四与门74的输出端，第三异或门60的两个输入端连接第十五与门75的输出端和第十六与门76的输出端，第二十六与门86的两个输入端连接第十三与门73的输出端和第一异或门87的输出端，第六或门56的两个输入端连接第十九与门79的输出端和第二十与门80的输出端，第七或门57的两输入端连接第五或门55的输出端和第二十三与门83的输出端，第八或门58的两输入端连接第三异或门60的输出端和第二十三与门83的输出端，第九或门59的两个输入端连接第十八与门78的输出端和第六或门56的输出端；第七或门57的输出数、第二十一与门81的输出数、第二十二与门82的输出数、第十二与门72的输出数依次为第一运算数C的第四、第三、第二、第一位二进制数c11、c2、c12、c5；第二十四与门84的输出数、第二十五门85的输出数、第八或门58的输出数、第十七与门77的输出数依次为第二运算数D的第四、第三、第二、第一位二进制数d11、d2、d12、d5；第一与门61的输出数为第三运算数e5；第二十六与门86的输出数、第九或门59的输出数依次为第四中间数F的第二、第一位二进制数f12、f5。
根据如图10和11所示的十进制乘法器中第一乘积数乘积表和第二乘积数乘积表，在一些可能的实施例中，图1中第一乘积电路11和第二乘积电路12的另一种逻辑运算式为：
z'12=a11&b11&((a2^b2)^((a2^a12)|(b2^b12)))，
z'2=a11&b11&((a2^b2)^((a2^a12)&(b2^b12)))，
z'11=a11&b11，
z'5=(a5&b11&~b12)^(b5&a11&~a12)^(a5&b5)^(a2&b2&~(a12^b12)|a2&~b2&b12|~a2&b2&a12)，
z"12=a5&b5&~(a2&b2&a12&b12)^(a2^b2^(a12&b12|(a12|b12)&a11&b11))|a5&~b5&b2&(a2^b12|a12&~b12)|~a5&b5&a2(b2^a12|~a12&b12)|a5&b5&~a11&~b11，
z"2=a5&b5&(a11|b11)&~(a11&b11&(a2&b2|(a2|b2)&(a12|b12)))|a2&b2&(a5&~b5&b12|~a5&b5&a12|a5&b5&a12&b12)，
z"11=(a5&(b5|b2|b12)|b5&(a5|a2|a12))&~(a5&b5&a11&b11&(a2^b2)&(a12|b12))|a2&b2&(a12|b12)，
z"5=a5&b5&a11&b11&(a2&b2|(a2|b2)&(a12|b12))，
其中，a11、a2、a12 依次为第一输入数A的左位二进制数、中位二进制数、右位二进制数，b11、b2、b12 依次为第二输入数B的左位二进制数、中位二进制数、右位二进制数，z'11、z'2、z'12 依次为第一乘积数Z'的左位二进制数、中位二进制数、右位二进制数，z"11、z"2、z"12 依次为第二乘积数Z"的五进制部分的左位二进制数、中位二进制数、右位二进制数；a5、b5、z'5和z"5依次为第一输入数A、第二输入数B、第一乘积数Z'和第二乘积数Z"的二进制部分。
可对以上逻辑式进行综合处理得到的具体实施电路。
由于第一乘积电路和第二乘积电路最大时间延迟为8级异或门时间延迟，与4位二进制乘法器电路最大时间延迟相同，因此，本申请十进制乘法器具有良好的速度特性。

Claims (6)

1.一种十进制乘法器，所述十进制乘法器用于将第一输入数和第二输入数进行十进制相乘，输出第一乘积数和第二乘积数；所述乘法器包括：第一乘积电路和第二乘积电路；所述第一乘积电路用于将所述第一输入数的五进制部分和所述第二输入数的五进制部分进行逻辑运算处理，输出所述第一乘积数的五进制部分；所述第二乘积电路用于将所述第一输入数和所述第二输入数进行逻辑运算处理，输出所述第二乘积数、所述第一乘积数的二进制部分；
所述第一输入数、所述第二输入数、所述第一乘积数和所述第二乘积数为 1 位5121BCD_f十进制数；
所述 5121BCD_f 是用二进制部分位于左侧和五进制部分位于右侧表示 1 位十进制数码 0、1、2、3、4、5、6、7、8、9 的编码，其中，左侧二进制部分为 1 位二进制数，其权值为5，右侧五进制部分为 1 位 121BCQ_f 五进制数，其权值为 1；当所述 1 位十进制数码为0、1、2、3、4、5、6、7、8、9 时，所述 5121BCD_f 编码依次为 0000、0100、0101、0110、0111、1000、1100、1101、1110、1111；
所述121BCQ_f 是用左位二进制数、中位二进制数、右位二进制数表示 1 位五进制数码的编码，其中，所述左位二进制数和右位二进制数权值均为 1，所述中位二进制数权值为2，当所述1 位五进制数码为 0、1、2、3、4 时，所述121BCQ_f 编码依次为 000、100、101、110、111。
2.根据权利要求1所述的乘法器，其特征在于，所述第一乘积电路的一种逻辑运算式为：
z'11=a11&b11，
z'2=a11&b11&(b2&(b12&~a2|~b12&~a12)|~b2&(b12&a12|~b12&a2))，
z'12=a11&b11&(a2&(a12&~b12|~a12&b2)|~a2&(a12&~b2|~a12&b12))，
其中，a11、a2、a12 依次为所述第一输入数的五进制部分的左位二进制数、中位二进制数、右位二进制数，b11、b2、b12 依次为所述第二输入数的五进制部分的左位二进制数、中位二进制数、右位二进制数，z'11、z'2、z'12 依次为所述第一乘积数的五进制部分的左位二进制数、中位二进制数、右位二进制数。
3.根据权利要求2所述的乘法器，其特征在于，所述第一乘积电路包括：第一与门、第二与门、第三与门、第一数据选择器、第二数据选择器、第三数据选择器、第四数据选择器、第五数据选择器、第六数据选择器、第一非门、第二非门、第三非门和第四非门；所述第一与门的两个输入端接入所述第一输入数的五进制部分的左位二进制数和所述第二输入数的五进制部分的左位二进制数；所述第二与门的两个输入端连接所述第一与门的输出端和所述第五数据选择器的输出端；所述第三与门的两个输入端连接所述第一与门的输出端和所述第六数据选择器的输出端；所述第一数据选择器的选择端、所述第二数据选择器的选择端连接在一起接入所述第二输入数的五进制部分的右位二进制数，所述第五数据选择器的选择端接入所述第二输入数的五进制部分的中位二进制数；所述第三数据选择器的选择端、所述第四数据选择器的选择端连接在一起接入所述第一输入数的五进制部分的右位二进制数，所述第六数据选择器的选择端接入所述第一输入数的五进制部分的中位二进制数；当所述第五数据选择器的选择端的信号为高电平、所述第一数据选择器的选择端的信号为高电平时，所述第五数据选择器的输出数为所述第一输入数的五进制部分的中位二进制数通过所述第一非门、所述第一数据选择器和所述第五数据选择器的输出数；当所述第五数据选择器的选择端的信号为高电平、所述第一数据选择器的选择端的信号为低电平时，所述第五数据选择器的输出数为所述第一输入数的五进制部分的右位二进制数通过所述第二非门、所述第一数据选择器和所述第五数据选择器的输出数；当第五数据选择器的选择端的信号为低电平、第二数据选择器的选择端的信号为高电平时，第五数据选择器的输出数为所述第一输入数的五进制部分的右位二进制数通过所述第二数据选择器和所述第五数据选择器的输出数；当所述第五数据选择器的选择端的信号为低电平、所述第二数据选择器的选择端的信号为低电平时，所述第五数据选择器的输出数为所述第一输入数的五进制部分的中位二进制数通过所述第二数据选择器和所述第五数据选择器的输出数；当所述第六数据选择器的选择端的信号为高电平、所述第四数据选择器的选择端的信号为高电平时，所述第六数据选择器的输出数为所述第二输入数的五进制部分的右位二进制数通过所述第四非门、所述第四数据选择器和所述第六数据选择器的输出数；当所述第六数据选择器的选择端的信号为高电平、所述第四数据选择器的选择端的信号为低电平时，所述第六数据选择器的输出数为所述第二输入数的五进制部分的中位二进制数通过所述第四数据选择器和所述第六数据选择器的输出数；当所述第六数据选择器的选择端的信号为低电平、所述第三数据选择器的选择端的信号为高电平时，所述第六数据选择器的输出数为所述第二输入数的五进制部分的中位二进制数通过所述第三非门、所述第三数据选择器和所述第六数据选择器的输出数；当所述第六数据选择器的选择端的信号为低电平、所述第三数据选择器的选择端的信号为低电平时，所述第六数据选择器的输出数为所述第二输入数的五进制部分的右位二进制数通过所述第三数据选择器和所述第六数据选择器的输出数；所述第一与门的输出数、所述第二与门的输出数、所述第三与门的输出数依次为所述第一乘积数的五进制部分的左位二进制数、中位二进制数、右位二进制数。
4.根据权利要求1所述的乘法器，其特征在于，所述第二乘积电路的一种逻辑运算式为：
c11=a5&(b2|b12)|b5&(a2|a12)|a5&b5&~(a11|b11)，
c2=a5&b5&(a11|b11)，
c12=a5&b5&(a2|a12)&(b2|b12)，
c5=a5&b11&~b12，
d11=~(a5^b5)&a2&b2&(a12|b12)，
d2=a&b5&a2&b2&a12&b12，
d12=(a5&b2&b12)^(b5&a2&a12)|a5&b5&~(a11|b11)，
d5=b5&a11&~a12，
e5=a5&b5，
f12=(a5^b5)&a2&b2(a12|b12)，
f5=a2&b2&~(a12|b12)|a5&~b5&b12|~a5&b5&a12，
{z"5,t11,t2,t12,t5}={c11,c2,c12}+{d11,d2,d12,d5}+e5，
{v2,v12,v5}={t2,t12,t5}+{f12,f5}，
z"11=t11|v12，z"2=v2，z"12=t11&v12，z'5=v5，
其中，a11、a2、a12 依次为所述第一输入数的五进制部分的左位二进制数、中位二进制数、右位二进制数，b11、b2、b12 依次为所述第二输入数的五进制部分的左位二进制数、中位二进制数、右位二进制数，z"11、z"2、z"12 依次为所述第二乘积数的五进制部分的左位二进制数、中位二进制数、右位二进制数；a5、b5、z'5和z"5依次为所述第一输入数、所述第二输入数、所述第一乘积数和所述第二乘积数的二进制部分；c11、c2、c12、c5 依次为第一运算数的第四、第三、第二、第一位二进制数；d11、d2、d12、d5 依次为第二运算数的第四、第三、第二、第一位二进制数；e5为二进制第三运算数 ；f12 、f5依次为第四运算数的第二、第一位二进制数；t11、t2、t12、t5 依次为第一中间数的第四、第三、第二、第一位二进制数；v2、v12 、v5为第二中间数的第三、第二、第一位二进制数。
5.根据权利要求4所述的乘法器，其特征在于，所述第二乘积电路包括：运算数产生电路、4位二进制加法器、3位二进制加法器、或门和与门；所述运算数产生电路用于将所述第一输入数和第二输入数进行逻辑运算处理，输出所述第一运算数、所述第二运算数、所述第三运算数、所述第四运算数；所述4位二进制加法器的第一输入端依次接入第一运算数的第四、第三、第二、第一位二进制数，所述4位二进制加法器的第二输入端依次接入第二运算数的第四、第三、第二、第一位二进制数，所述4位二进制加法器的输入进位端接入所述第三运算数，所述4位二进制加法器的输出进位端的输出数为所述第二乘积数的二进制部分，所述4位二进制加法器的输出端的输出数依次为所述第一中间数的第四、第三、第二、第一位二进制数；所述3位二进制加法器的第一输入端依次接入所述第一中间数的第三、第二、第一位二进制数，所述3位二进制加法器的第二输入端依次接入第四运算数的第二、第一位二进制数，所述3位二进制加法器的输出端的输出数依次为所述第二中间数的第三、第二、第一位二进制数；所述第二中间数的第三位二进制数为所述第二乘积数的五进制部分的中位二进制数，所述第二中间数的第一位二进制数为所述第一乘积数的二进制部分；所述或门和所述与门的两个输入端都接入所述第一中间数的第四位二进制数和所述第二中间数的第二位二进制数；所述或门的输出数为所述第二乘积数的五进制部分的左位二进制数，所述与门的输出数为所述第二乘积数的五进制部分的右位二进制数。
6.根据权利要求5所述的乘法器，其特征在于，所述运算数产生电路包括：第一或门至第九或门、第一与门至第二十六与门，第一异或门、第二异或门和第三异或门；所述第九与门、所述第一与门、所述第十二与门、所述第十六与门和所述第一异或门的一个输入端接入所述第一输入数的二进制部分；所述第一与门和所述第一异或门的另一个输入端接入所述第二输入数的二进制部分；所述第十与门、所述第十五与门和所述第十七与门的一个输入端接入所述第二输入数的二进制部分；所述第三或门的两个输入端接入所述第一输入数的五进制部分的左位二进制数和所述第二输入数的五进制部分的左位二进制数，所述第六与门的正逻辑输入端接入所述第一输入数的五进制部分的左位二进制数，所述第二与门的正逻辑输入端接入所述第二输入数的五进制部分的左位二进制数；所述第二或门、所述第三与门、所述第四与门和所述第七与门的一个输入端接入所述第一输入数的五进制部分的中位二进制数，所述第二十与门的负逻辑输入端接入所述第一输入数的五进制部分的中位二进制数；所述第一或门、所述第五与门和所述第八与门的一个输入端接入所述第二输入数的五进制部分的中位二进制数，所述第三与门的另一输入端和所述第十九与门的负逻辑输入端接入所述第二输入数的五进制部分的中位二进制数；所述第二或门另一输入端、所述第四或门一输入端、所述第四与门的另一输入端、所述第六与门的负逻辑输入端、所述第八与门的另一输入端和所述第二异或门一输入端接入所述第一输入数的五进制部分的右位二进制数；所述第一或门另一输入端、所述第四或门另一输入端、所述第五与门的另一输入端、所述第二与门的负逻辑输入端、所述第七与门的另一输入端和所述第二异或门另一输入端接入所述第二输入数的五进制部分的右位二进制数；所述第九与门的另一输入端连接所述第一或门的输出端，所述第十与门的另一输入端连接所述第二或门的输出端，所述第十一与门的两个输入端连接所述第一或门的输出端和所述第二或门的输出端，所述第十二与门的另一输入端连接所述第二与门的输出端，所述第十三与门的两个输入端连接所述第四或门的输出端和所述第三与门的输出端，所述第十四与门的两个输入端连接所述第四与门的输出端和所述第五与门的输出端，所述第十五与门的另一输入端连接所述第四与门的输出端，所述第十六与门的另一输入端连接所述第五与门的输出端，所述第十七与门的另一输入端连接所述第六与门的输出端，所述第十八与门的正逻辑输入端连接所述第三与门的输出端，所述第十八与门的负逻辑输入端连接所述第二异或门的输出端，所述第十九与门的正逻辑输入端连接所述第七与门的输出端，所述第二十与门的正逻辑输入端连接所述第八与门的输出端；所述第五或门的两个输入端连接所述第九与门的输出端和所述第十与门的输出端，所述第二十一与门的两个输入端连接所述第三或门的输出端和所述第一与门的输出端，所述第二十二与门的两个输入端连接所述第十一与门的输出端和所述第一与门的输出端，所述第二十三与门的正逻辑输入端连接所述第一与门的输出端，所述第二十三与门的负逻辑输入端连接所述第三或门的输出端，所述第二十四与门的正逻辑输入端连接所述第十三与门的输出端，所述第二十四与门的负逻辑输入端连接所述第一异或门的输出端，所述第二十五与门的两个输入端连接所述第一与门的输出端和所述第十四与门的输出端，所述第三异或门的两个输入端连接所述第十五与门的输出端和所述第十六与门的输出端，所述第二十六与门的两个输入端连接所述第十三与门的输出端和所述第一异或门的输出端，所述第六或门的两个输入端连接所述第十九与门的输出端和所述第二十与门的输出端，所述第七或门的两输入端连接所述第五或门的输出端和所述第二十三与门的输出端，所述第八或门的两输入端连接所述第三异或门的输出端和所述第二十三与门的输出端，所述第九或门的两个输入端连接所述第十八与门的输出端和所述第六或门的输出端；所述第七或门的输出数、所述第二十一与门的输出数、所述第二十二与门的输出数、所述第十二与门的输出数依次为所述第一运算数的所述第四、所述第三、所述第二、所述第一位二进制数；所述第二十四与门的输出数、所述第二十五门的输出数、所述第八或门的输出数、所述第十七与门的输出数依次为所述第二运算数的所述第四、所述第三、所述第二、所述第一位二进制数；所述第一与门的输出数为所述第三运算数；所述第二十六与门的输出数、所述第九或门的输出数依次为所述第四中间数的所述第二、所述第一位二进制数。
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