CN116185279A - 半导体存储装置、数据写入方法和半导体存储装置的制造方法 - Google Patents

半导体存储装置、数据写入方法和半导体存储装置的制造方法 Download PDF

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Abstract

目的在于提供一种半导体存储装置、数据写入方法和半导体存储装置的制造方法，其能够在不导致刷新处理所花费的时间的增大和成品率降低的情况下延长数据保存期间。具有：数据写入部，根据写入指令，向存储器设备的各个块写入信息数据；验证处理部，每当信息数据写入到各块时，从写入目的地的块读出信息数据，按每个块检测在读出的信息数据中产生的错误比特的数量；以及重新写入处理部，在错误比特的数量为规定阈值以上的情况下，对与该写入目的地的块不同的其他块进行信息数据的写入。

Description

半导体存储装置、数据写入方法和半导体存储装置的制造 方法
技术领域
本发明涉及半导体存储装置、向半导体存储装置写入数据的数据写入方法、以及半导体存储装置的制造方法。
背景技术
近年来，随着半导体存储装置的存储容量的增大化，比特单价便宜的NAND型的闪速存储器正在普及。
但是，随着NAND型的闪速存储器的大容量化和高集成化，由于写入的数据的经年变化和集中的读出工作，所保存的数据变得不能正确读出的问题变得显著。即，起因于担负保存数据的电荷的降低或由于读出工作而向邻接存储单元的微量的电荷的积累，在保存数据中产生错误。
作为这样的现象的避免对策，一般进行通过使用纠错码（ECC：Error CorrectingCode）来纠正产生的错误并恢复为正确的数据。
但是，在纠错码中，能够纠正的比特数有极限，在产生了极限以上的比特数的错误的情况下，不能恢复到原来的状态。
因此，提出了如下那样的半导体存储器：在从存储器读出数据时，对读出的数据实施错误检测处理，在错误比特数多于规定阈值的情况下，执行将纠错后的数据写回到存储器（刷新处理）这样的刷新控制（例如，参照专利文献1）。
现有技术文献
专利文献
专利文献1：日本特开2013-125303号公报。
发明内容
发明要解决的课题
但是，近年来，出现了将NAND型的闪速存储器用作读出专用的ROM（read onlymemory，只读存储器）的产品。
此时，在制造商侧，作为这样的ROM用途的闪速存储器，出货了预先写入信息数据（包括程序等）的闪速存储器。在进货了该闪速存储器的商品制造商侧，对信息数据写入完毕的闪速存储器进行基板安装。
但是，由于在该基板安装时的焊接等中施加到闪速存储器的高热，有时担负数据保持的电荷会降低，闪速存储器的数据保存期间短于当初规定的期间长度。
因此，考虑，对于在读出的数据中产生的错误比特的数量较多的块，通过对闪速存储器实施进行数据的重新写入这样的刷新处理，从而避免这样的状况。
但是，即使在信息数据写入稍后的闪速存储器中，有时读出的数据中产生的错误比特的数量超过规定阈值的块也成为许多。因此，当对处于这样的状态的闪速存储器实施刷新控制时，由于作为数据的重新写入对象的块成为许多，所以产生刷新控制所花费的时间变长的问题。
此外，在闪速存储器等半导体存储装置中，在产品出货前的功能测试中写入的数据未被正确读出的情况下被视为不良品，因此期望避免这样的状态来谋求成品率的提高。
因此，本发明的目的在于提供一种半导体存储装置、数据写入方法和半导体存储装置的制造方法，其能够在不导致刷新控制所花费的时间的增大和成品率降低的情况下延长数据保存期间。
用于解决课题的方案
本发明的半导体存储装置包括：存储器设备，具有保持数据的多个块；以及存储器控制部，控制所述存储器设备，所述存储器控制部具有：数据写入部，根据写入指令，向所述存储器设备的各个块写入信息数据；验证处理部，每当所述信息数据写入到各块时，从写入目的地的块读出所述信息数据，按每个所述块检测在读出的信息数据中产生的错误比特的数量；以及重新写入处理部，在所述错误比特的数量为规定阈值以上的情况下，在与所述写入目的地的块不同的其他块中进行所述信息数据的写入。
此外，本发明的半导体存储装置包括：存储器设备，具有保持数据的多个块；以及存储器控制部，控制所述存储器设备，所述存储器控制部具有：数据写入部，根据写入指令，向所述存储器设备的各个块写入信息数据；验证处理部，每当所述信息数据写入到各块时，从写入目的地的块读出所述信息数据，按每个所述块检测在读出的信息数据中产生的错误比特的数量；重新写入处理部，在所述错误比特的数量为规定阈值以上的情况下，在与所述写入目的地的块不同的其他块中进行所述信息数据的写入；以及刷新控制部，根据刷新指令，从所述多个块中的每一个读出所述信息数据，按每个所述块检测在读出的信息数据中产生的错误比特的数量，在该错误比特的数量为所述阈值以上的块中写入对所述读出的信息数据实施了纠错的数据。
本发明的数据写入方法由半导体存储装置的存储器控制部进行，所述半导体存储装置具有：具有保持数据的多个块的存储器设备、和控制所述存储器设备的所述存储器控制部，所述方法具有：根据写入指令，向所述存储器设备的各个块写入信息数据的步骤；每当所述信息数据写入到各块时，从写入目的地的块读出所述信息数据，按每个所述块检测在读出的信息数据中产生的错误比特的数量的步骤；以及在所述错误比特的数量为规定阈值以上的情况下，在与所述写入目的地的块不同的其他块中进行所述信息数据的写入的步骤。
本发明的半导体存储装置的制造方法具有：半导体IC制造工序，制造半导体IC，所述半导体IC包括：具有保持数据的多个块的存储器设备、和控制所述存储器设备的存储器控制部；数据写入工序，向所述半导体IC的所述存储器设备写入信息数据；安装工序，对所述半导体IC加热来安装在基板上；以及刷新工序，对所述半导体IC的所述存储器设备实施刷新处理，在所述数据写入工序中，所述存储器控制部执行如下步骤：向所述存储器设备的各个块写入信息数据的步骤；每当所述信息数据写入到各块时，从写入目的地的块读出所述信息数据，按每个所述块检测在读出的信息数据中产生的错误比特的数量的步骤；以及在所述错误比特的数量为规定阈值以上的情况下，在与所述写入目的地的块不同的其他块中进行所述信息数据的写入的步骤，在所述刷新工序中，所述存储器控制部执行如下步骤：从所述多个块中的每一个读出所述信息数据，按每个所述块检测在读出的信息数据中产生的错误比特的数量，在该错误比特的数量为所述阈值以上的块中写入对所述读出的信息数据实施了纠错的数据的步骤。
发明效果
在本发明的半导体存储装置中，在其制造后，在该半导体存储装置的制造源中，一边向存储器的各块写入信息数据，一边在每次将信息数据写入到各块时，从写入目的地的块读出信息数据，按每个块检测在读出的信息数据中产生的错误比特的数量。在此，在错误比特的数量不足规定阈值的情况下，判定为向写入目的地的块的数据写入成功了。但是，在错误比特的数量为阈值以上的情况下，判定为向写入目的地的块的数据写入失败了，在与该写入目的地的块不同的其他块中进行信息数据的写入。
由此，在数据的读出时，按每个块，得到具有读出数据中产生的错误比特的数量不足规定阈值的状态、即、相对于可纠错的错误比特数的极限值具有富余的状态的半导体存储装置。
因此，根据该半导体存储装置，例如即使在安装时暴露于高热，也能够使读出数据中产生的错误比特的数量不足可纠错的错误比特数的极限值，因此能够实现数据的保存期间的延长以及成品率的提高。
此外，在为了实现进一步的数据的保存期间的延长而对该半导体存储装置实施刷新控制的情况下，能够抑制实际进行刷新处理（数据的重新写入）的频率，因此能够实现刷新控制所花费的时间的缩短。
附图说明
图1是示出作为本发明的半导体存储装置的第一实施例的存储器装置200的结构的框图；
图2是示出第一实施例的数据写入控制的顺序的流程图；
图3是示出刷新控制的顺序的一例的流程图；
图4是示出第二实施例的存储器装置200A的结构的框图；
图5是示出第二实施例的数据写入控制的顺序的流程图；
图6是示出余量块备份控制的顺序的流程图；
图7是示出刷新控制的顺序的另一例的流程图；
图8是表示从包括存储器装置200或200A的半导体IC的制造至实施事前刷新控制为止之间进行的各工序的制造工序图。
具体实施方式
下面，参照附图对本发明的实施例进行详细说明。
[实施例1]
图1是示出作为本发明的半导体存储装置的第一实施例的存储器装置200的结构的框图。
存储器装置200根据来自外部连接的主机装置100的写入指令，将表示程序数据等的写入用的信息数据写入到搭载于自身的例如NAND型的闪速存储器那样的非易失性半导体的存储器设备。
此外，存储器装置200根据来自该主机装置100的读出指令，读出写入到上述存储器设备的信息数据，并将对读出的读出数据实施了纠错后的数据输出到主机装置100。进而，存储器装置200根据来自主机装置100的刷新指令，检测从半导体存储器设备读出的信息数据中产生的错误比特的数量，在该数量多于规定阈值的情况下，执行进行信息数据的重新写入的刷新。
如图1所示，存储器装置200包括CPU（Central Processing Unit，中央处理单元）21、NAND接口部22、NAND型的闪速存储器23、外部接口部24、RAM（Random Access Memory，随机存取存储器）25和CPU总线26。
CPU21执行预先存储在自身内置的ROM（未图示）中的刷新控制、数据写入控制、或数据读出控制用的各程序。CPU21通过执行该程序，经由CPU总线26来控制NAND接口部22、外部接口部24以及RAM25。
NAND接口部22在经由CPU总线26接收到写入指令、写入用数据以及写入目的地的地址时，对包括该地址的块实施数据擦除处理，之后，将写入用数据写入到闪速存储器23的写入目的地的地址。此外，在经由CPU总线26接收到读出指令以及读出目的地的地址的情况下，NAND接口部22从闪速存储器23读出存储在读出目的地的地址中的数据，并将其送出到CPU总线26。
此外，NAND接口部22包括错误检测纠正电路221、地址寄存器222、状态寄存器223和检查区域寄存器224。
错误检测纠正电路221生成对送出到CPU总线26的写入用数据进行了纠错编码的数据作为写入数据。
此外，错误检测纠正电路221对从闪速存储器23读出的读出数据进行错误检测，对作为该错误检测结果的错误比特的数量进行计数，使状态寄存器223保持表示该错误比特数的错误比特数信息。此外，状态寄存器223中保持的错误比特数信息根据来自CPU21的指令而被读出到CPU总线26上。
地址寄存器222保持被指定为写入或读出的数据的地址。
检查区域寄存器224在闪速存储器23的数据存储区域内，存储示出作为错误检测的对象的检查区域的检查区域指定信息。
进而，在NAND接口部22中具备从存储在检查区域寄存器224中的检查区域指定信息所示的闪速存储器23的数据存储区域中读出数据、并检测该读出数据中产生的错误比特的数量的功能。此时，表示所计数的错误比特数的错误比特数信息被保持在状态寄存器223中，根据来自CPU21的指令而读出到CPU总线26。
闪速存储器23包括例如存储程序等信息数据的ROM数据区域、以及存储各种管理信息的管理信息区域，作为数据存储区域。管理信息包括作为逻辑地址和物理地址之间的变换表的逻辑/物理表231、以及余量块信息232。此外，逻辑/物理表231是指将从外部指定的地址（逻辑地址）与表示闪速存储器23的数据存储区域内的物理位置的地址（物理地址）相对应的表。余量块信息232示出属于ROM数据区域内包括的余量区域的未使用块（余量块）的块编号。
外部接口部24与主机装置100连接，接收从该主机装置100送出的各种指令、地址和数据，分别向CPU总线26送出。此外，外部接口部24在从闪速存储器23读出的读出数据经由NAND接口部22被送出到CPU总线26的情况下，将该读出数据发送到主机装置100。
RAM25包括临时缓冲区域251，该临时缓冲区域251临时存储在程序执行中使用的变量、堆栈信息、以及写入数据或读出数据。
在此，在主机装置100使存储器装置200写入数据的情况下，向外部接口部24发送写入指令和写入用数据。此时，外部接口部24将接收到的写入用数据存储在RAM25的临时缓冲区域251中，并将接收到写入指令的情况经由CPU总线26通知给CPU21。CPU21根据该写入指令开始写入控制，向NAND接口部22指定存储写入目的地的地址和写入用数据的临时缓冲区域251。由此，存储在临时缓冲区域251中的写入用数据被读出到CPU总线26上，由NAND接口部22作为该写入数据而写入到闪速存储器23的写入目的地的地址。在该写入处理结束后，CPU21经由外部接口部24向主机装置100通知写入结束。
另一方面，在主机装置100进行存储在存储器装置200中的数据的读出的情况下，向外部接口部24发送读出指令。接收到读出指令的外部接口部24经由CPU总线26向CPU21通知该意思。CPU21根据该读出指令开始读出控制，向NAND接口部22指定存储读出目的地的地址和读出数据的临时缓冲区域251。由此，NAND接口部22从闪速存储器23读出存储在该读出目的地的地址中的数据，将对读出的数据实施了纠错的读出数据存储在RAM25的临时缓冲区域251中。在这样的一系列读出处理结束后，CPU21读出存储在临时缓冲区域251中的读出数据，将其经由外部接口部24发送到主机装置100。
图2是表示在从主机装置100接收到写入指令、写入用数据以及写入目的地的地址的情况下由CPU21执行的数据写入控制的顺序的流程图。
首先，CPU21将写入稍后的数据读出中产生的标准的错误比特数设定为针对错误比特数的阈值Eth的初始值（步骤S30）。
接着，CPU21控制NAND接口部22，以便擦除闪速存储器23中的包括上述写入目的地的地址的页在内的块的全部数据（步骤S31）。通过步骤S31的执行，NAND接口部22对闪速存储器23的包括写入目的地的地址的页在内的块，实施擦除全部数据的数据擦除处理。
接着，CPU21控制NAND接口部22，以便将写入用数据写入到包括写入目的地的地址的块（步骤S32）。通过步骤S32的执行，NAND接口部22将对写入用数据进行了纠错编码的数据作为写入数据，写入到写入目的地的块。
接着，CPU21控制NAND接口部22，以便对该数据的写入目的地块实施以下的验证处理（步骤S33）。通过步骤S33的执行，作为该验证处理，NAND接口部22首先从闪速存储器23读出写入到上述写入目的地的块中的写入数据。接着，NAND接口部22通过对该读出的数据（读出数据）进行错误检测，来检测该读出数据中产生的错误比特的数量。然后，NAND接口部22在状态寄存器223中保持表示该错误比特的数量的错误比特数信息EB。
接着，CPU21读出保持在状态寄存器223中的错误比特数信息EB，判定该错误比特数信息EB是否不足阈值Eth（步骤S34）。
在步骤S34中判定为错误比特数信息EB不足阈值Eth时，CPU21判断为针对该写入块的数据写入成功了。然后，CPU21控制NAND接口部22，以便更新逻辑/物理表231中的与该写入块对应的部分（步骤S35）。通过步骤S35的执行，NAND接口部22通过如下的内容来更新逻辑/物理表231，所述内容示出如上所述写入成功了的写入块中的逻辑地址与物理地址的对应关系。
接着，CPU21导入从主机装置100发送的下一写入用数据，将其保持在临时缓冲区域251中（步骤S36）。
在步骤S34中判定为错误比特数信息EB为阈值Eth以上的情况下，CPU21判断为针对该写入块的数据写入失败了，为了将该写入块设定为余量块，更新余量块信息232（步骤S37）。即，在步骤S37中，CPU21为了将写入失败了的写入块设定为余量块，而控制NAND接口部22以使得在闪速存储器23的管理区域中保存的余量块信息232中包括示出写入失败的块的块编号。
在上述步骤S36或S37的执行后，CPU21判定全部数据的写入是否结束（步骤S38），在判定为未结束的情况下，将写入目的地的块更新为下一块（步骤S39）。例如，CPU21在ROM数据区域内，将稍前成为写入目的地的块的块编号递增1后的编号的块作为下一写入目的地的块。此外，在稍前成为写入目的地的块的块编号是ROM数据区域内（余量区域除外）的最后的块编号的情况下、即、在写入目的地的块对ROM数据区域中包括的多个未使用的块进行了一次循环的情况下，CPU21将余量区域内的开头的余量块作为下一写入目的地的块。
接着，CPU21判定在ROM数据区域内成为写入目的地的块是否进行了一次循环（步骤S40）。在步骤S40中判定为成为写入目的地的块没有进行一次循环的情况下，CPU21返回上述步骤S31的执行，重复执行上述工作，直到完成全部数据的写入为止。
另一方面，在步骤S40中判定为成为写入目的地的块进行了一次循环的情况下、即、在稍前的步骤S39中写入目的地的块成为了开头的余量块的情况下，CPU21将阈值Eth加上了规定值α的值设定为新的阈值Eth（步骤S41）。在步骤S41的执行后，CPU21返回步骤S31的执行，重复执行包括再次的数据写入（S31、S32）、写入合格与否的判定（S34）以及验证处理（S33）等的上述工作。
即，在成为写入目的地的块的一次循环后属于余量区域的余量块是基于步骤S41稍前的阈值Eth而判定为写入失败的块。因此，在本发明中，通过步骤S41使阈值Eth的值增加（+α），由此，在再次的数据写入时，提高了判断为写入成功的概率。
此外，通过上述步骤S30～S41的一系列处理，在步骤S38中判定为全部数据的写入结束的情况下，CPU21为了将在数据写入中未使用的全部未使用块设定为余量块，而更新余量块信息232（步骤S42）。即，在步骤S42中，CPU21控制NAND接口部22，以使得在闪速存储器23的管理区域中保存的余量块信息232中包括示出数据写入中未使用的全部未使用块的块编号。
在步骤S42的执行后，CPU21结束数据写入控制处理。
下面，说明对信息数据写入完毕的存储器装置200实施的刷新控制。
图3是示出响应于来自主机装置100的刷新请求而由CPU21执行的刷新控制的顺序的流程图。
首先，CPU21将“1”设定为块编号BN的初始值（步骤S10）。
接着，CPU21控制NAND接口部22，以便从闪速存储器23的ROM数据区域内的块编号BN所示的块读出写入数据（步骤S11）。通过步骤S11的执行，NAND接口部22从闪速存储器23读出写入到该块的写入数据。然后，NAND接口部22对该读出的写入数据实施错误检测处理，将表示错误比特的数量作为该错误检测结果的错误比特数信息EB保持在状态寄存器223中。
接着，CPU21判定保持在该状态寄存器223中的错误比特数信息EB是否不足规定阈值Eth（步骤S12）。
在步骤S12中判定为错误比特数信息EB为阈值Eth以上的情况下，CPU21控制NAND接口部22以便实施刷新控制（步骤S13）。通过步骤S13的执行，NAND接口部22对闪速存储器23实施如下那样的刷新控制。即，NAND接口部22按顺序进行写入到块编号BN所示的块中的数据的读出和擦除，接着将对该读出的数据实施了纠错的数据写入到块编号BN所示的块。
在步骤S13的执行后，或者在步骤S12中判定为错误比特数信息EB不足阈值Eth的情况下，CPU21进行将块编号BN递增例如1的更新（步骤S14）。
接着，CPU21对属于闪速存储器23的ROM数据区域的全部块，判定上述步骤S11～S14所构成的一系列处理是否结束（步骤S15）。CPU21重复执行步骤S11～S14所构成的一系列处理，直到在步骤S15中判定为结束为止。
通过对例如基板安装后的存储器装置200实施这样的刷新控制，例如即使在因基板安装时的高热而错误比特的数量接近可纠正的比特数的极限的状态下，也能够恢复到将其抑制在规定数内的状态。因此，能够谋求数据的保存期间的延长。
但是，在该刷新控制中，错误比特的数量超过阈值Eth的块的数量变多时，图3所示的刷新处理（S13）的执行次数变多，相应地刷新控制所花费的时间变长。
进而，在存在超过可纠错的错误比特数的极限值的页的情况下，由于不可恢复数据，所以该产品（存储器装置200）被视为不良品，导致成品率的降低。
因此，在存储器装置200中，采用具有以下的数据写入部、验证处理部以及重新写入处理部来作为对具有数据保持的多个块的非易失性存储器设备（23）进行控制的存储器控制部（CPU21、NAND接口部22）的装置，以作为存储器装置200。
数据写入部（S31、S32）根据写入指令，向存储器设备的各个块写入信息数据。每次将信息数据写入到各块时，验证处理部（S33）从写入目的地的块读出信息数据，按每个块检测在读出的信息数据中产生的错误比特的数量（EB）。重新写入处理部（S34～S41、S31、S32）在错误比特的数量不足规定阈值（Eth）的情况下，判定为向写入目的地的块的数据写入成功了。另一方面，在错误比特的数量为阈值以上的情况下，重新写入处理部判定为向写入目的地的块的数据写入失败了，对与写入目的地的块不同的其他块进行信息数据的写入（S37、S39、S31、S32）。
在此，在存储器装置200中，在数据写入阶段，一边进行数据的写入（S31、S32）一边进行验证，通过该验证来检测读出的数据中产生的错误比特的数量（S33）。然后，在存储器装置200中，在使该阈值的值阶段性地增加（S41）的同时，进行数据的重新写入（S31、S32），直到计数出的错误比特的数量小于阈值（Eth）为止。
由此，在数据写入的阶段，按每个块，得到读出数据中产生的错误比特的数量不足规定阈值的状态、即、相对于可纠错的错误比特数的极限值具有富余的状态的存储器装置200。
因此，根据存储器装置200，能够实现数据的保存期间的延长以及成品率的提高。
此外，在对该存储器装置200实施图3所示的刷新控制的情况下，实际进行刷新处理（S13）的频率减少，因此能够实现刷新控制所花费的时间的缩短。
[实施例2]
图4是示出作为本发明的半导体存储装置的第二实施例的存储器装置200A的结构的框图。
在图4所示的存储器装置200A中，采用逻辑/物理表431代替图1所示的逻辑/物理表231、并且新追加了备份表433，除此之外的其他结构与图1所示的结构相同。
此外，在逻辑/物理表431中，按各块的每个逻辑地址，与各逻辑地址相对应地附加错误比特信息，该错误比特信息示出数据写入后的错误比特的数量。备份表433与逻辑/物理表431同样地存储在闪速存储器23的管理区域中，是将写入到余量块中的备份数据的逻辑地址与该余量块的物理地址相对应地示出的表。
图5是表示图4所示的存储器装置200A的CPU21所执行的数据写入控制的顺序的流程图。
此外，在图5所示的流程图中，代替步骤S35而执行步骤S55，在步骤S42稍后追加地执行步骤S50，除此之外的其他步骤以及执行顺序与图2所示的相同。
因此，以下，仅摘录步骤S55和S50的工作进行说明。
即，在图5所示的流程图中，在步骤S34中判定为错误比特数信息EB不足阈值Eth的情况下，CPU21判断为针对在步骤S32中写入了数据的块（写入块）的数据写入成功了。在此，CPU21控制NAND接口部22，以便更新逻辑/物理表431中的与该写入块对应的部分，并且与逻辑/物理表431中的写入块的逻辑地址相对应地附加在步骤S33中取得的错误比特数信息EB（步骤S55）。
此外，在图5所示的流程图中，在步骤S42的执行后，CPU21执行余量块备份处理（步骤S50）。
图6是表示CPU21所执行的余量块备份处理的详细顺序的流程图。
在图6中，首先，CPU21控制NAND接口部22，以便从存储在闪速存储器23的管理区域中的逻辑/物理表431所示的多个块中选择错误比特数较多的块（步骤S513）。通过步骤S513的执行，NAND接口部22从逻辑/物理表431所示的多个块中，按照与各块相对应的错误比特的数量从多到少的顺序逐个选择块。
接着，CPU21控制NAND接口部22，以便将写入到所选择的一个块中的数据写入到余量块中（步骤S514）。通过步骤S514，NAND接口部22读出所选择的一个块的数据，将对该读出的数据实施了纠错的数据作为备份数据写入到余量块。
接着，CPU21控制NAND接口部22，以便基于如上所述写入到余量块中的备份数据的逻辑地址、和该余量块的物理地址来更新备份表433（步骤S515）。
接着，CPU21判定备份数据的写入对于全部的余量块是否完成（步骤S516）。在该步骤S516中判定为备份数据的写入未完成的情况下，CPU21返回步骤S513的执行，再次执行上述工作。即，CPU21重复执行步骤S513～S516的一系列控制，直到将备份数据写入到由余量块信息232示出的全部余量块为止。
在此，在步骤S516中判定为备份数据写入到全部的余量块的情况下，CPU21退出图6所示的余量块备份处理，返回图5所示的数据写入控制的执行。
下面，说明对信息数据写入完毕的存储器装置200A实施的刷新。
图7是示出响应于来自主机装置100的刷新请求由存储器装置200A的CPU21执行的刷新控制的顺序的流程图。
首先，CPU21将“1”设定为块编号BN的初始值（步骤S10）。
接着，CPU21控制NAND接口部22，以便从闪速存储器23的ROM数据区域内的块编号BN所示的块读出写入数据（步骤S11）。通过步骤S11的执行，NAND接口部22从闪速存储器23读出写入到该块的写入数据。然后，NAND接口部22对该读出的写入数据实施错误检测处理，将表示错误比特的数量作为该错误检测结果的错误比特数信息EB保持在状态寄存器223中。
接着，CPU21判定保持在该状态寄存器223中的错误比特数信息EB是否不足规定阈值Eth（步骤S12）。
在步骤S12中判定为错误比特数信息EB为阈值Eth以上的情况下，CPU21判定该错误比特数信息EB是否不足阈值Elim（步骤S71）。此外，阈值Elim表示由图4所示的错误检测纠正电路221可纠正的错误比特数的极限值，大于阈值Eth。即，在步骤S71中，对从闪速存储器23读出的读出数据实施了错误检测的结果是，判定该错误比特的数量（EB）是否超过了由错误检测纠正电路221可纠错的错误比特数的极限。
在步骤S71中判定错误比特数信息EB不足阈值Elim的情况下，CPU21控制NAND接口部22以便实施刷新控制（步骤S13）。通过步骤S13的执行，NAND接口部22对闪速存储器23实施如下的刷新控制。即，NAND接口部22按顺序进行写入到块编号BN所示的块中的数据的读出和擦除，接着将对该读出的数据实施了纠错的数据写入到块编号BN所示的块。
此外，在步骤S71中判定为错误比特数信息EB为阈值Elim以上的情况下，CPU21通过检索备份表433内（步骤S72），来判定是否存在与块编号BN所示的块的地址对应的备份数据（步骤S73）。
在步骤S73中判定为存在备份数据的情况下，CPU21控制NAND接口部22以便实施以下备份数据恢复处理（步骤S74）。通过步骤S74的执行，NAND接口部22首先擦除写入到块编号BN所示的块中的数据。然后，NAND接口部22通过将与块编号BN所示的块的地址对应的备份数据写入到该块，从而进行利用备份数据的写入数据的恢复。
在此，在上述步骤S13或S74的执行后，或者在步骤S12中判定为错误比特数信息EB不足阈值Eth的情况下，或者在步骤S73中判定为不存在备份数据的情况下，CPU21进行将块编号BN递增例如1的更新（步骤S14）。
接着，CPU21针对属于闪速存储器23的ROM数据区域的全部块来判定上述步骤S11～S14所构成的一系列处理是否结束（步骤S15）。CPU21重复执行步骤S11～S14或S71～S74所构成的一系列处理，直到在步骤S15中判定为结束为止。
这样，在存储器装置200A中，与存储器装置200同样，将在数据写入时实施的验证（S33）中在读出数据中产生的错误比特的数量（EB）成为规定阈值Eth以上的块作为余量块（S37）。但是，在存储器装置200A中，利用该余量块，进行以下那样的备份处理（S50）。即，在存储器装置200A中，按照错误比特数（EB）从多到少的顺序，选择在通过验证而读出的读出数据中产生的错误比特数（EB）不足阈值Eth的块，将写入到所选择的块中的数据写入到余量块（S514）。
进而，在存储器装置200A中，响应于来自主机装置100的刷新请求，实施图7所示的刷新控制。
通过该刷新控制，在存储器装置200A中，即使在从闪速存储器23读出的读出数据中产生的错误比特的数量超过了可纠正的错误比特数的极限值（Elim），其也能够通过写入到余量块中的备份数据来恢复（S74）。
图8是表示从包括上述存储器装置200或200A的半导体IC的制造至实施事前刷新控制为止之间进行的各工序的制造工序图。
如图8所示，首先，制造包括存储器装置200或200A的半导体IC（半导体IC制造工序G1）。
接着，针对所制造的半导体IC中包括的存储器装置200或200A的闪速存储器23，按照上述图2或图5所示的数据写入控制的顺序，写入信息数据（数据写入工序G2）。
在此，该半导体IC的制造商将包括上述信息数据写入完毕的存储器装置200或200A的半导体IC出货。
根据这样的半导体IC，例如即使在该半导体IC的安装时暴露于高热，也能够使读出数据中产生的错误比特数不足可纠错的错误比特数的极限值，因此能够实现数据的保存期间的延长和成品率的提高。进而，根据该半导体IC，即使在实施刷新控制的情况下，也会减少对各块实际进行刷新处理的频率，因此能够实现刷新控制所花费的时间的缩短。
在进货了该半导体IC的商品制造商侧，通过对该半导体IC的电极焊盘和设置在基板表面的电极焊盘实施加热的热处理，对两者进行焊接，从而将该半导体IC安装在基板上（安装工序G3）。
然后，对安装在该基板上的半导体IC的闪速存储器23，按照上述图3或图7所示的刷新控制的顺序，进行保持数据的刷新（事前刷新工序G4）。
根据这样的事前刷新工序G4，能够实现进一步的数据保存期间的延长以及成品率的提高。
此外，在上述实施例的存储器装置200A中，如上所述，按照错误比特数从多到少的顺序选择了备份用的块，但其选择顺序并不限定，也可以在不涉及错误比特数的其他条件下选择备份用的块。例如，在图5所示的数据写入处理中，变更阈值Eth的值（S41）并重复进行验证处理（S33），但也可以变更读出时的数据判定中使用的基准电压的电压值并重复进行验证处理，将成为读出对象的次数多的块选择备份用的块。
此外，在存储器装置200A中，作为NAND型的闪速存储器23的记录方式，也可以采用SLC（Single Level Cell，单层单元）、MLC（Multiple Level Cell，多层单元）以及TLC（Triple Level Cell，三层单元）中的任一种记录方式。
此时，在闪速存储器23中，也可以使在ROM数据区域内写入成为写入对象的信息数据的记录方式和写入备份数据的记录方式彼此不同。
例如，可以采用MLC或TLC方式作为写入信息数据的记录方式，采用数据的保持品质更高的SLC方式作为写入备份数据的记录方式，由此，提高备份的保持性能。
此外，在存储器装置200A中，通过刷新控制，使用写入到余量块的备份数据来进行数据恢复处理（S74），但也可以在通常的读出工作时读出的读出数据的错误比特数超过了阈值Elim的情况下，实施数据恢复处理（S74）。
此外，在上述实施例中，采用NAND型的闪速存储器23作为闪速存储器23，但也可以是NOR型闪速存储器等其他非易失性存储器。
附图标记的说明
21：CPU
22：NAND接口部
23：闪速存储器
200、200A：存储器装置。

Claims (11)

1.一种半导体存储装置，其特征在于，包括：
存储器设备，具有保持数据的多个块；以及
存储器控制部，控制所述存储器设备，
所述存储器控制部具有：
数据写入部，根据写入指令，向所述存储器设备的各个块写入信息数据；
验证处理部，每当所述信息数据写入到各块时，从写入目的地的块读出所述信息数据，按每个所述块检测在读出的信息数据中产生的错误比特的数量；以及
重新写入处理部，在所述错误比特的数量为规定阈值以上的情况下，在与所述写入目的地的块不同的其他块中进行所述信息数据的写入。
2.根据权利要求1所述的半导体存储装置，其特征在于，
所述存储器控制部包括备份写入处理部，所述备份写入处理部在所述多个块中未使用的块、或者所述错误比特的数量为所述规定阈值以上的块中，写入所述信息数据作为备份数据。
3.根据权利要求2所述的半导体存储装置，其特征在于，
在所述备份写入处理部中，按照从由所述数据写入部或所述重新写入处理部写入了信息数据的块中检测到的所述错误比特的数量从多到少的顺序来选择块，将写入到所选择的块中的数据作为所述备份数据。
4.根据权利要求2或3所述的半导体存储装置，其特征在于，
所述存储器设备是NAND型闪速存储器，
所述存储器控制部以单层单元方式、三层单元方式和多层单元方式中的一种方式写入所述信息数据，以所述单层单元方式、所述三层单元方式和所述多层单元方式中的其他方式写入所述备份数据。
5.根据权利要求2～4中任一项所述的半导体存储装置，其特征在于，
所述存储器控制部包括错误检测纠正电路，所述错误检测纠正电路对从所述块读出的信息数据实施错误检测和纠错处理，
在所述错误比特的数量超过了由所述错误检测纠正电路可纠错的错误比特数的极限值的情况下，通过在所述错误比特的数量超过所述极限值的块中写入所述备份数据来恢复数据。
6.根据权利要求1所述的半导体存储装置，其特征在于，
所述重新写入处理部包括：
余量块设定部，在所述错误比特数为所述阈值以上的情况下，将所述写入目的地的块作为余量块；
阈值增加部，在所述多个块内成为所述写入目的地的块进行了一次循环的情况下，将所述阈值的值增加了规定值的值设定为新的阈值；以及
重新写入部，在所述多个块内成为所述写入目的地的块进行了一次循环的情况下，将所述余量块作为新的写入目的地的块来进行所述信息数据的重新写入，
在由所述验证处理部检测到的、从所述新的写入目的地的块读出的信息数据中的错误比特的数量为所述阈值以上的情况下，在与所述新的写入目的地的块不同的其他块中进行所述信息数据的写入。
7.一种半导体存储装置，其特征在于，包括：
存储器设备，具有保持数据的多个块；以及
存储器控制部，控制所述存储器设备，
所述存储器控制部具有：
数据写入部，根据写入指令，向所述存储器设备的各个块写入信息数据；
验证处理部，每当所述信息数据写入到各块时，从写入目的地的块读出所述信息数据，按每个所述块检测在读出的信息数据中产生的错误比特的数量；
重新写入处理部，在所述错误比特的数量为规定阈值以上的情况下，在与所述写入目的地的块不同的其他块中进行所述信息数据的写入；以及
刷新控制部，根据刷新指令，从所述多个块中的每一个读出所述信息数据，按每个所述块检测在读出的信息数据中产生的错误比特的数量，在该错误比特的数量为所述阈值以上的块中写入对所述读出的信息数据实施了纠错的数据。
8.根据权利要求7所述的半导体存储装置，其特征在于，
所述存储器控制部包括备份写入处理部，所述备份写入处理部在所述多个块中未使用的块、或者所述错误比特的数量为所述规定阈值以上的块中，写入所述信息数据作为备份数据，
所述刷新控制部在所述错误比特的数量超过可纠错的错误比特数的极限值的情况下，通过在所述错误比特的数量超过所述极限值的块中写入所述备份数据来恢复数据。
9.一种数据写入方法，由半导体存储装置的存储器控制部进行，所述半导体存储装置具有：具有保持数据的多个块的存储器设备、和控制所述存储器设备的所述存储器控制部，其特征在于，具有：
根据写入指令，向所述存储器设备的各个块写入信息数据的步骤；
每当所述信息数据写入到各块时，从写入目的地的块读出所述信息数据，按每个所述块检测在读出的信息数据中产生的错误比特的数量的步骤；以及
在所述错误比特的数量为规定阈值以上的情况下，在与所述写入目的地的块不同的其他块中进行所述信息数据的写入的步骤。
10.根据权利要求9所述的数据写入方法，其特征在于，在所述错误比特的数量超过了可纠错的错误比特数的极限值的情况下，通过在所述错误比特的数量超过所述极限值的块中写入所述备份数据来恢复数据。
11.一种半导体存储装置的制造方法，其特征在于，具有：
半导体IC制造工序，制造半导体IC，所述半导体IC包括：具有保持数据的多个块的存储器设备、和控制所述存储器设备的存储器控制部；
数据写入工序，向所述半导体IC的所述存储器设备写入信息数据；
安装工序，对所述半导体IC加热来安装在基板上；以及
刷新工序，对所述半导体IC的所述存储器设备实施刷新处理，
在所述数据写入工序中，所述存储器控制部执行如下步骤：
向所述存储器设备的各个块写入信息数据的步骤；
每当所述信息数据写入到各块时，从写入目的地的块读出所述信息数据，按每个所述块检测在读出的信息数据中产生的错误比特的数量的步骤；以及
在所述错误比特的数量为规定阈值以上的情况下，在与所述写入目的地的块不同的其他块中进行所述信息数据的写入的步骤，
在所述刷新工序中，所述存储器控制部执行如下步骤：
从所述多个块中的每一个读出所述信息数据，按每个所述块检测在读出的信息数据中产生的错误比特的数量，在该错误比特的数量为所述阈值以上的块中写入对所述读出的信息数据实施了纠错的数据的步骤。
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