CN116149572A - 映射表更新方法、存储器存储装置及存储器控制电路单元 - Google Patents

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郭亚杰
汪恩洋
曹快
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Abstract

本发明提供一种映射表更新方法、存储器存储装置及存储器控制电路单元。所述方法包括：从主机***接收多个操作指令；根据所述多个操作指令中的第一操作指令与第三操作指令执行第一表格更新操作，以从可复写式非易失性存储器模块读取并更新第一子映射表与第三子映射表；以及在完成第一表格更新操作后，根据所述多个操作指令中的第二操作指令执行第二表格更新操作，以从可复写式非易失性存储器模块读取并更新第二映射表。由此，可有效提高映射表的更新效率。

Description

映射表更新方法、存储器存储装置及存储器控制电路单元
技术领域
本发明涉及一种存储器管理技术，且尤其涉及一种映射表更新方法、存储器存储装置及存储器控制电路单元。
背景技术
智能手机、平板计算机及个人计算机在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritable non-volatile memory module)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。
在对可复写式非易失性存储器模块进行数据读写的过程中，存储器控制器会从可复写式非易失性存储器模块读取一或多个映射表至缓冲存储器，以根据映射表中的映射信息来对可复写式非易失性存储器模块进行数据存取并对应更新映射表。然后，更新后的映射表会被重新回存至可复写式非易失性存储器模块中。
一般来说，存储器控制器会根据指令缓冲器中的多个操作指令逐一读取操作所需的映射表。但是，一旦指令缓冲器中的多个操作指令所对应的逻辑单元很分散，则存储器控制器会频繁地对可复写式非易失性存储器模块进行映射表的读取与写入，从而造成额外的写入放大(Write Amplification,WA)。过度的写入放大会严重增加可复写式非易失性存储器模块的损耗，进而减少可复写式非易失性存储器模块的使用寿命。
发明内容
本发明提供一种映射表更新方法、存储器存储装置及存储器控制电路单元，可有效提高映射表的更新效率。
本发明的范例实施例提供一种映射表更新方法，其用于可复写式非易失性存储器模块。所述映射表更新方法包括：从主机***接收多个操作指令，其中所述多个操作指令包括第一操作指令、第二操作指令及第三操作指令，所述第一操作指令指示更新属于第一逻辑单元的数据，所述第二操作指令指示更新属于第二逻辑单元的数据，所述第三操作指令指示更新属于第三逻辑单元的数据；根据所述第一操作指令与所述第三操作指令执行第一表格更新操作，其中所述第一表格更新操作包括：从所述可复写式非易失性存储器模块读取第一映射表至缓冲存储器；根据所述第一映射表中的第一地址信息从所述可复写式非易失性存储器模块读取所述第一子映射表与所述第三子映射表至所述缓冲存储器；以及根据所述第一操作指令与所述第三操作指令在所述缓冲存储器中更新所述第一映射表与所述第三映射表；以及在完成所述第一表格更新操作后，根据所述第二操作指令执行第二表格更新操作，其中所述第二表格更新操作包括：从所述可复写式非易失性存储器模块读取第二映射表至缓冲存储器；根据所述第二映射表中的第二地址信息从所述可复写式非易失性存储器模块读取所述第二子映射表至所述缓冲存储器；以及根据所述第二操作指令在所述缓冲存储器中更新所述第二子映射表。
本发明的范例实施例另提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元，所述连接接口单元用以连接至主机***。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述存储器控制电路单元用以：从所述主机***接收多个操作指令，其中所述多个操作指令包括第一操作指令、第二操作指令及第三操作指令，所述第一操作指令指示更新属于第一逻辑单元的数据，所述第二操作指令指示更新属于第二逻辑单元的数据，所述第三操作指令指示更新属于第三逻辑单元的数据；根据所述第一操作指令与所述第三操作指令执行第一表格更新操作，其中所述第一表格更新操作包括：从所述可复写式非易失性存储器模块读取第一映射表至缓冲存储器；根据所述第一映射表中的第一地址信息从所述可复写式非易失性存储器模块读取所述第一子映射表与所述第三子映射表至所述缓冲存储器；以及根据所述第一操作指令与所述第三操作指令在所述缓冲存储器中更新所述第一映射表与所述第三映射表；以及在完成所述第一表格更新操作后，根据所述第二操作指令执行第二表格更新操作，其中所述第二表格更新操作包括：从所述可复写式非易失性存储器模块读取第二映射表至缓冲存储器；根据所述第二映射表中的第二地址信息从所述可复写式非易失性存储器模块读取所述第二子映射表至所述缓冲存储器；以及根据所述第二操作指令在所述缓冲存储器中更新所述第二映射表。
本发明的范例实施例另提供一种存储器控制电路单元，其用于控制可复写式非易失性存储器模块。所述存储器控制电路单元包括主机接口、存储器接口及存储器管理电路。所述主机接口用以连接至主机***。所述存储器接口用以连接至所述可复写式非易失性存储器模块。所述存储器管理电路连接至所述主机接口与所述存储器接口。所述存储器管理电路用以：从所述主机***接收多个操作指令，其中所述多个操作指令包括第一操作指令、第二操作指令及第三操作指令，所述第一操作指令指示更新属于第一逻辑单元的数据，所述第二操作指令指示更新属于第二逻辑单元的数据，所述第三操作指令指示更新属于第三逻辑单元的数据；根据所述第一操作指令与所述第三操作指令执行第一表格更新操作，其中所述第一表格更新操作包括：从所述可复写式非易失性存储器模块读取第一映射表至缓冲存储器；根据所述第一映射表中的第一地址信息从所述可复写式非易失性存储器模块读取所述第一子映射表与所述第三子映射表至所述缓冲存储器；以及根据所述第一操作指令与所述第三操作指令在所述缓冲存储器中更新所述第一映射表与所述第三映射表；以及在完成所述第一表格更新操作后，根据所述第二操作指令执行第二表格更新操作，其中所述第二表格更新操作包括：从所述可复写式非易失性存储器模块读取第二映射表至缓冲存储器；根据所述第二映射表中的第二地址信息从所述可复写式非易失性存储器模块读取所述第二子映射表至所述缓冲存储器；以及根据所述第二操作指令在所述缓冲存储器中更新所述第二映射表。
基于上述，在从主机***接收多个操作指令后，第一表格更新操作可根据所述操作指令中的第一操作指令与第三操作指令执行。在第一表格更新操作中，第一映射表可先从可复写式非易失性存储器模块读取，然后再根据第一映射表中的第一地址信息从可复写式非易失性存储器模块读取第一子映射表与第三子映射表来进行更新。在完成第一表格更新操作后，第二表格更新操作可根据所述操作指令中的第二操作指令而执行。在第二表格更新操作中，第二映射表可先从可复写式非易失性存储器模块读取，然后再根据第二映射表中的第二地址信息从可复写式非易失性存储器模块读取第二子映射表来进行更新。由此，可让单一映射表的查询效率最佳化和/或有效减少映射表的读取与写入次数。由此，可有效提高映射表的更新效率和/或减少对可复写式非易失性存储器模块的写入放大。
附图说明
图1是根据本发明的范例实施例所示出的主机***、存储器存储装置及输入/输出(I/O)装置的示意图；
图2是根据本发明的范例实施例所示出的主机***、存储器存储装置及I/O装置的示意图；
图3是根据本发明的范例实施例所示出的主机***与存储器存储装置的示意图；
图4是根据本发明的范例实施例所示出的存储器存储装置的示意图；
图5是根据本发明的范例实施例所示出的存储器控制电路单元的示意图；
图6是根据本发明的范例实施例所示出的管理可复写式非易失性存储器模块的示意图；
图7是根据本发明的范例实施例所示出的多层映射的示意图；
图8至图10是根据本发明的范例实施例所示出的映射表更新操作的示意图；
图11是根据本发明的范例实施例所示出的映射表更新方法的流程图。
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
一般而言，存储器存储装置(亦称，存储器存储***)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(亦称，控制电路)。存储器存储装置可与主机***一起使用，以使主机***可将数据写入至存储器存储装置或从存储器存储装置中读取数据。
图1是根据本发明的范例实施例所示出的主机***、存储器存储装置及输入/输出(I/O)装置的示意图。图2是根据本发明的范例实施例所示出的主机***、存储器存储装置及I/O装置的示意图。
请参照图1与图2，主机***11可包括处理器111、随机存取存储器(random accessmemory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114可连接至***总线(systembus)110。
在一范例实施例中，主机***11可通过数据传输接口114与存储器存储装置10连接。例如，主机***11可经由数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机***11可通过***总线110与I/O装置12连接。例如，主机***11可经由***总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。
在一范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机***11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以经由有线或无线方式连接至存储器存储装置10。
在一范例实施例中，存储器存储装置10可例如是U盘201、存储卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近场通信(Near Field Communication,NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通信技术为基础的存储器存储装置。此外，主机板20也可以通过***总线110连接至全球定位***(Global Positioning System,GPS)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。
在一范例实施例中，主机***11为计算机***。在一范例实施例中，主机***11可为可实质地与存储器存储装置配合以存储数据的任意***。在一范例实施例中，存储器存储装置10与主机***11可分别包括图3的存储器存储装置30与主机***31。
图3是根据本发明的范例实施例所示出的主机***与存储器存储装置的示意图。请参照图3，存储器存储装置30可与主机***31搭配使用以存储数据。例如，主机***31可以是数码相机、摄像机、通信装置、音频播放器、视频播放器或平板计算机等***。例如，存储器存储装置30可为主机***31所使用的安全数字(Secure Digital,SD)卡32、小型快闪(Compact Flash,CF)卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embedded Multi Media Card,eMMC)341和/或嵌入式多芯片封装(embedded Multi Chip Package,eMCP)存储装置342等各类型将存储器模块直接连接于主机***的基板上的嵌入式存储装置。
图4是根据本发明的范例实施例所示出的存储器存储装置的示意图。请参照图4，存储器存储装置10包括连接接口单元41、存储器控制电路单元42与可复写式非易失性存储器模块43。
连接接口单元41用以将存储器存储装置10连接主机***11。存储器存储装置10可经由连接接口单元41与主机***11通信。在一范例实施例中，连接接口单元41是相容于外设部件互连局部总线(Peripheral Component Interconnect Express,PCI Express)标准。然而，必须了解的是，本发明不限于此，连接接口单元41亦可以是符合串行高级技术附件(Serial Advanced Technology Attachment,SATA)标准、并行高级技术附件(ParallelAdvanced Technology Attachment,PATA)标准、电气和电子工程师协会(Institute ofElectrical and Electronic Engineers,IEEE)1394标准、通用串行总线(UniversalSerial Bus,USB)标准、SD接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II,UHS-II)接口标准、存储棒(Memory Stick,MS)接口标准、MCP接口标准、MMC接口标准、eMMC接口标准、通用快闪存储器(Universal FlashStorage,UFS)接口标准、eMCP接口标准、CF接口标准、整合式驱动电子接口(IntegratedDevice Electronics,IDE)标准或其他适合的标准。连接接口单元41可与存储器控制电路单元42封装在一个芯片中，或者连接接口单元41是布设于一包含存储器控制电路单元42的芯片外。
存储器控制电路单元42连接至连接接口单元41与可复写式非易失性存储器模块43。存储器控制电路单元42用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令并且根据主机***11的指令在可复写式非易失性存储器模块43中进行数据的写入、读取与抹除等运作。
可复写式非易失性存储器模块43用以存储主机***11所写入的数据。可复写式非易失性存储器模块43可包括单阶存储单元(Single Level Cell,SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、二阶存储单元(Multi LevelCell,MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、三阶存储单元(Triple Level Cell,TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、四阶存储单元(Quad Level Cell,QLC)NAND型快闪存储器模块(即，一个存储单元中可存储4个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。
可复写式非易失性存储器模块43中的每一个存储单元是以电压(以下亦称为临界电压)的改变来存储一或多个比特。具体来说，每一个存储单元的控制门(control gate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制门，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作亦称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块43中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，由此取得此存储单元所存储的一或多个比特。
在一范例实施例中，可复写式非易失性存储器模块43的存储单元可构成多个实体程序化单元，并且此些实体程序化单元可构成多个实体抹除单元。具体来说，同一条字线上的存储单元可组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的比特，则同一条字线上的实体程序化单元可至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效比特(Least Significant Bit,LSB)是属于下实体程序化单元，并且一存储单元的最高有效比特(Most Significant Bit,MSB)是属于上实体程序化单元。一般来说，在MLC NAND型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。
在一范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元可为实体页(page)或是实体扇(sector)。若实体程序化单元为实体页，则此些实体程序化单元可包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个实体扇，用以存储用户数据，而冗余比特区用以存储***数据(例如，错误更正码等管理数据)。在一范例实施例中，数据比特区包含32个实体扇，且一个实体扇的大小为512字节(byte,B)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目的一并被抹除的存储单元。例如，实体抹除单元为实体区块(block)。
图5是根据本发明的范例实施例所示出的存储器控制电路单元的示意图。请参照图5，存储器控制电路单元42包括存储器管理电路51、主机接口52及存储器接口53。
存储器管理电路51用以控制存储器控制电路单元42的整体运作。具体来说，存储器管理电路51具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路51的操作时，等同于说明存储器控制电路单元42的操作。
在一范例实施例中，存储器管理电路51的控制指令是以固件型式来实作。例如，存储器管理电路51具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。
在一范例实施例中，存储器管理电路51的控制指令亦可以程序码型式存储于可复写式非易失性存储器模块43的特定区域(例如，存储器模块中专用于存放***数据的***区)中。此外，存储器管理电路51具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元42被致能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块43中的控制指令载入至存储器管理电路51的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。
在一范例实施例中，存储器管理电路51的控制指令亦可以一硬件型式来实作。例如，存储器管理电路51包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是连接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块43的存储单元或存储单元群组。存储器写入电路用以对可复写式非易失性存储器模块43下达写入指令序列以将数据写入至可复写式非易失性存储器模块43中。存储器读取电路用以对可复写式非易失性存储器模块43下达读取指令序列以从可复写式非易失性存储器模块43中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块43下达抹除指令序列以将数据从可复写式非易失性存储器模块43中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块43的数据以及从可复写式非易失性存储器模块43中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块43执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路51还可以下达其他类型的指令序列给可复写式非易失性存储器模块43以指示执行相对应的操作。
主机接口52是连接至存储器管理电路51。存储器管理电路51可通过主机接口52与主机***11通信。主机接口52可用以接收与识别主机***11所传送的指令与数据。例如，主机***11所传送的指令与数据可通过主机接口52来传送至存储器管理电路51。此外，存储器管理电路51可通过主机接口52将数据传送至主机***11。在本范例实施例中，主机接口52是相容于PCI Express标准。然而，必须了解的是本发明不限于此，主机接口52亦可以是相容于SATA标准、PATA标准、IEEE 1394标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。
存储器接口53是连接至存储器管理电路51并且用以存取可复写式非易失性存储器模块43。例如，存储器管理电路51可通过存储器接口53存取可复写式非易失性存储器模块43。也就是说，欲写入至可复写式非易失性存储器模块43的数据会经由存储器接口53转换为可复写式非易失性存储器模块43所能接受的格式。具体来说，若存储器管理电路51要存取可复写式非易失性存储器模块43，存储器接口53会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压准位或执行垃圾回收操作等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路51产生并且通过存储器接口53传送至可复写式非易失性存储器模块43。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的辨识码、存储器地址等信息。
在一范例实施例中，存储器控制电路单元42还包括错误检查与校正电路54、缓冲存储器55及电源管理电路56。
错误检查与校正电路54是连接至存储器管理电路51并且用以执行错误检查与校正操作以确保数据的正确性。具体来说，当存储器管理电路51从主机***11中接收到写入指令时，错误检查与校正电路54会为对应此写入指令的数据产生对应的错误更正码(errorcorrecting code,ECC)和/或错误检查码(error detecting code，EDC)，并且存储器管理电路51会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块43中。之后，当存储器管理电路51从可复写式非易失性存储器模块43中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路54会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正操作。
缓冲存储器55是连接至存储器管理电路51并且用以缓存数据。电源管理电路56是连接至存储器管理电路51并且用以控制存储器存储装置10的电源。
在一范例实施例中，图4的可复写式非易失性存储器模块43可包括快闪存储器模块。在一范例实施例中，图4的存储器控制电路单元42可包括快闪存储器控制器。在一范例实施例中，图5的存储器管理电路51可包括快闪存储器管理电路。
图6是根据本发明的范例实施例所示出的管理可复写式非易失性存储器模块的示意图。请参照图6，存储器管理电路51可将可复写式非易失性存储器模块43中的实体单元610(0)～610(B)逻辑地分组至存储区601与闲置(spare)区602。
在一范例实施例中，一个实体单元包含一或多个实体程序化单元。一个实体单元可包含多个实体节点。在一范例实施例中，每一个实体节点可存储数据长度为4KB的数据。在一范例实施例中，每一个实体节点亦可存储更多或更少的数据，本发明不加以限制。
存储区601中的实体单元610(0)～610(A)用以存储用户数据(例如来自图1的主机***11的用户数据)。例如，存储区601中的实体单元610(0)～610(A)可存储有效(valid)数据与无效(invalid)数据。闲置区602中的实体单元610(A+1)～610(B)未存储数据(例如有效数据)。例如，若某一个实体单元未存储有效数据，则此实体单元可被关联(或加入)至闲置区602。此外，闲置区602中的实体单元(或未存储有效数据的实体单元)可被抹除。在写入新数据时，一或多个实体单元可被从闲置区602中提取以存储此新数据。在一范例实施例中，闲置区602亦称为闲置池(free pool)。
存储器管理电路51可配置逻辑单元612(0)～612(C)以映射存储区601中的实体单元610(0)～610(A)。在一范例实施例中，每一个逻辑单元对应一个逻辑地址。例如，一个逻辑地址可包括一或多个逻辑区块地址(Logical Block Address,LBA)或其他的逻辑管理单元。在一范例实施例中，一个逻辑单元也可对应一个逻辑程序化单元或者由多个连续或不连续的逻辑地址组成。
须注意的是，一个逻辑单元可被映射至一或多个实体单元。若某一实体单元当前有被某一逻辑单元映射，则表示此实体单元当前存储的数据包括有效数据。反之，若某一实体单元当前未被任一逻辑单元映射，则表示此实体单元当前存储的数据为无效数据。
须注意的是，一个逻辑单元亦可被映射至一或多个实体节点。若某一实体节点当前有被某一逻辑单元映射，则表示此实体节点当前存储的数据包括有效数据。反之，若某一实体节点当前未被任一逻辑单元映射，则表示此实体节点当前存储的数据为无效数据。
在一范例实施例中，存储器管理电路51可将描述逻辑单元与实体单元(或实体节点)之间的映射关系的映射信息(亦称为逻辑至实体映射信息)记录于至少一映射表(亦称为逻辑至实体映射表)。当主机***11欲从存储器存储装置10读取数据或写入数据至存储器存储装置10时，存储器管理电路51可根据此映射表中的信息(即映射信息)来存取可复写式非易失性存储器模块43。在一范例实施例中，存储器管理电路51是使用多层映射来存取所述映射表(即逻辑至实体映射表)。
图7是根据本发明的范例实施例所示出的多层映射的示意图。请参照图7，在一范例实施例中，存储器管理电路51可建立映射表71。映射表71对应于逻辑范围A。例如，逻辑范围A可包含连续的逻辑单元LBA(0)～LBA(p)。
在一范例实施例中，存储器管理电路51还可建立子映射表Tb(i)。子映射表Tb(i)可用以记载与逻辑范围A有关的映射信息。例如，存储器管理电路51可将与逻辑范围A有关的映射信息存储于子映射表Tb(i)中。例如，存储器管理电路51可将与逻辑单元LBA(0)～LBA(p)的至少其中之一有关的映射信息存储于子映射表Tb(i)中。
在一范例实施例中，映射表71可用以记载子映射表Tb(i)的地址信息。例如，存储器管理电路51可将子映射表Tb(i)的地址信息存储于映射表71中。子映射表Tb(i)的地址信息可反映子映射表Tb(i)在可复写式非易失性存储器模块43中的存储地址。例如，子映射表Tb(i)的地址信息可反映子映射表Tb(i)存储于可复写式非易失性存储器模块43中的特定实体单元和/或实体节点。尔后，存储器管理电路51可根据映射表71中的信息(例如子映射表Tb(i)的地址信息)来存取子映射表Tb(i)。
在一范例实施例中，子映射表Tb(i)可用以记载逻辑单元LBA(x)的映射信息。例如，逻辑单元LBA(x)可为逻辑单元LBA(0)～LBA(p)的其中之一。存储器管理电路51可将逻辑单元LBA(x)的映射信息存储于子映射表Tb(i)中。逻辑单元LBA(x)的映射信息可反映逻辑单元LBA(x)与可复写式非易失性存储器模块43中的特定实体单元(或特定实体节点)之间的映射关系。例如，逻辑单元LBA(x)的映射信息可反映逻辑单元LBA(x)是映射至可复写式非易失性存储器模块43中的实体节点701。或者，从另一角度而言，逻辑单元LBA(x)的映射信息可反映属于逻辑单元LBA(x)的数据是存储于实体节点701。尔后，存储器管理电路51可根据子映射表Tb(i)中的信息(例如逻辑单元LBA(x)的映射信息)来存取实体节点701。
在一范例实施例中，存储器管理电路51还可建立映射表72。映射表72对应于逻辑范围B。例如，逻辑范围B可包含连续的逻辑单元LBA(q)～LBA(r)。
在一范例实施例中，存储器管理电路51还可建立子映射表Tb(j)。子映射表Tb(j)可用以记载与逻辑范围B有关的映射信息。例如，存储器管理电路51可将与逻辑范围B有关的映射信息存储于子映射表Tb(j)中。例如，存储器管理电路51可将与逻辑单元LBA(q)～LBA(r)的至少其中之一有关的映射信息存储于子映射表Tb(j)中。
在一范例实施例中，映射表72可用以记载子映射表Tb(j)的地址信息。例如，存储器管理电路51可将子映射表Tb(j)的地址信息存储于映射表72中。子映射表Tb(j)的地址信息可反映子映射表Tb(j)在可复写式非易失性存储器模块43中的存储地址。例如，子映射表Tb(j)的地址信息可反映子映射表Tb(j)存储于可复写式非易失性存储器模块43中的特定实体单元和/或实体节点。尔后，存储器管理电路51可根据映射表72中的信息(例如子映射表Tb(j)的地址信息)来存取子映射表Tb(j)。
在一范例实施例中，子映射表Tb(j)可用以记载逻辑单元LBA(y)的映射信息。例如，逻辑单元LBA(y)可为逻辑单元LBA(q)～LBA(r)的其中之一。存储器管理电路51可将逻辑单元LBA(y)的映射信息存储于子映射表Tb(j)中。逻辑单元LBA(y)的映射信息可反映逻辑单元LBA(y)与可复写式非易失性存储器模块43中的特定实体单元(或特定实体节点)之间的映射关系。例如，逻辑单元LBA(y)的映射信息可反映逻辑单元LBA(y)是映射至可复写式非易失性存储器模块43中的实体节点702。或者，从另一角度而言，逻辑单元LBA(y)的映射信息可反映属于逻辑单元LBA(y)的数据是存储于实体节点702。尔后，存储器管理电路51可根据子映射表Tb(j)中的信息(例如逻辑单元LBA(y)的映射信息)来存取实体节点702。
在一范例实施例中，映射表71与72用以执行第一层映射，且子映射表Tb(i)与Tb(j)用以执行第二层映射。例如，在第一层映射中，记录于映射表71中的子映射表Tb(i)的地址信息可反映子映射表Tb(i)与子映射表Tb(i)的存储地址之间的映射关系。在第二层映射中，记录于子映射表Tb(i)中的逻辑单元LBA(x)的映射信息则可反映逻辑单元LBA(x)与实体单元701之间的映射关系。在一范例实施例中，在建立第一层映射的过程中，存储器管理电路51可对应更新映射表71和/或72，并且在建立第二层映射的过程中，存储器管理电路51可对应更新子映射表Tb(i)和/或Tb(j)。此外，第一层映射所使用的映射表的总数、第二层映射所使用的映射表的总数及每一个映射表所记载的信息内容皆可根据实务需求调整，本发明不加以限制。
在一范例实施例中，存储器管理电路51可从主机***11接收一个操作指令。此操作指令可用以指示读取、写入或删除属于逻辑单元LBA(x)的数据。响应于此操作指令，存储器管理电路51可根据逻辑单元LBA(x)所属的逻辑范围A来发送读取指令序列至可复写式非易失性存储器模块43。此读取指令序列可用以从可复写式非易失性存储器模块43读取映射表71。然后，存储器管理电路51可将所读取的映射表71缓存于缓冲存储器55中。
在将映射表71缓存于缓冲存储器55后，存储器管理电路51可从映射表71中取得子映射表Tb(i)的地址信息。存储器管理电路51可根据子映射表Tb(i)的地址信息发送读取指令序列至可复写式非易失性存储器模块43。此读取指令序列可用以从可复写式非易失性存储器模块43读取子映射表Tb(i)。然后，存储器管理电路51可将所读取的子映射表Tb(i)缓存于缓冲存储器55中。
在一范例实施例中，响应于此操作指令为读取指令，存储器管理电路51可根据子映射表Tb(i)中的逻辑单元LBA(x)的映射信息，来发送读取指令序列至可复写式非易失性存储器模块43。此读取指令序列用以指示可复写式非易失性存储器模块43从实体节点701读取属于逻辑单元LBA(x)的数据。
在一范例实施例中，响应于此操作指令为写入指令，存储器管理电路51可在子映射表Tb(i)中更新(例如新增或修改)逻辑单元LBA(x)的映射信息。例如，存储器管理电路51可在子映射表Tb(i)中新增可反映逻辑单元LBA(x)与实体节点701之间的映射关系的映射信息。同时，存储器管理电路51可发送写入指令序列至可复写式非易失性存储器模块43。此写入指令序列用以指示可复写式非易失性存储器模块43将此写入指令所指示存储的数据写入至实体节点701。
在一范例实施例中，响应于此操作指令为删除指令，存储器管理电路51亦可在子映射表Tb(i)中更新(例如移除)逻辑单元LBA(x)的映射信息。例如，存储器管理电路51可在子映射表Tb(i)中移除反映逻辑单元LBA(x)与实体节点701之间的映射关系的映射信息。在一范例实施例中，在子映射表Tb(i)中移除逻辑单元LBA(x)的映射信息，等同于将属于逻辑单元LBA(x)的数据从可复写式非易失性存储器模块43中删除。
在一范例实施例中，若来自主机***11的下一个操作指令是指示读取、写入或删除属于逻辑单元LBA(y)的数据，则存储器管理电路51可先将缓冲存储器55中的映射表71回存至可复写式非易失性存储器模块43中，以释放出缓冲存储器55中额外的存储空间。然后，存储器管理电路51可根据逻辑单元LBA(y)所属的逻辑范围B来发送读取指令序列至可复写式非易失性存储器模块43。此读取指令序列可用以从可复写式非易失性存储器模块43读取映射表72。然后，存储器管理电路51可将所读取的映射表72缓存于缓冲存储器55中。然后，存储器管理电路51可查询映射表72以执行相关的表格查询或更新操作，在此不重复说明。
须注意的是，在一范例实施例中，若从主机***11连续接收到的多个操作指令所指示存取的多个逻辑单元位于不同的逻辑范围内，且缓冲存储器55中用以存储执行第一层映射所需的映射表(例如图7的映射表71和/或72)的存储空间较为有限，则在连续执行此些操作指令的过程中，执行第一层映射所需的多个映射表会被频繁地被从可复写式非易失性存储器模块43读取出来以及回存至可复写式非易失性存储器模块43，从而造成额外的写入放大。在一范例实施例中，存储器管理电路51可通过优化后的映射表更新机制来改善上述问题。
图8至图10是根据本发明的范例实施例所示出的映射表更新操作的示意图。请参照图8，存储器管理电路51可从主机***11接收多个操作指令CMD(0)～CMD(4)。每一个操作指令可指示更新属于特定逻辑单元的数据。例如，操作指令CMD(0)～CMD(4)可分别用以更新属于逻辑单元LBA(a)～LBA(e)的数据。以下为了说明方便，是假设操作指令CMD(0)～CMD(4)皆为写入指令。
在一范例实施例中，存储器管理电路51可将操作指令CMD(0)～CMD(4)依序缓存于缓冲存储器55的一个指令伫列中。例如，假设操作指令CMD(0)最先被接收且操作指令CMD(4)最晚被被接收，则操作指令CMD(0)～CMD(4)在此指令伫列中的排序如图8所示。
在一范例实施例中，是假设逻辑单元LBA(a)、LBA(c)及LBA(e)属于逻辑范围A(即LBA(0)～LBA(p))，且逻辑单元LBA(b)与LBA(d)属于逻辑范围B(即LBA(q)～LBA(r))。然而，在另一范例实施例中，逻辑单元LBA(a)～LBA(e)所属的逻辑范围亦可根据实务需求调整，本发明不加以限制。
请参照图8与图9，在接收到操作指令CMD(0)～CMD(4)后，存储器管理电路51可根据缓冲存储器55中对应于相同逻辑范围(即逻辑范围A)的操作指令CMD(0)、CMD(2)及CMD(4)执行一个表格更新操作(亦称为第一表格更新操作)。
在第一表格更新操作中，存储器管理电路51可将对应于逻辑范围A的映射表71(亦称为第一映射表)从可复写式非易失性存储器模块43读取出来并将映射表71缓存于缓冲存储器55中。映射表71可记载子映射表Tb(0)、Tb(2)及Tb(4)的地址信息。在取得映射表71后，存储器管理电路51可从映射表71中读取子映射表Tb(0)、Tb(2)及Tb(4)的地址信息。根据子映射表Tb(0)、Tb(2)及Tb(4)的地址信息，存储器管理电路51可将子映射表Tb(0)、Tb(2)及Tb(4)从可复写式非易失性存储器模块43中读取出来。然后，存储器管理电路51可将子映射表Tb(0)、Tb(2)及Tb(4)缓存于缓冲存储器55中。
在将子映射表Tb(0)、Tb(2)及Tb(4)缓存于缓冲存储器55后，存储器管理电路51可根据操作指令CMD(0)、CMD(2)及CMD(4)分别在子映射表Tb(0)、Tb(2)及Tb(4)中更新(例如新增或修改)逻辑单元LBA(a)、LBA(c)及LBA(e)的映射信息。例如，根据操作指令CMD(0)、CMD(2)及CMD(4)，存储器管理电路51可在子映射表Tb(0)中新增逻辑单元LBA(a)的映射信息以反映逻辑单元LBA(a)与实体节点901之间的映射关系、在子映射表Tb(2)中新增逻辑单元LBA(c)的映射信息以反映逻辑单元LBA(c)与实体节点902之间的映射关系、并在子映射表Tb(4)中新增逻辑单元LBA(e)的映射信息以反映逻辑单元LBA(e)与实体节点903之间的映射关系。同时，存储器管理电路51可根据操作指令CMD(0)、CMD(2)及CMD(4)发送多个写入指令序列至可复写式非易失性存储器模块43。此些写入指令序列分别用以指示可复写式非易失性存储器模块43将操作指令CMD(0)、CMD(2)及CMD(4)所指示的数据分别存储至实体节点901～903中。
在一范例实施例中，存储器管理电路51可持续检查缓冲存储器55中是否还有尚未执行且对应于逻辑范围A的操作指令。响应于缓冲存储器55中不存在尚未执行且对应于逻辑范围A的操作指令，存储器管理电路51可将映射表71回存至可复写式非易失性存储器模块43。然而，若缓冲存储器55中还有尚未执行且对应于逻辑范围A的操作指令，则存储器管理电路51可暂时将映射表71保留于缓冲存储器55中并持续根据映射表71执行第一表格更新操作。此外，在将映射表71回存至可复写式非易失性存储器模块43后，存储器管理电路51可在缓冲存储器55中删除映射表71以释放出新的存储空间。
在一范例实施例中，在回存映射表71之前，存储器管理电路51还可在映射表71中更新子映射表Tb(0)、Tb(2)及Tb(4)的地址信息。例如，更新后的子映射表Tb(0)、Tb(2)及Tb(4)的地址信息可反映子映射表Tb(0)、Tb(2)及Tb(4)在可复写式非易失性存储器模块43中的新的存储地址。然后，存储器管理电路51可将更新后的映射表71回存至可复写式非易失性存储器模块43。尔后，存储器管理电路51可将子映射表Tb(0)、Tb(2)及Tb(4)存储至所述新的存储地址。
请参照图8与图10，在完成子映射表Tb(0)、Tb(2)及Tb(4)的更新(即第一表格更新操作)后，存储器管理电路51可根据缓冲存储器55中对应于另一逻辑范围(即逻辑范围B)的操作指令CMD(1)与CMD(3)执行另一个表格更新操作(亦称为第二表格更新操作)。
在第二表格更新操作中，存储器管理电路51可将对应于逻辑范围B的映射表72(亦称为第二映射表)从可复写式非易失性存储器模块43读取出来并将映射表72缓存于缓冲存储器55中。映射表72可记载子映射表Tb(1)与Tb(3)的地址信息。在取得映射表72后，存储器管理电路51可从映射表72中读取子映射表Tb(1)与Tb(3)的地址信息。根据子映射表Tb(1)与Tb(3)的地址信息，存储器管理电路51可将子映射表Tb(1)与Tb(3)从可复写式非易失性存储器模块43中读取出来。然后，存储器管理电路51可将子映射表Tb(1)与Tb(3)缓存于缓冲存储器55中。
在将子映射表Tb(1)与Tb(3)缓存于缓冲存储器55后，存储器管理电路51可根据操作指令CMD(1)与CMD(3)分别在子映射表Tb(1)与Tb(3)中更新(例如新增或修改)逻辑单元LBA(b)与LBA(d)的映射信息。例如，根据操作指令CMD(1)与CMD(3)，存储器管理电路51可在子映射表Tb(1)中新增逻辑单元LBA(b)的映射信息以反映逻辑单元LBA(b)与实体节点1001之间的映射关系并在子映射表Tb(3)中新增逻辑单元LBA(d)的映射信息以反映逻辑单元LBA(d)与实体节点1002之间的映射关系。同时，存储器管理电路51可根据操作指令CMD(1)与CMD(3)发送多个写入指令序列至可复写式非易失性存储器模块43。此些写入指令序列分别用以指示可复写式非易失性存储器模块43将操作指令CMD(1)与CMD(3)所指示的数据分别存储至实体节点1001与1002中。
在一范例实施例中，存储器管理电路51可持续检查缓冲存储器55中是否还有尚未执行且对应于逻辑范围B的操作指令。响应于缓冲存储器55中不存在尚未执行且对应于逻辑范围B的操作指令，存储器管理电路51可将映射表72回存至可复写式非易失性存储器模块43。然而，若缓冲存储器55中还有尚未执行且对应于逻辑范围B的操作指令，则存储器管理电路51可暂时将映射表72保留于缓冲存储器55中并持续根据映射表72执行第二表格更新操作。
在一范例实施例中，在回存映射表72之前，存储器管理电路51还可在映射表72中更新子映射表Tb(1)与Tb(3)的地址信息。例如，更新后的子映射表Tb(1)与Tb(3)的地址信息可反映子映射表Tb(1)与Tb(3)在可复写式非易失性存储器模块43中的新的存储地址。尔后，存储器管理电路51可将子映射表Tb(1)与Tb(3)存储至所述新的存储地址。
特别是，在图8的范例实施例中，通过一次性或连续性地针对缓冲存储器55中对应于相同的逻辑范围的操作指令进行映射表的更新，可有效减少对用于第一层映射的映射表(例如映射表71与72)的存取频率。由此，可有效提高映射表的更新效率和/或减少对可复写式非易失性存储器模块的写入放大。此外，若缓冲存储器55的容量较大，则多个用于第一层映射的映射表(例如映射表71与72)也可同时存储于缓冲存储器55中并可同时使用，本发明不加以限制。
图11是根据本发明的范例实施例所示出的映射表更新方法的流程图。请参照图11，在步骤S1110中，从主机***接收多个操作指令。在步骤S1120中，根据所述多个操作指令中的第一操作指令与第三操作指令执行第一表格更新操作。步骤S1120可包括步骤S1121～S1123。在步骤S1121中，从可复写式非易失性存储器模块读取第一映射表至缓冲存储器。在步骤S1122中，根据第一映射表中的第一地址信息从可复写式非易失性存储器模块读取第一子映射表与第三子映射表至缓冲存储器。在步骤S1123中，根据第一操作指令与第三操作指令在缓冲存储器中更新第一子映射表中的第一映射信息与第三子映射表中的第三映射信息。
在完成第一表格更新操作后，在步骤S1130中，根据所述多个操作指令中的第二操作指令执行第二表格更新操作。步骤S1130可包括步骤S1131～S1133。在步骤S1131中，从可复写式非易失性存储器模块读取第二映射表至缓冲存储器。在步骤S1132中，根据第二映射表中的第二地址信息从可复写式非易失性存储器模块读取第二子映射表至缓冲存储器。在步骤S1133中，根据第二操作指令在缓冲存储器中更新第二子映射表中的第二映射信息。
然而，图11中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图11中各步骤可以实作为多个程序码或是电路，本案不加以限制。此外，图11的方法可以搭配以上范例实施例使用，也可以单独使用，本案不加以限制。
综上所述，本发明的范例实施例所提出的映射表更新方法、存储器存储装置及存储器控制电路单元，可通过一次性或连续性地针对缓冲存储器中对应于相同的逻辑范围的操作指令进行映射表的更新，从而有效减少对用于第一层映射的映射表的存取频率。由此，可有效提高映射表的更新效率和/或减少对可复写式非易失性存储器模块的写入放大。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (18)

1.一种映射表更新方法，其特征在于，用于可复写式非易失性存储器模块，所述映射表更新方法包括：
从主机***接收多个操作指令，其中所述多个操作指令包括第一操作指令、第二操作指令及第三操作指令，所述第一操作指令指示更新属于第一逻辑单元的数据，所述第二操作指令指示更新属于第二逻辑单元的数据，所述第三操作指令指示更新属于第三逻辑单元的数据；
根据所述第一操作指令与所述第三操作指令执行第一表格更新操作，其中所述第一表格更新操作包括：
从所述可复写式非易失性存储器模块读取第一映射表至缓冲存储器；
根据所述第一映射表中的第一地址信息从所述可复写式非易失性存储器模块读取第一子映射表与第三子映射表至所述缓冲存储器；以及
根据所述第一操作指令与所述第三操作指令在所述缓冲存储器中更新所述第一子映射表与所述第三子映射表；以及
在完成所述第一表格更新操作后，根据所述第二操作指令执行第二表格更新操作，其中所述第二表格更新操作包括：
从所述可复写式非易失性存储器模块读取第二映射表至缓冲存储器；
根据所述第二映射表中的第二地址信息从所述可复写式非易失性存储器模块读取第二子映射表至所述缓冲存储器；以及
根据所述第二操作指令在所述缓冲存储器中更新所述第二子映射表。
2.根据权利要求1所述的映射表更新方法，其中所述第一地址信息反映所述第一子映射表与所述第三子映射表在所述可复写式非易失性存储器模块中的第一存储地址，且所述第二地址信息反映所述第二子映射表在所述可复写式非易失性存储器模块中的第二存储地址。
3.根据权利要求1所述的映射表更新方法，其中在所述缓冲存储器中更新所述第一子映射表的步骤包括：
在所述第一子映射表中更新所述第一逻辑单元的第一映射信息，
在所述缓冲存储器中更新所述第二子映射表的步骤包括：
在所述第二子映射表中更新所述第二逻辑单元的第二映射信息，并且
在所述缓冲存储器中更新所述第三子映射表的步骤包括：
在所述第三子映射表中更新所述第三逻辑单元的第三映射信息。
4.根据权利要求1所述的映射表更新方法，其中所述第一表格更新操作还包括：
在更新所述第一子映射表与所述第三子映射表后，将所述第一映射表回存至所述可复写式非易失性存储器模块，以释放出所述缓冲存储器中用以存放所述第二映射表的存储空间。
5.根据权利要求1所述的映射表更新方法，其中所述第一逻辑单元与所述第三逻辑单元属于第一逻辑范围，所述第二逻辑单元属于第二逻辑范围，且所述第一逻辑范围不同于所述第二逻辑范围。
6.根据权利要求1所述的映射表更新方法，还包括：
将所述多个操作指令缓存于所述缓冲存储器的指令伫列中，
其中在所述指令伫列中，所述第二操作指令排序在所述第一操作指令与所述第三操作指令之间。
7.一种存储器存储装置，其特征在于，包括：
连接接口单元，用以连接至主机***；
可复写式非易失性存储器模块；以及
存储器控制电路单元，连接至所述连接接口单元与所述可复写式非易失性存储器模块，
其中所述存储器控制电路单元用以：
从所述主机***接收多个操作指令，其中所述多个操作指令包括第一操作指令、第二操作指令及第三操作指令，所述第一操作指令指示更新属于第一逻辑单元的数据，所述第二操作指令指示更新属于第二逻辑单元的数据，所述第三操作指令指示更新属于第三逻辑单元的数据；
根据所述第一操作指令与所述第三操作指令执行第一表格更新操作，其中所述第一表格更新操作包括：
从所述可复写式非易失性存储器模块读取第一映射表至缓冲存储器；
根据所述第一映射表中的第一地址信息从所述可复写式非易失性存储器模块读取第一子映射表与第三子映射表至所述缓冲存储器；以及
根据所述第一操作指令与所述第三操作指令在所述缓冲存储器中更新所述第一子映射表与所述第三子映射表；以及
在完成所述第一表格更新操作后，根据所述第二操作指令执行第二表格更新操作，其中所述第二表格更新操作包括：
从所述可复写式非易失性存储器模块读取第二映射表至缓冲存储器；
根据所述第二映射表中的第二地址信息从所述可复写式非易失性存储器模块读取第二子映射表至所述缓冲存储器；以及
根据所述第二操作指令在所述缓冲存储器中更新所述第二子映射表。
8.根据权利要求7所述的存储器存储装置，其中所述第一地址信息反映所述第一子映射表与所述第三子映射表在所述可复写式非易失性存储器模块中的第一存储地址，且所述第二地址信息反映所述第二子映射表在所述可复写式非易失性存储器模块中的第二存储地址。
9.根据权利要求7所述的存储器存储装置，其中所述存储器控制电路单元在所述缓冲存储器中更新所述第一子映射表的操作包括：
在所述第一子映射表中更新所述第一逻辑单元的第一映射信息，
所述存储器控制电路单元在所述缓冲存储器中更新所述第二子映射表的操作包括：
在所述第二子映射表中更新所述第二逻辑单元的第二映射信息，并且
所述存储器控制电路单元在所述缓冲存储器中更新所述第三子映射表的操作包括：
在所述第三子映射表中更新所述第三逻辑单元的第三映射信息。
10.根据权利要求7所述的存储器存储装置，其中所述第一表格更新操作还包括：
在更新所述第一子映射表与所述第三子映射表后，将所述第一映射表回存至所述可复写式非易失性存储器模块，以释放出所述缓冲存储器中用以存放所述第二映射表的存储空间。
11.根据权利要求7所述的存储器存储装置，其中所述第一逻辑单元与所述第三逻辑单元属于第一逻辑范围，所述第二逻辑单元属于第二逻辑范围，且所述第一逻辑范围不同于所述第二逻辑范围。
12.根据权利要求7所述的存储器存储装置，其中所述存储器控制电路单元更用以：
将所述多个操作指令缓存于所述缓冲存储器的指令伫列中，
其中在所述指令伫列中，所述第二操作指令排序在所述第一操作指令与所述第三操作指令之间。
13.一种存储器控制电路单元，其特征在于，用于控制可复写式非易失性存储器模块，所述存储器控制电路单元包括：
主机接口，用以连接至主机***；
存储器接口，用以连接至所述可复写式非易失性存储器模块；以及
存储器管理电路，连接至所述主机接口与所述存储器接口，
其中所述存储器管理电路用以：
从所述主机***接收多个操作指令，其中所述多个操作指令包括第一操作指令、第二操作指令及第三操作指令，所述第一操作指令指示更新属于第一逻辑单元的数据，所述第二操作指令指示更新属于第二逻辑单元的数据，所述第三操作指令指示更新属于第三逻辑单元的数据；
根据所述第一操作指令与所述第三操作指令执行第一表格更新操作，其中所述第一表格更新操作包括：
从所述可复写式非易失性存储器模块读取第一映射表至缓冲存储器；
根据所述第一映射表中的第一地址信息从所述可复写式非易失性存储器模块读取第一子映射表与第三子映射表至所述缓冲存储器；以及
根据所述第一操作指令与所述第三操作指令在所述缓冲存储器中更新所述第一子映射表与所述第三子映射表；以及
在完成所述第一表格更新操作后，根据所述第二操作指令执行第二表格更新操作，其中所述第二表格更新操作包括：
从所述可复写式非易失性存储器模块读取第二映射表至缓冲存储器；
根据所述第二映射表中的第二地址信息从所述可复写式非易失性存储器模块读取第二子映射表至所述缓冲存储器；以及
根据所述第二操作指令在所述缓冲存储器中更新所述第二子映射表。
14.根据权利要求13所述的存储器控制电路单元，其中所述第一地址信息反映所述第一子映射表与所述第三子映射表在所述可复写式非易失性存储器模块中的第一存储地址，且所述第二地址信息反映所述第二子映射表在所述可复写式非易失性存储器模块中的第二存储地址。
15.根据权利要求13所述的存储器控制电路单元，其中所述存储器管理电路在所述缓冲存储器中更新所述第一子映射表的操作包括：
在所述第一子映射表中更新所述第一逻辑单元的第一映射信息，
所述存储器管理电路在所述缓冲存储器中更新所述第二子映射表的操作包括：
在所述第二子映射表中更新所述第二逻辑单元的第二映射信息，并且
所述存储器管理电路在所述缓冲存储器中更新所述第三子映射表的操作包括：
在所述第三子映射表中更新所述第三逻辑单元的第三映射信息。
16.根据权利要求13所述的存储器控制电路单元，其中所述第一表格更新操作还包括：
在更新所述第一子映射表与所述第三子映射表后，将所述第一映射表回存至所述可复写式非易失性存储器模块，以释放出所述缓冲存储器中用以存放所述第二映射表的存储空间。
17.根据权利要求13所述的存储器控制电路单元，其中所述第一逻辑单元与所述第三逻辑单元属于第一逻辑范围，所述第二逻辑单元属于第二逻辑范围，且所述第一逻辑范围不同于所述第二逻辑范围。
18.根据权利要求13所述的存储器控制电路单元，其中所述存储器管理电路更用以：
将所述多个操作指令缓存于所述缓冲存储器的指令伫列中，
其中在所述指令伫列中，所述第二操作指令排序在所述第一操作指令与所述第三操作指令之间。
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