CN116137263A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN116137263A
CN116137263A CN202211271522.6A CN202211271522A CN116137263A CN 116137263 A CN116137263 A CN 116137263A CN 202211271522 A CN202211271522 A CN 202211271522A CN 116137263 A CN116137263 A CN 116137263A
Authority
CN
China
Prior art keywords
pads
row
semiconductor chip
center
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211271522.6A
Other languages
English (en)
Inventor
土屋惠太
仮屋崎修一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN116137263A publication Critical patent/CN116137263A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02375—Top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0239—Material of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1413—Square or rectangular array
    • H01L2224/14133—Square or rectangular array with a staggered arrangement, e.g. depopulated array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本公开涉及一种半导体器件。该半导体器件包括布线基板，布线基板具有：具有焊盘的第一布线层；以及具有布线和过孔焊台的第二布线层。过孔焊台包括：第一行过孔焊台，分别连接到焊盘中的第一行焊盘；以及第二行过孔焊台，分别连接到焊盘中的第二行焊盘。在透视平面图中，第一行过孔焊台具有第一过孔焊台和第二过孔焊台，第一过孔焊台被布置为使得第一过孔焊台中的每个的中心在远离半导体芯片的第一侧的方向上从与对应第一行焊盘的中心重叠的位置偏移，第二过孔焊台被布置为使得第二过孔焊台中的每个的中心布置在与第一过孔焊台相比更靠近第一侧的位置处。在透视平面图中，第一过孔焊台和第二过孔焊台沿着第一侧在第一方向上交替布置。

Description

半导体器件
技术领域
本发明涉及一种半导体器件，例如，一种适用于包括布线基板的半导体器件的技术，在布线基板上，多个端子布置在半导体芯片的安装表面侧。
背景技术
日本专利申请特开号2018-093107公开了一种在多个布线层上布置(多个)引出布线的技术。日本专利申请特开号2019-186479公开了一种半导体器件，其中多个布线布置在与连接半导体芯片的电极的焊台重叠的位置处。
发明内容
本申请的(多个)发明人正在开发一种用于提高半导体器件的性能的技术。作为技术开发的一部分，发明人推进技术开发，以制造以下各项的更高密度的传输路径：安装在布线基板上的半导体芯片中输入的信号；或从半导体芯片输出的信号。例如，在其中半导体芯片通过触发器芯片安装在布线基板上的类型的半导体器件中，促进了半导体芯片中的电极端子数目的增加和布置密度的增加。为了满足其要求，布线基板需要一种技术来以高密度布置大量引出布线。仅通过改进(多个)布线来进行处理可能会限制符合上述要求的合规性。因此，需要一种用于通过布线布局的设计来实现高密度布线的技术开发。
其他问题和新特征根据本说明书的描述和附图中可以看出。
根据一个实施例的一种半导体器件具有：包括第一表面和布置在第一表面上的多个电极端子的半导体芯片；以及其上安装有半导体芯片的布线基板。布线基板具有：分别具有多个焊盘的第一布线层；具有分别电连接到多个焊盘的多个布线和分别连接到多个布线的多个过孔焊台的第二布线层；以及分别将第一布线层上的多个焊盘与第二布线层上的多个过孔焊台电连接的多个过孔布线。在从半导体芯片查看布线基板的透视平面图中，布线基板上的第一布线层和第二布线层中的每个包括与半导体芯片重叠的区域和与半导体芯片不重叠的第二区域。多个焊盘中的每个焊盘布置在第一布线层的第一区域中。多个布线中的每个布线布置在第二布线层上的第一区域和第二线层上的第二区域中的每个中，使得多个布线中的每个布线在透视平面图中跨越半导体芯片的第一侧。多个焊盘包括：在透视平面图中沿着半导体芯片的第一侧布置并且布置在最靠近第一侧的位置处的多个第一行焊盘；以及在透视平面图中沿着半导体芯片的第一侧布置并且布置在第二靠近第一侧的位置处并且紧邻多个第一行焊盘的多个第二行焊盘。多个第一过孔焊台包括分别连接到多个第一行焊盘的多个第一行过孔焊台；以及分别连接到多个第二行焊盘的多个第二行过孔焊台。多个第一行过孔焊台具有多个第一过孔焊台和多个第二过孔焊台，多个第一过孔焊台被布置为使得多个第一过孔焊台中的每个第一过孔焊台的中心在透视平面图中在远离半导体芯片的第一侧的方向上从与对应第一行焊盘的中心重叠的位置偏移，多个第二过孔焊台被布置为使得在透视平面图中，与第一过孔焊台相比，多个第二过孔焊台中的每个第二过孔焊台的中心布置在更靠近半导体芯片的第一侧的位置处。在透视平面图中，多个第一过孔焊台和多个第二过孔焊台沿着半导体芯片的第一侧在第一方向上交替布置。
附图说明
图1是示出根据实施例的电子设备的配置示例的说明图；
图2是示出图1所示的电子设备具有的电路的配置示例的说明图；
图3是图1所示的两个半导体器件中的一个的俯视图；
图4是图3所示的半导体器件的底视图；
图5是沿着图3的A-A线获取的截面图；
图6是图5所示的半导体芯片的电极布置面的平面图；
图7是放大的平面图，其通过放大示出了图5所示的布线基板的顶面中与布置在图6所示的A部分中的多个电极相对的端子(焊盘)周围的***；
图8是放大的平面图，其示出了图7所示的平面图中覆盖布线层的绝缘膜被移除的状态；
图9是沿着图7的B-B线获取的放大的截面图；
图10是放大的平面图，其示出了图5所示的第二布线层，并且示出了与图7所示的部分重叠的部分；
图11是作为与图7所示的布线基板相关的修改示例的布线基板的放大的平面图；
图12是放大的平面图，其示出了图11所示的平面图中覆盖布线层的绝缘膜被移除的状态；
图13是沿着图11的C-C线获取的放大的平面图；以及
图14是放大的平面图，其示出了作为图10的修改示例的布线基板的第二布线层，并且示出了与图11所示的部分重叠的部分。
具体实施方式
<本申请的描述性形式、基本用语、法律解释>
在本申请中，为了方便起见，通过将实施例划分为多个部分等来描述实施例，但这些部分并不相互独立，除非另有特别规定，并且这些部分是单个示例的相应部分，或者这些部分中的一个部分是对另一部分的部分详细描述，或者是修改示例等的一部分或全部，而不考虑在前描述或在后描述。此外，原则上将省略对相同的一个或多个部分的重复描述。此外，实施例中的每个组件都不是必需的，除非另有特别规定，或者数目在理论上是有限的，并且上下文另有明确规定。
类似地，在对实施例等的描述中，关于材料和组成等，即使在下面的实施例中提到组成元素等是“由A构成”或“由A组成”，当然也不排除A以外的其他元素，除非特别规定A是其唯一元素。例如，“硅构件”等并不限于纯硅，显而易见，硅构件包括由硅锗(SiGe)合金制成的构件、由含有硅作为主要成分的多元合金制成的构件、以及含有其他添加剂等的构件。此外，镀金、铜层、镀镍等包括含有金、铜、镍等作为主要成分的构件、以及纯构件，除非另有明确说明。
此外，当提及特定值或量时，大于或小于特定值或量的值或量也适用，除非另有说明，或除非该值或量在逻辑上仅限于特定值或量，并且该值或量根据上下文显然仅限于特定值或量。此外，在下面提到的描述中，一个值和另一值可以是“相同”或被描述为“一致”，但“相同”和“一致”这两个词的相应含义不仅包含绝对相同的情况，还包含在被视为基本相等的范围内有(多个)误差的情况。
此外，在实施例的每个附图中，相同或相似的部分用相同或相似符号或附图标记表示，其解释原则上不再重复。
此外，在附图中，如果附图因说明阴影而变得复杂，或者无法明确区分阴影与间隙或间距，则即使附图是截面图，也可以省略阴影等。就这一点而言，即使孔是平面闭合的，在附图中也可以省略背景轮廓，例如，在从解释中可以清楚地理解孔等的情况下。此外，为了明确指出它们不是间隙或间距，或者为了明确指出区域之间的边界，即使附图不是截面图，阴影和虚线图案也被添加到附图中。
<电子设备>
首先，下面将参考图1和图2描述根据本实施例的半导体器件的使用示例。图1是示出根据本实施例的包括半导体器件的电子设备的配置示例的说明图。此外，图2是示出图1所示的电子设备具有的电路的配置示例的说明图。顺便提及，在图1中，图2所示的信号传输路径SGP用粗线示意性地示出，以明确指示半导体器件PKG1和半导体器件PKG2彼此电连接。
图1所示的电子设备(electronic device)(电子设备(electronic装备))EDV1包括布线基板(主板、安装基板)MB1、和安装在布线基板MB1上的半导体器件PKG1、PKG2。半导体器件PKG1、PKG2经由形成在布线基板MB1上的信号传输路径SGP彼此电连接。经由信号传输路径SGP传输的信号包括从半导体器件PKG1输出的信号SGT和输入到半导体器件PKG1的信号SGR。此外，信号传输路径SGP包括传输信号SGT的信号传输路径SGPT和传输信号SGR的信号传输路径SGPR。
在图1所示的示例中，信号SGT从半导体器件PKG1输出，并且输入到半导体器件PKG2中。此外，信号SGR从半导体器件PKG2输出，并且输入到半导体器件PKG1中。然而，信号SGT的输出目的地和信号SGR的输出源不限于图1所示的示例，并且具有各种修改示例。由于图1所示的半导体器件PKG1、PKG2具有相同结构，下面将典型地描述半导体器件PKG1。
如图2所示，电子设备EDV1具有多个信号传输路径SGP。信号传输路径SGP是一种高速传输路径(高速信号传输路径)，信号在该高速传输路径(高速信号传输路径)中以5Gbps(千兆比特/秒)或更高的传输速率被传输。顺便提及，在本实施例中，作为高速传输路径的信号传输路径SGP的示例，将描述具有所谓的单端结构的传输路径，其中不同信号被传输到多个信号传输路径SGP中的每个。然而，下述技术也可以应用于具有差分***的传输路径，其中一个信号经由构成差分对的一对信号传输路径来传输。
如图2所示，半导体器件PKG1具有的半导体芯片(半导体组件、电子组件)CHP1包括多个电极(电极端子)。半导体芯片CHP1具有的多个电极包括信号电极(信号电极端子)Tx，用作输出信号(传输信号)的信号SGT(参见图1)通过该信号电极(信号电极端子)Tx被传输。此外，半导体芯片CHP1具有的多个电极包括信号电极(信号电极端子)Rx，用作输入信号(接收信号)的信号SGR(参见图1)通过该信号电极(信号电极端子)Rx被传输。顺便提及，以下，信号电极Tx或信号电极Rx可以统称为信号电极Sx。
图2典型地示出了半导体器件PKG1具有的多个信号传输路径SGP中的两个输出信号传输路径SGPT和两个输入信号传输路径SGPR。然而，半导体器件PKG1具有的信号传输路径SGP的数目大于图2所示的数目。
此外，半导体芯片CHP1具有的多个电极包括提供参考电位(第一电位)VSS的电极(参考电位电极、第一电位电极)Vs，以及提供电源电位(第二电压)VDD的电极(电源电位电极、第二电位电极)Vd。电源电位VDD经由电极Vd被提供给半导体芯片CHP1(具体地，半导体芯片CHP1具有的电路)。此外，参考电位VSS经由电极Vs被提供给半导体芯片CHP1(具体地，半导体芯片CHP1具有的电路)。半导体芯片CHP1具有的多个电路中的至少一些由电源电位VDD与参考电压VSS之间的电位差生成的驱动电压来驱动。例如，参考电位VSS为接地电位，并且电源电位VDD高于参考电位VSS。
<半导体器件>
以图1所示的半导体器件PKG1为例，将描述半导体器件PKG1中的信号传输路径的结构示例。首先，将描述半导体器件PKG1的概要，然后将描述信号传输路径的结构。图3是图1所示的两个半导体器件中的一个的俯视图。图4是图3所示的半导体器件的底视图。此外，图5是沿着图3的A-A线获取的截面图。另外，图6是图5所示的半导体芯片的电极布置表面的平面图。
图3所示的本实施例的半导体器件PKG1包括布线基板SUB1和安装在布线板SUB1上的半导体芯片CHP1。如图5所示，布线基板SUF1具有半导体芯片CHP1安装在其上的顶面(面、主表面、芯片安装表面、第一主表面)2t、以及与顶面2t相对的底面(面、主表面、安装表面、第二主表面)2b。此外，布线基板SUB1具有多个侧面2s(参见图3和图4)，与顶面2t和底面2b的相应***相交。在本实施例的情况下，布线基板SUB1的顶面2t(参见图3)和底面2b(参见图4)每个是四边形。
布线基板SUB1是将安装在顶面2t上的半导体芯片CHP1和作为主板(安装基板)的布线基板MB1(参见图1)电连接的***器(继电器基板)。布线基板SUB1具有多个布线层(图5所示的示例中的八个层)WL1、WL2、WL3、WL4、WL5、WL6、WL7和WL8，该布线层用于电连接在作为芯片安装表面的顶面2t侧的端子(焊盘2PD)以及在作为安装表面的底面2b侧的端子(焊台2LD)。每个布线层位于顶面2t与底面2b之间。每个布线层具有导体图案，诸如作为提供电信号或电力的路径的布线。此外，在布线层之间布置有绝缘膜2e。相应布线层通过过孔布线2v(其是穿过绝缘膜2e的层间导电路径)或通孔布线2THW彼此电连接。
此外，多个布线层中布置在最上面的表面2t侧的布线层WL1覆盖有绝缘膜(阻焊膜)SR1。布线层WL1上形成有多个焊盘2PD。此外，设置有多个焊台2LD的布线层WL8设置在布线基板SUB1的底面2b侧。布线层WL8覆盖有作为阻焊膜的绝缘膜SR2。设置在布线层WL1上的多个焊盘2PD和设置在布线层WL8上的多个焊台2LD中的每个通过形成在布线基板SUB1具有的每个布线层上的导体图案(布线2d和导体图案2CP)、过孔布线2v和通孔布线2THW被电连接。
顺便提及，在图5中，连接到信号焊盘SxP并且电连接相应布线层的多个过孔布线2v被层叠，以便通过一个附图来说明信号焊盘SxP经由布线2d、多个过孔布线2v和通孔布线2THW连接到焊台2LD和焊球SB。然而，多个过孔布线2v和导体图案2CP的每个布局不限于图5所示的示例，并且具有各种修改示例。
此外，布线基板SUB1是通过例如在由其中玻璃纤维浸渍有树脂的预浸料制成的绝缘层(芯材、芯绝缘层)2CR的顶面2Ct和底面2Cb上用堆叠方法层压多个布线层中的每个来形成的。此外，绝缘层2CR的顶面2Ct侧的布线层WL4和底面2Cb侧的布线层WL5通过多个通孔布线2THW电连接，通孔布线2THW嵌入所提供的多个通孔中，以便从顶面2Ct和底面2Cb中的一个穿透到另一个。
在布线基板SUB1的顶面2t侧的布线层WL1上形成有电连接到半导体芯片CHP1的多个焊盘(端子、键合焊盘、半导体芯片连接焊台)2PD。此外，作为半导体器件PKG1的外部输入/输出端子的多个焊台2LD形成在布线基板SUB1的底面2b侧的布线层WL8上。多个焊盘2PD和多个焊台2LD通过形成在布线基板SUB1上的布线2d、过孔布线2v和通孔布线2THW彼此电连接。稍后将描述焊盘2PD和布线层WL2的连接结构的细节。
在图5所示的示例中，布线基板SUB1示出了其中多个布线层层压在作为芯材的绝缘层2CR的顶面2Ct侧和底面2Cb侧中的每个上布线基板。然而，用作图5的修改示例的可以是所谓的无芯基板，其不具有由硬材料(诸如预浸料)制成的绝缘层2CR，并且通过将绝缘膜2e和导体图案(诸如布线2d)依次层压而形成。当使用无芯基板时，不会形成通孔布线2THW，并且每个布线层通过过孔布线2v被电连接。此外，图5说明性地示出了具有八个布线层的布线基板SUB1。然而，作为修改示例，例如，可以使用具有九层或更多层或七层或更少层的布线基板。此外，在图5所示的示例中，焊球(焊料、外部端子、电极、外部电极)SB连接到多个焊台2LD中的每个。当半导体器件PKG1安装在图1所示的布线基板MB1上时，焊球SB是导电构件，该导电构件电连接布线板MB1侧的多个端子(未示出)和多个焊台2LD。例如，焊球SB是含有铅(Pb)的Sn-Pb焊料或由基本上不含铅的所谓的无铅焊料制成的焊料。例如，无铅焊料的示例包括仅锡(Sn)、锡铋(Sn-Bi)、锡铜银(Sn-Cu-Ag)、锡铜铜(Sn-铜)等。此处，无铅焊料表示铅(Pb)含量为0.1wt％或更少，并且该含量被定义为RoHS(有害物质限制)指令的标准。
如图4所示，多个焊球SB布置成矩阵(阵列模式、矩阵模式)。此外，尽管在图4中省略了，但多个焊球SB键合到的多个焊台2LD(参见图5)也布置成矩阵。以这种方式，其中多个外部端子(焊球SB、焊台2LD)在布线基板SUB1的安装表面侧布置成矩阵的半导体器件称为面积阵列型半导体器件。面积阵列型半导体器件可以有效地使用布线基板SUB1的安装表面(底面2b)侧作为(多个)外部端子的布置空间，从而使得即使外部端子的数目增加，也可以优选地抑制半导体器件的安装面积的增加。其中外部端子的数目随着功能性和集成度的提高而增加的半导体器件可以以节省空间的方式安装。
半导体器件PKG1具有安装在布线基板SUB1上的半导体芯片CHP1。如图5所示，每个半导体芯片CHP1具有前表面(主表面、顶面)3t和与前表面相对的后表面(主表面、底面)3b。此外，半导体芯片CHP1具有与前表面3t和后表面3b相交的多个侧面3s。在如图3所示的平面图中，半导体芯片CHP1具有四边形的外部形状，其具有比布线基板SUB1小的平坦区域。在图3所示的示例中，半导体晶片CHP1安装在布线基板SUB1的上表面2t的中心区域(包括顶面2t的中心的区域)，半导体芯片CHP1的四个侧面3s中的每个沿着布线基板SUB1的四个侧表面2s中的每个延伸。
如图6所示，半导体芯片CHP1的前表面3t包括：侧面3s1；与侧面3s1相对的侧面3s2；与侧面3s1和侧面3s2相交的侧面3s3；以及与侧面3s3相对的侧面3s4。多个电极(焊盘、电极端子)3PD布置在半导体芯片CHP1的前表面3t侧。多个电极3PD从绝缘膜(钝化膜、保护绝缘膜)3PF暴露，该绝缘膜(钝化膜、保护绝缘膜)3PF在半导体芯片CHP1的前表面3t上覆盖半导体芯片CHP1的前表面3t的大部分。多个电极3PD从最靠近前表面3t的外边缘的最外圆周朝向前表面3t的中心以多行布置在前表面3t上。例如，如果假定半导体芯片CHP1的侧面3s1被设置为参考，则多个电极3PD包括：最靠近侧面3s1的多个第一行电极3PL1；最靠近侧面3s1并且紧邻第一行电极3PL1的多个第二行电极3PL2；最靠近侧面3s1并且紧邻第二行电极3PL2的多个第三行电极3PL3；最靠近侧面3s1并且紧邻第三行电极3PL3的多个第四行电极3PL4；最靠近侧面3s1并且紧邻第四行电极3PL4的多个第五行电极3PL5；以及最靠近侧面3s1并且紧邻第五行电极3PL5的多个第六行电极3PL6。
在本实施例中，多个电极3PD在半导体芯片CHP1的前表面3t上布置成矩阵(矩阵图案或阵列图案)。通过将半导体芯片CHP1的多个电极3PD布置成矩阵，半导体芯片CHP1的前表面3t可以有效地用作电极布置空间，因此，即使半导体芯片CHP1的电极数目增加，也可以优选地抑制平坦区域的增加。在图6所示的示例中，多个电极3PD布置成犬齿图案。即，多个第一行电极3PL1和多个第二行电极3PL2中的每个沿着作为侧面3s1的延伸方向的X方向布置(布置成阵列)。在正交于X方向的Y方向上，多个第二行电极3PL2没有与多个第一行电极3PL1线性地布置，而是被布置为在彼此相邻的第一行电极3PL1之间偏移。
此外，在图5所示的示例中，半导体芯片CHP1以其中前表面3t与布线基板SUB1的上表面2t相对的状态安装在布线基板SUB1上。这种安装方法称为正面向下安装方法或倒装芯片连接方法。
虽然图中省略了，但是多个半导体元件(电路元件)形成在半导体芯片CHP1的主表面上(具体地，半导体元件形成区域设置在半导体基板的元件形成表面上，该半导体基板是半导体芯片CHP1的基材)。多个电极3PD分别通过布线(图中省略)电连接到多个半导体元件，该布线形成在半导体芯片CHP1的内部部分中(具体地，在前表面3t与未示出的半导体元件形成区域之间)的布线层上。
半导体芯片CHP1(具体地，半导体芯片CHP1的基材)由例如硅(Si)制成。此外，在前表面3t上形成有覆盖半导体芯片CHP1的基材和布线的绝缘膜3PF(参见图6)，并且多个电极3PD的每个部分在形成在绝缘膜3PF中的开口中从绝缘膜暴露。此外，多个电极3PD中的每个由金属制成，并且在本实施例中，由例如铝(Al)制成。
如图5所示，突出电极3BP连接到多个电极3PD中的每个，并且半导体芯片CHP1的多个电极3PD和布线基板SUB1的多个焊盘2PD经由多个突出电极3BP彼此连接。突出电极(凸块电极)3BP是被形成以在半导体芯片CHP1的前表面3t上突出的金属构件(导电构件)。在本实施例中，突出电极3BP是所谓的焊料凸块，其中焊料经由底层金属膜(凸块下金属)层压在电极3PD上。下面的金属膜可以例示为例如层压膜(在某些情况下，在镍膜上进一步形成有金(Au)膜)，其中钛(Ti)、铜(Cu)和镍(Ni)从与电极3PD的连接表面侧被层压。此外，作为构成焊料凸块的焊料，含铅焊料或无铅焊料可以类似于上述焊料凸块SB使用。当半导体芯片CHP1安装在布线基板SUB1上时，焊料凸块预先形成在多个电极3PD和多个焊盘2PD上，并且热处理(回流处理)在焊料凸块彼此接触的状态下被执行。通过这样做，焊料凸块彼此集成以形成突出电极3BP。此外，作为本实施例的修改示例，可以使用柱状凸块(柱状电极)作为突出电极3BP，其中在由铜(Cu)或镍(Ni)制成的导体柱的尖端表面上形成有焊料膜。
在半导体芯片CHP1与布线基板SUB1之间布置有底层填充树脂(绝缘树脂)UF。底层填充树脂UF被布置为封闭半导体芯片CHP1的前表面3t与布线基板SUB1的上表面2t之间的空间。多个突出电极3BP中的每个用底层填充树脂UF密封。此外，底层填充树脂UF由绝缘(非导电)材料(例如，树脂材料)制成，并且被布置为密封半导体芯片CHP1与布线基板SUB1之间的电连接部分(多个突出电极3BP的接合部分)。以这种方式，通过用底层填充树脂UF覆盖多个突出电极3BP与多个焊盘2PD之间的接合部分，可以放松半导体芯片CHP1与布线基板SUB1之间的电连接部分中生成的应力。此外，还可以放松半导体芯片CHP1的多个电极3PD与多个突出电极3BP之间的接合部分处生成的应力。此外，受保护的还可以是其上形成有半导体芯片CHP1的半导体元件(电路元件)的主表面。
顺便提及，尽管图中省略了，但是作为本实施例的修改示例，散热器可以附接到半导体芯片CHP1的背面3b。
<焊盘周围的结构配置示例>
接下来，将描述图5所示的半导体器件PKG1具有的多个焊盘2PD与布线层WL2之间的连接结构的细节。图7是放大的平面图，其示出了图5所示的布线基板的顶面上与布置在图6所示的A部分中的多个电极相对的端子(焊盘)的***。图7所示多个焊盘2PD的每个***部分覆盖有绝缘膜SR1。在图7中，焊盘2PD的外周的轮廓用虚线示出。图8是放大的平面图，其示出了图7所示的平面图中覆盖布线层的绝缘膜被移除的状态。图8通过虚线示出了每个过孔布线2v的轮廓，并且通过虚线单点线示出了图7所示的开口SRh的轮廓。图9是沿着图7的B-B线获取的放大的截面图。图10是放大的平面图，其示出了图5所示的第二布线层，并且示出了与图7所示的部分重叠的部分。在图10中，为了便于区分其中形成有导体图案的部分和另一部分，阴影被附加到多个布线2d、多个过孔焊台2vL和多个过孔布线2v中的每个。图7、图8和图10中的每个是从半导体芯片CHP1侧从图5所示的布线基板SUB1具有的多个布线层中的任何层看到的透视平面图。顺便提及，稍后描述的图11、图12和图14中的每个也是从半导体芯片CHP1侧从图5所示的布线基板SUB1具有的多个布线层中的任何层看到的透视平面图。在图8中，标记和图示的是第一行焊盘2PD的中心CPD、过孔焊台2vL1的中心CVL1(参见图10)、连接到过孔焊台2vL1的过孔布线2v的中心CV1、过孔焊台2vL2的中心CVL2(参见图10)和连接到过孔焊台2vL2的过孔布线2v的中心CV2的每个位置。类似地，在图8中，标记和图示的是第二行焊盘2PD的中心CPD、第二行过孔焊台2LL2的中心CVL3(参见图10)、连接到第二行过孔焊台2LL2的过孔布线2v的中心CV3、第三行过孔焊台2LL3的中心CVL4(参见图10)和连接到第三行过孔焊台2LL3的过孔布线2v的中心CV4的每个位置。
在从半导体芯片CHP1侧查看的透视平面图中，图5所示的布线基板SUB1和多个布线层中的每个包括：与半导体芯片CHP1重叠的区域(第一区域)CHR1(参见图7)；以及与半导体芯片CHP1不重叠并且围绕区域CHR1的区域。此外，多个布线层中的每个包括边界线CBL1(参见图7)，该边界线CBL1是区域CHR1与区域CHR2之间的边界，并且在透视平面图中与半导体芯片CHP1的侧面3s1(参见附图6)重叠。在图7、图8和图10中，区域CH1与区域CHR2之间的边界线CBL1用虚线双点线表示。在以下描述中，使用边界线CBL1描述的文本中的术语“边界线CBL1”可以理解为短语“从半导体芯片CHP1侧查看的平面图中半导体芯片CHP1的侧面3s1”。
如图7所示，多个焊盘2PD的每个***部分被绝缘膜SR1覆盖，并且多个焊盘2PD的每个中央部分在形成在绝缘膜SR1中的开口SRh中从绝缘膜SR1暴露。如图9所示，从开口SRh暴露的焊盘2PD的一部分键合到突出电极3BP。多个焊盘2PD与图6所示的多个电极3PD相互相对。布线基板SUB1具有的多个焊盘2PD形成信号传输路径、参考电位供应路径或电源电位供应路径。
此外，如图7所示，多个焊盘2PD在布线基板SUB1的顶面2t上布置成多行。例如，如果假定图8所示的布线层WL1的边界线CBL1被设置为参考，则多个焊盘2PD包括：最靠近边界线CBL1的多个第一行焊盘2PL1；最靠近边界线CBL1并且紧邻第一行焊盘2PL1的多个第二行焊盘2PL2；最靠近边界线CBL1并且紧邻第二行焊盘2PL2的多个第三行焊盘2PL3。顺便提及，在本实施例中，多个第一行焊盘2PL1之间的间距、多个第二行焊盘2PL2之间的间距和多个第三行焊盘2PL3之间的间距在设计上至少是相同的。图7和图8所示的多个焊盘2PD中的每个例如包括参考图2所述的信号传输路径SGP。在图7所示的示例中，多个焊盘2PD布置成犬齿图案。即，多个第一行焊盘2PL1和多个第二行焊盘2PL2中的每个沿着作为边界线CBL1的延伸方向的X方向布置。在正交于X方向的Y方向上，多个第二行焊盘2PL2没有与多个第一行焊盘2PL1线性地布置，而是被布置为在彼此相邻的第一行焊盘2PL1之间偏移。换言之，多个第二行焊盘2PL2中的每个在X方向上布置为位于多个第一行焊盘2PL1之间。
多个焊盘2PD中的每个通过过孔布线2v连接到形成在图10所示的布线层WL2上的过孔焊台2vL。多个过孔焊台2vL包括：连接到多个第一行焊盘2PL1的多个第一行过孔焊台2LL1(参见图7)；连接到多个第二行焊盘2PL2的多个第二行过孔焊台2LL2；以及连接到多个第三行焊盘2PL3的多个第三行过孔焊台2LL3(参见图7)。
多个过孔焊台2vL中的每个连接到布线2d。换言之，多个布线2d分别电连接到多个焊盘2PD。具体地，多个布线2d和多个焊盘2PD经由多个过孔布线2v彼此电连接。在像本实施例一样具有大量信号传输路径的半导体器件的情况下，连接到大量焊盘2PD中的每个的布线2d(参见图10)被布置为从图7所示的区域CHR1向区域CHR2延伸。换言之，多个布线2d中的每个布置在图10所示的布线层WL2的区域CHR1和布线层WL2的区域CHR2中的每个中，以便从图6所示的半导体芯片CHP1侧从布线基板SUB1(参见图10)查看的透视平面图中跨越半导体芯片CHP1的侧面3s1。由于多个布线2d中的每个被布置为跨越区域CHR1与区域CHR2之间的边界线CBL1，大量信号传输路径可以从区域CHR1引出到区域CHR2。
当半导体芯片CHP1的尺寸增加被抑制并且端子数目增加时，图6所示的半导体芯片CHP1的多个电极3PD的布局需要高密度。此外，当电极3PD的布置间距变小时，需要用于减小图7所示的布线基板SUB1上的焊盘2PD(参见图7)的布置间距的技术。
例如，在图7所示的示例的情况下，作为相邻的第一行焊盘2PL1的中心距的间距P1为150至200μm。此外，图8所示的多个焊盘2PD的每个直径被设置为95μm，并且开口SRh的直径被设置为68μm。此外，图10所示的多个过孔焊台2vL的每个直径例如为63μm。此外，图8所示的多个过孔布线2v的每个直径例如为25μm。此外，图10所示的示例是基于以下设计规则而设计的：布线宽度为11.7μm，相邻导体图案之间的最短距离为12.0。
当焊盘2PD的间距P1变小时，很难在相邻焊盘2PD之间布置(多个)信号布线。在布置连接到焊盘2PD的大量信号布线时，需要在连接到多个焊盘2PD的多个焊台2vL中的相邻焊台2vL(参见图10)之间布置多个信号布线。例如，在本实施例的一个示例的情况下，如图10所示，在相邻的第一行过孔焊台2LL1之间布置有五个布线2d。
作为应对因端子数目增加而导致引出布线数目增加的一种方法，有一种方法采用使布线2d的布线宽度和相邻布线2d之间的分隔距离缩小的设计规则。然而，仅通过如上所述的布线2d等的细度进行处理会带来限制。此外，作为用于增加引出布线数目的另一种方法，可以考虑在多个布线层上形成连接到焊盘2PD的布线2d的方法。从抑制布线层数目增加的角度来看，优选的是，其中布置有引出布线的布线层的数目较小。
因此，本申请的(多个)发明人已经研究了一种用于增加通过上述方法以外的其他方法引出的布线2d的数目的方法，并且找到了本实施例的结构。即，如图10所示，多个第一行过孔焊台2LL1具有：多个过孔焊台2vL1，其被布置为从与多个第一行焊盘2PL1的相应中心CPD(参见图8)重叠的位置在远离布线层WL2的边界线CBL1的方向上偏移(参见图8)；以及多个过孔焊台2vL2，其布置在与多个过孔焊台2vL1相比更靠近布线层WL2的边界线CBL1的位置处。多个过孔焊台2vL1和多个过孔焊台2vL2沿着布线层WL2的边界线CBL1在X方向上交替布置。
换言之，多个第一行过孔焊台2LL1具有多个过孔焊台2vL1，该多个过孔焊台2vL1被布置为使得其中心(参见图8)在透视平面图中从与对应第一行焊盘2PL1(参见图8)的中心CPD(参见图8)重叠的位置在远离半导体芯片CHP1(参见图6)的侧面3s1(参见图6)的方向上偏移。此外，多个第一行过孔焊台2LL1具有多个过孔焊台2vL2，该多个过孔焊台2vL2在透视平面图中布置在与过孔焊台2vL1相比其中心CVL2更靠近半导体芯片CHP1的侧面3s1的位置。在透视平面图中，多个过孔焊台2vL1和多个过孔焊台2vL2沿着半导体芯片CHP1的侧面3s1在X方向上交替布置。
图10所示的配置可以表示如下。多个第一行过孔焊台2LL1包括沿着第二布线层WL2的边界线CBL1在X方向上交替布置的过孔焊台2vL1和过孔焊台2vL2，并且从过孔焊台2vL1到布线层WL2的边界线CBL1的距离D1大于从过孔焊台2vL2到布线层WL2的边界线CBL1的距离D2。
在图10所示的本实施例的结构的情况下，与沿着X方向线性布置多个第一行过孔焊台2LL1的情况相比，可以使彼此相邻的过孔焊台2vL1和过孔焊台2vL2之间的分隔距离更大。因此，即使不采用缩小布线2d的布线宽度和相邻布线2d之间的分隔距离的设计规则，也可以在相邻过孔焊台2vL之间布置五个布线2d。
作为增加过孔焊台2vL1与过孔焊台2vL2之间的分隔距离的方法，除了图10所示的方法外，还有一种方法使过孔焊台2vL1偏移以接近边界线CBL1。然而，根据本申请的发明人的研究，发明人发现，从抑制过孔焊台2vL与过孔布线2v之间的接合接口断裂(破裂)的角度来看，过孔焊台2vL与边界线CBL1之间的距离不应当太近。如图5所示，当半导体芯片CHP1通过倒装芯片连接方法安装在布线基板SUB1上时，在焊盘2PD周围生成因使用期间的温度循环负载等而引起的应力。具体地，由于半导体芯片CHP1与布线基板SUB1之间的线性膨胀系数不同，在连接半导体芯片CHP1和布线基板SUB1的多个焊盘2PD中生成应力。平面图中的应力分布表明，当焊盘2PD靠近半导体芯片CHP1的前表面3t(参见图6)的中心时，其应力变低(较弱)，而当焊盘2PD靠近前表面3t的***部分时，其应力变大(较强)。当焊盘2PD中生成强应力时，应力通过过孔布线2v传输(传播)到布线基板SUB1的内部。此外，根据本发明人的研究，发明人发现，应力集中容易发生在过孔布线2v与过孔焊台2vL之间的接口处，因此，很可能在过孔布线2v与过孔焊台2vL之间的接合接口处发生断裂。顺便提及，在本申请的发明人的研究中，作为温度循环负载，-65℃至150℃的温度循环负载已经被重复1500次施加到完整的半导体器件。因此，过孔布线2v与过孔焊台2vL之间的接合接口的状态通过电子显微镜被获取，并且断裂是否存在被评估。
从上述发现中，发明人了解到，过孔焊台2vL1的位置优选地不要太靠近边界线CBL1。如图10所示，当被布置为从与多个第一行焊盘2PL1的每个中心重叠的位置在远离布线层WL2的边界线CBL1的方向上偏移时(参见图8)，多个过孔焊台2vL1中的每个可以增加过孔焊台2vL1与边界线CBL1之间的距离，因此，从抑制过孔焊台2vL1与过孔布线2v之间的接合接口的断裂的角度来看，这种距离增加是优选的。
此外，根据本申请的发明人的研究，如图9所示，发明人发现，从抑制由于上述应力导致的过孔布线2v与过孔焊台2vL之间的接合接口的断裂的角度来看，过孔焊台2vL1的中心优选地与绝缘膜SR1的开口SRh的轮廓重叠。在图9中，虚线中心线VCL用虚线双点线表示，其中过孔焊台2vL1的中心和过孔布线2v的中心在Z方向上延伸。图10所示的多个过孔焊台2vL1的每个中心布置在与图7所示的绝缘膜SR1的开口SRh的轮廓不重叠的位置处。在焊盘2PD与突出电极3BP之间的接合接口处，开口SRh的轮廓上的上述应力变得最大。因此，与本实施例一样，过孔焊台2vL1的中心布置在与绝缘膜SR1的开口SRh的轮廓不重叠的位置处，这使得可以抑制过孔布线2v与过孔焊台2vL1之间的接合接口的断裂。
图9所示的结构可以通过聚焦于过孔布线2v来描述如下。连接到过孔焊台2vL1的过孔布线2v的中心布置在与绝缘膜SR1的开口SRh的轮廓不重叠的位置处。连接到图10所示的多个过孔焊台2vL1中的每个的过孔布线2v的中心布置在与图7所示的绝缘膜SR1的开口SRh的轮廓不重叠的位置处。这使得可以抑制过孔布线2v与过孔焊台2vL1之间的接合接口的断裂。
从提高过孔布线2v与过孔焊台2vL之间的接合强度的角度来看，优选的是，如图9所示，过孔布线2v的中心和过孔焊台2vL的中心彼此重叠。然而，即使过孔布线2v的中心与过孔焊台2vL的中心在设计中被设计为彼此重叠，根据诸如加工精度等制造条件，过孔布线2v的中心和过孔焊台2vL的中心可能会彼此偏离。如果过孔布线2v的中心和过孔焊台2vL的中心被设计为相彼此重叠，则即使中心位置因加工精度而偏离，也可以减小偏差程度。
此外，如图8所示，过孔焊台2vL2的中心CVL2(参见图10)与第一行焊盘2PPL1的中心CPD重叠。此外，连接到过孔焊台2vL2的过孔布线2v的中心CV2与第一行焊盘2PL1的中心CPD重叠。类似地，多个第二行过孔焊台2LL2的中心CVL3(参见图10)与多个第二行焊盘2PL2的中心CPD重叠。连接到多个第二行过孔焊台2LL2的过孔布线2v的中心CV3与多个第二行焊盘2PL2的中心CPD重叠。此外，多个第三行过孔焊台2LL3的中心CVL4(参见图10)与多个第三行焊盘2PL3的中心CPD重叠。连接到多个第三行过孔焊台2LL3的过孔布线2v的中心CV4与图7所示的多个第三行焊盘2PL3的中心CPD重叠。以这种方式，当不需要过孔焊台2vL和过孔布线2v的位置偏移时，优选地，焊盘2PD的中心、过孔布线2v的中心和过孔焊台2vL的中心被布置为彼此重叠。
尽管在上述实施例中描述了一些修改示例，但下面将描述除上述实施例中描述的修改示例之外的其他典型修改示例。
<第一修改示例>
图11是作为图7所示的布线基板的修改示例的布线基板的放大的平面图。在图11中，与图7中的虚线类似，用虚线示出了焊盘2PD的外周轮廓。图12是放大的平面图，其示出了在图11所示的平面图中覆盖布线层的绝缘膜被移除的状态。在图12中，过孔布线2v的轮廓用虚线示出，并且图11所示的开口SRh的轮廓用破折号单点线示出。图13是沿着图7的C-C线获取的放大的截面图。图14是放大的平面图，其示出了作为图10的修改示例的布线基板的第二布线层，并且示出了与图11所示的部分重叠的部分。在图14中，为了便于区分形成导体图案的部分和其他部分，阴影被附加到多个布线2d、多个过孔焊台2vL和多个过孔布线2v中的每个。在图12中，标记并且图示了焊盘2PD的中心CPD、过孔焊台2vL1的中心CVL1(参见图10)、连接到过孔焊台2vL1的过孔布线2v的中心CV1、过孔焊台2vL2的中心CV2(参见图10)、以及连接到过孔焊台2vL2的过孔布线2v的中心CV2的每个位置。类似地，如图8所示，标记并且图示了第二行焊盘2PD的中心CPD、第二行过孔焊台2LL2的中心CVL3(参见图14)、连接到第二行过孔焊台2LL2的过孔布线2v的中心CV3、第三行过孔焊台2LL3的中心CVL4(参见图14)、以及连接到第三行过孔焊台2LL3的过孔布线2v的CV4的中心的每个位置。
图11至图14所示的半导体器件PKG2(参见图11和图13)具有的布线基板SUB2与图7至图10所示的布线基板SUB1的不同之处在于以下几点。通过比较图12和图14可以看出，多个第二行过孔焊台2LL2(参见图14)的每个中心CVL3(参见图12)被布置为在远离布线层WL2的边界线CBL1的方向上从与多个第二行焊盘2PL2(参见图12)的每个中心CPD(参见图12)重叠的位置偏移。
图11至14所示的布线基板SUB2的结构可以描述如下。多个第二行过孔焊台2LL2的每个中心CVL3(参见图12)与布线层WL2的边界线CBL1(换言之，在透视平面图中，图6所示的半导体芯片CHP1的侧面3s1)之间的分隔距离大于多个第二行焊盘2PL2(参见图8或图12)的每个中心CPD与布线层WL1(参见图12)的边界线CBL1(换言之，在透视平面图中，图6所示的半导体芯片CHP1的侧面3s1)之间的分隔距离。
如图14所示，连接到多个第二行焊盘PL2的多个第二行焊台2LL2在远离边界线CBL1的方向上偏移，因此，与图10所示的示例相比，多个第二行过孔焊台2LL2中的每个与多个过孔焊台2vL1中的每个之间的距离可以增加(加宽)。在这种修改示例的情况下，通过比较图14和图10可以看出，从过孔焊台2vL1到布线层WL2的边界线CBL1的距离D1可以大于图10所示的布线基板SUB1的距离。因此，可以进一步增加彼此相邻的过孔焊台2vL1与过孔焊台2vL2之间的分隔距离，从而可以为布置在布线层WL2中的多个布线2d的设计规则留有余量。
例如，如图13所示，过孔焊台2vL1的中心CVL1(参见图12)布置在绝缘膜SR1的开口SRh之外。图14所示的多个过孔布线2vL1的每个中心CVL1布置在绝缘薄膜STh之外。此外，如图12和图13所示，连接到每个过孔焊台2vL1的过孔布线2v的中心CV1布置在绝缘膜SR1的开口SRh的轮廓之外。
如上所述，在透视平面图中，当过孔布线2v和过孔焊台2vL1的中心CVL1布置在焊盘2PD与突出电极3BP(参见图13)之间的接合接口之外时，很容易抑制上述应力被传输到过孔布线2v与过孔焊台2vL1之间的接合接口。因此，根据该修改示例，可以进一步抑制过孔布线2v与过孔焊台2vL1之间的接合接口处的断裂。
<第二修改示例>
此外，尽管设计规则的示例如图7至图10所示，设计规则的值不限于上述值，可以应用各种修改示例。例如，给出了一个修改示例，其中在上述数值示例中，过孔布线2v的直径扩展到40μm。在这种情况下，由于过孔布线2v与过孔焊台2vL之间的连接区域增加，因此可以提高接合强度。此外，例如，给出了一个修改示例，其中在上述数值示例中，过孔焊台2vL的直径设置为53μm。在这种情况下，由于相邻过孔焊台2vL之间的分隔距离可以增加，因此可以放宽与布线宽度和导体图案的分隔距离有关的设计规则。
<第三修改示例>
此外，图7、图8、图11和图12所示的多个焊盘2PD中的每个焊盘例如是用于信号传输的焊盘，通过该焊盘可以传输电信号。然而，被包括在多个信号传输路径之间的可以是图2所示的参考电位VSS的电源路径，例如，作为信号传输路径的回流或电磁波屏蔽的传输路径。
<第四修改示例>
此外，例如，尽管如上所述描述了各种修改示例，但是上述每个修改示例可以组合并且应用。
尽管本发明人的发明在上述实施例的基础上进行了具体描述，但本发明不限于上述实施例，并且不用说，可以在不脱离其范围的情况下进行各种修改。

Claims (12)

1.一种半导体器件，包括：
半导体芯片，具有第一表面以及布置在所述第一表面上的多个电极端子；以及
布线基板，所述半导体芯片安装在所述布线基板上，
其中所述半导体基板包括：
第一布线层，具有分别连接到所述多个电极端子的多个焊盘；
第二布线层，具有分别电连接到所述多个焊盘的多个布线，以及分别连接到所述多个布线的多个过孔焊台；以及
多个过孔布线，分别将所述第一布线层上的所述多个焊盘与所述第二布线层上的所述多个过孔焊台电连接，
其中在从所述半导体芯片查看所述布线基板的透视平面图中，所述第一布线层和所述第二布线层中的每一者包括：
第一区域，与所述半导体芯片重叠；以及
第二区域，与所述半导体芯片不重叠，
其中所述多个焊盘中的每个焊盘被布置在所述第一布线层的所述第一区域中，
其中所述多个布线中的每个被布线布置在所述第二布线层上的所述第一区域和所述第二线层上的所述第二区域中的每一者中，使得所述多个布线中的每个布线在所述透视平面图中跨越所述半导体芯片的第一侧，
其中所述多个焊盘包括：
多个第一行焊盘，在所述透视平面图中沿着所述半导体芯片的所述第一侧布置，并且布置在最靠近所述第一侧的位置处；以及
多个第二行焊盘，在所述透视平面图中沿着所述半导体芯片的所述第一侧布置，并且布置在第二靠近所述第一侧的位置处，其中所述多个过孔焊台包括：
多个第一行过孔焊台，分别连接到所述多个第一行焊盘；以及
多个第二行过孔焊台，分别连接到所述多个第二行焊盘，其中所述多个第一行过孔焊台具有：
多个第一过孔焊台，被布置为使得在所述透视平面图中所述多个第一过孔焊台中的每个第一过孔焊台的中心在远离所述半导体芯片的所述第一侧的方向上、相比于与对应第一行焊盘的中心重叠的位置偏移，以及
多个第二过孔焊台，被布置为使得在所述透视平面图中，所述多个第二过孔焊台中的每个第二过孔焊台的中心布置在与所述第一过孔焊台相比更靠近所述半导体芯片的所述第一侧的位置处，以及
其中在所述透视平面图中，所述多个第一过孔焊台和所述多个第二过孔焊台沿着所述半导体芯片的所述第一侧在第一方向上交替布置。
2.根据权利要求1所述的半导体器件，
其中所述多个第二行过孔焊台的每个中心被布置为使得在所述透视平面图中，所述多个第二行过孔焊台的每个中心在远离所述半导体芯片的所述第一侧的方向上从与所述多个第二行焊盘的每个中心重叠的位置偏移。
3.根据权利要求1所述的半导体器件，
其中所述多个焊盘的每个***部分覆盖有第一绝缘膜，并且所述多个焊盘的每个中央部分在形成在所述第一绝缘膜中的开口中从所述第一绝缘膜暴露，并且
其中所述多个第一过孔焊台的每个中心布置在与所述第一绝缘膜中的所述开口的轮廓不重叠的位置处。
4.根据权利要求3所述的半导体器件，
其中所述多个第一过孔焊台的每个中心布置在所述第一绝缘膜中的所述开口的轮廓之外，并且
其中所述多个第二行过孔焊台中的每个第二行过孔焊台被布置为使得在所述透视平面图中，所述多个第二行过孔焊台中的每个第二过孔焊台在远离所述半导体芯片的所述第一侧的方向上从与所述多个第二行焊盘的每个中心重叠的位置偏移。
5.根据权利要求1所述的半导体器件，
其中所述多个焊盘的每个***部分覆盖有第一绝缘膜，并且所述多个焊盘的每个中央部分在形成在所述第一绝缘膜中的开口中从所述第一绝缘膜暴露，并且
其中连接到所述多个第一过孔焊台中的每个第一过孔焊台的过孔布线的中心被布置在与所述第一绝缘膜中的所述开口的轮廓不重叠的位置中。
6.根据权利要求5所述的半导体器件，
其中连接到所述多个第一过孔焊台中的每个第一过孔焊台的所述过孔布线的中心被布置在所述第一绝缘膜中的所述开口的所述轮廓之外，并且
其中所述多个第二行过孔焊台中的每个第二行过孔焊台被布置为使得在所述透视平面图中，所述多个第二行过孔焊台中的每个第二过孔焊台在远离所述半导体芯片的所述第一侧的方向上从与所述多个第二行焊盘的每个中心重叠的位置偏移。
7.根据权利要求1所述的半导体器件，
其中所述多个第二行焊盘中的每个第二行焊盘被布置为使得所述多个第二行焊盘中的每个第二行焊盘在所述第一方向上位于所述多个第一行焊盘之间。
8.根据权利要求1所述的半导体器件，
其中所述多个第二过孔焊台的中心与所述多个第一行焊盘的中心重叠。
9.一种半导体器件，包括：
半导体芯片，具有第一表面以及布置在所述第一表面上的多个电极端子；以及
布线基板，所述半导体芯片安装在所述布线基板上，
其中所述布线基板具有：
第一布线层，连接到所述多个电极端子的多个焊盘布置在所述第一布线层上；
第二布线层，电连接到所述多个焊盘的多个布线以及连接所述多个布线的相应部分的多个过孔焊台布置在所述第二布线层上；以及
多个过孔布线，所述第一布线层的所述多个焊盘和所述第二布线层的所述多个过孔焊台电连接到所述多个过孔布线，
其中在从所述半导体芯片查看所述布线基板的透视平面图中，所述布线基板上的所述第一布线层和所述第二布线层中的每一者包括：
第一区域，与所述半导体芯片重叠；
第二区域，与所述半导体芯片不重叠；
第一边界线，用作所述第一区域与所述第二区域之间的边界并且与所述半导体芯片重叠，
其中所述多个焊盘中的每个焊盘被布置在所述第一布线层的所述第一区域中，
其中所述多个布线中的每个布线被布置为使得所述多个布线中的每个布线在所述透视平面图中跨越所述半导体芯片的所述第一侧，其中所述多个焊盘包括：
多个第一行焊盘，在所述透视平面图中沿着所述第一边界线布置，并且布置在最靠近所述第一边界线的位置处；以及
多个第二行焊盘，在所述透视平面图中沿着所述第一边界线布置，并且布置在第二靠近所述第一边界线的位置处，
其中所述多个过孔焊台包括：
多个第一行过孔焊台，连接到所述多个第一行焊盘；以及
多个第二行过孔焊台，连接到所述多个第二行焊盘，
其中所述多个第一行过孔焊台包括第一过孔焊台和第二过孔焊台，在所述透视平面图中，所述第一过孔焊台和所述第二过孔焊台沿着所述半导体芯片的所述第一侧在第一方向上交替布置，以及
其中在所述透视平面图中从所述第一过孔焊台到所述半导体芯片的所述第一侧的距离大于在所述透视平面图中从所述第二过孔焊台到所述半导体芯片的所述第一侧的距离。
10.根据权利要求9所述的半导体器件，
其中在所述透视平面图中所述多个第二行过孔焊台的每个中心与所述半导体芯片的所述第一侧之间的分隔距离大于所述多个第二行焊盘的每个中心与所述第一布线层上的所述第一边界线之间的分隔距离。
11.根据权利要求9所述的半导体器件，
其中所述多个焊盘的每个***部分覆盖有第一绝缘膜，并且所述多个焊盘的每个中央部分从形成在所述第一绝缘膜中的开口暴露，并且
其中所述多个第一过孔焊台的每个中心布置在与所述第一绝缘膜中的所述开口的轮廓不重叠的位置处。
12.根据权利要求9所述的半导体器件，
其中所述多个焊盘的每个***部分覆盖有第一绝缘膜，并且所述多个焊盘的每个中央部分在形成在所述第一绝缘膜中的开口中从所述第一绝缘膜暴露，并且
其中连接到所述多个第二过孔焊台中的每个第二过孔焊台的过孔布线的中心布置在与所述第一绝缘膜中的所述开口的轮廓不重叠的位置处。
CN202211271522.6A 2021-11-18 2022-10-17 半导体器件 Pending CN116137263A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/529,972 US11699645B2 (en) 2021-11-18 2021-11-18 Semiconductor device having wiring substrate with lead-out wirings
US17/529,972 2021-11-18

Publications (1)

Publication Number Publication Date
CN116137263A true CN116137263A (zh) 2023-05-19

Family

ID=86324071

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211271522.6A Pending CN116137263A (zh) 2021-11-18 2022-10-17 半导体器件

Country Status (2)

Country Link
US (1) US11699645B2 (zh)
CN (1) CN116137263A (zh)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013074054A (ja) * 2011-09-27 2013-04-22 Renesas Electronics Corp 電子装置、配線基板、及び、電子装置の製造方法
US10109570B2 (en) * 2016-09-21 2018-10-23 Intel Corporation Radial solder ball pattern for attaching semiconductor and micromechanical chips
JP6744202B2 (ja) 2016-12-06 2020-08-19 ルネサスエレクトロニクス株式会社 半導体装置
JP7001530B2 (ja) 2018-04-16 2022-01-19 ルネサスエレクトロニクス株式会社 半導体装置
JP2019205122A (ja) * 2018-05-25 2019-11-28 ルネサスエレクトロニクス株式会社 半導体装置
JP7134077B2 (ja) * 2018-11-26 2022-09-09 ルネサスエレクトロニクス株式会社 半導体装置および電子装置

Also Published As

Publication number Publication date
US11699645B2 (en) 2023-07-11
US20230154839A1 (en) 2023-05-18

Similar Documents

Publication Publication Date Title
US9330992B2 (en) Wiring substrate for a semiconductor device having differential signal paths
CN108140616B (zh) 半导体器件
JP6449760B2 (ja) 半導体装置
US10763214B2 (en) Semiconductor device
CN110034085B (zh) 半导体器件
CN105826300B (zh) 半导体器件
US10043755B2 (en) Electronic device
US11784173B2 (en) Semiconductor device including a circuit for transmitting a signal
JP2019114601A (ja) 半導体装置
CN111223836B (zh) 半导体器件和电子设备
US10937753B1 (en) Semiconductor device
US11158597B2 (en) Electronic device including through conductors in sealing body
US8354744B2 (en) Stacked semiconductor package having reduced height
TWI770287B (zh) 半導體裝置
CN116137263A (zh) 半导体器件
JP2011222901A (ja) 半導体装置
US11990397B2 (en) Semiconductor device having conductive patterns with mesh pattern and differential signal wirings
US20240153854A1 (en) Semiconductor device
KR20180115696A (ko) 3d 전자 모듈의 칩 상호접속상의 소형화된 칩의 방법
CN115732460A (zh) 半导体器件
CN115483188A (zh) 半导体器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication