CN116130410A - 一种互联结构的制备方法 - Google Patents

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CN116130410A CN202211258134.4A CN202211258134A CN116130410A CN 116130410 A CN116130410 A CN 116130410A CN 202211258134 A CN202211258134 A CN 202211258134A CN 116130410 A CN116130410 A CN 116130410A
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Abstract

本发明提供一种互联结构的制备方法，包括：提供第一半导体基层和第二半导体基层；在部分厚度的第一半导体基层中形成第一凹槽；在第一凹槽中形成第一导电件；在部分厚度的第二半导体基层中形成第二凹槽；在第二凹槽中形成第二导电件；将所述第一半导体基层和所述第二半导体基层键合在一起的同时，将所述第一导电件和所述第二导电件键合在一起；对所述第一半导体基层背离所述第二半导体基层的一侧表面减薄处理直至暴露出第一导电件；对所述第二半导体基层背离第一半导体基层的一侧表面减薄处理直至暴露出第二导电件。所述互联结构的制备方法不易使第一半导体基层和第二半导体基层发生裂片且形成的互联结构的具有较高的深宽比和较高的导电率。

Description

一种互联结构的制备方法
技术领域
本发明涉及半导体技术领域，具体涉及一种互联结构的制备方法。
背景技术
3D－TSV集成技术是微电子核心技术之一，目前，在己出现了许多新的3D封装技术中，TSV技术是3D领域多芯片叠层化集成和电互连的关键性技术，其优势有：互连长度可以缩短到与芯片厚度相等，使逻辑模块垂直堆叠代替了水平分布；显著的减小了延迟和电感效应，有利于提高数字信号传输速度和微波的传输；可以实现高密度、高深宽比的连接，从而能够实现复杂的多片全硅***集成，密度比当前用于先进多片模块的物理封装高出许多倍，同时更加节能，预期TSV能把芯片的功耗降低大约40％。但是由于工艺的限制，目前一些工艺步骤只能完成深宽比小于10：1的TSV的加工，如CVD绝缘层、PVD种子层以及电镀填充等。如果制作深宽比大于10：1的TSV结构，从工艺上目前就难以实现且存在裂片的风险，这就需要提供一种新的互联结构的制备方法。
发明内容
因此，本发明要解决的技术问题在于克服现有技术中的互联结构的制备方法存在裂片的风险且形成的互联结构达到的深宽比较小的缺陷，从而提供一种互联结构的制备方法。
本发明提供一种互联结构的制备方法，包括：提供第一半导体基层和第二半导体基层；在部分厚度的第一半导体基层中形成第一凹槽；在第一凹槽中形成第一导电件；在部分厚度的第二半导体基层中形成第二凹槽；在第二凹槽中形成第二导电件；将所述第一半导体基层和所述第二半导体基层键合在一起的同时，将所述第一导电件和所述第二导电件键合在一起；对所述第一半导体基层背离所述第二半导体基层的一侧表面减薄处理直至暴露出第一导电件；对所述第二半导体基层背离第一半导体基层的一侧表面减薄处理直至暴露出第二导电件。
可选的，所述第一半导体基层具有相对的第一面和第二面；所述第二半导体基层具有相对的第三面和第四面；将第一半导体基层和第二半导体基层键合在一起之前，所述第一凹槽自第一面延伸至部分第一半导体基层中，所述第二凹槽自第三面延伸至部分第二半导体基层中；所述互联结构的制备方法还包括：形成第一导电件之前，在所述第一凹槽的内壁表面以及第一凹槽周围的第一面形成第一钝化层；形成第二导电件之前，在所述第二凹槽的内壁表面以及第二凹槽周围的第三面形成第二钝化层；通过将第一钝化层和第二钝化层键合使第一半导体基层和第二半导体基层键合在一起；对所述第一半导体基层背离第二半导体基层的一侧表面减薄处理的过程中，去除了第一导电件和第二面之间的第一钝化层；对所述第二半导体基层背离第一半导体基层的一侧表面减薄处理的过程中，去除了第二导电件和第四面之间的第二钝化层。
可选的，对所述第一半导体基层背离第二半导体基层的一侧表面减薄处理之后，且对所述第二半导体基层背离第一半导体基层的一侧表面减薄处理之前，在第一导电件背离所述第二导电件的一侧表面形成第一重布线层；对所述第二半导体基层背离第一半导体基层的一侧表面减薄处理之后，在第二导电件背离所述第一导电件的一侧表面形成第二重布线层。
可选的，还包括：提供临时载板；在第一导电件背离所述第二导电件的一侧表面形成第一重布线层之后，对所述第二半导体基层背离第一半导体基层的一侧表面减薄处理之前，将第一半导体基层和临时载板键合；在第二导电件背离所述第一导电件的一侧表面形成第二重布线层之后，将所述临时载板从所述第一半导体基层上剥离。
可选的，所述第一凹槽的深度和宽度之比为5：1～10：1。
可选的，所述第一凹槽的深度20微米～200微米；所述第一凹槽的宽度为2微米～50微米。
可选的，所述第二凹槽的深度和宽度之比为5：1～10：1。
可选的，所述第二凹槽的深度为20微米～200微米；所述第二凹槽的宽度为2微米～50微米。
可选的，所述第一钝化层的厚度为0.1微米～5微米；所述第二钝化层的厚度为0.1微米～5微米。
本发明技术方案，具有如下优点：
本发明提供的互联结构的制备方法，提供第一半导体基层和第二半导体基层；在部分厚度的第一半导体基层中形成第一凹槽；在第一凹槽中形成第一导电件；在部分厚度的第二半导体基层中形成第二凹槽；在第二凹槽中形成第二导电件；将所述第一半导体基层和所述第二半导体基层键合在一起的同时，将所述第一导电件和所述第二导电件键合在一起；所述第一导电件和所述第二导电件直接键合在一起有利于提高所述互联结构的电导率和深宽比。对所述第一半导体基层背离所述第二半导体基层的一侧表面减薄处理直至暴露出第一导电件；对所述第二半导体基层背离第一半导体基层的一侧表面减薄处理直至暴露出第二导电件，将所述第一半导体基层和所述第二半导体基层键合在一起之后，再对所述第一半导体基层背离所述第二半导体基层的一侧表面减薄处理，对所述第二半导体基层背离第一半导体基层的一侧表面减薄处理，这样有利于避免所述第一半导体基层和第二半导体基层键合的过程中发生裂片。因此，所述互联结构的制备方法不易使第一半导体基层和第二半导体基层发生裂片且形成的互联结构的具有较高的深宽比和较高的导电率。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一实施例提供的互联结构的制备方法的流程图；
图2－图9为本发明一实施例提供的互联结构的制备过程的结构示意图。
具体实施方式
下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
本发明提供一种互联结构的制备方法，参考图1，包括以下步骤：
步骤S1：提供第一半导体基层和第二半导体基层；
步骤S2：在部分厚度的第一半导体基层中形成第一凹槽；
步骤S3：在第一凹槽中形成第一导电件；
步骤S4：在部分厚度的第二半导体基层中形成第二凹槽；
步骤S5：在第二凹槽中形成第二导电件；
步骤S6：将所述第一半导体基层和所述第二半导体基层键合在一起的同时，将所述第一导电件和所述第二导电件键合在一起；
步骤S7：对所述第一半导体基层背离所述第二半导体基层的一侧表面减薄处理直至暴露出第一导电件；
步骤S8：对所述第二半导体基层背离第一半导体基层的一侧表面减薄处理直至暴露出第二导电件。
本实施例提供的互联结构的制备方法，将所述第一半导体基层和所述第二半导体基层键合在一起的同时，将所述第一导电件和所述第二导电件键合在一起；所述第一导电件和所述第二导电件直接键合在一起有利于提高所述互联结构的电导率和深宽比。对所述第一半导体基层背离所述第二半导体基层的一侧表面减薄处理直至暴露出第一导电件；对所述第二半导体基层背离第一半导体基层的一侧表面减薄处理直至暴露出第二导电件，将所述第一半导体基层和所述第二半导体基层键合在一起之后，再对所述第一半导体基层背离所述第二半导体基层的一侧表面减薄处理，对所述第二半导体基层背离第一半导体基层的一侧表面减薄处理，这样有利于避免所述第一半导体基层和第二半导体基层键合的过程中发生裂片。因此，所述互联结构的制备方法不易使第一半导体基层和第二半导体基层发生裂片且形成的互联结构的具有较高的深宽比和较高的导电率。
下面参考图2至图9详细介绍所述互联结构的制备方法。
结合参考图2和图3，提供第一半导体基层1和第二半导体基层2；在部分厚度的第一半导体基层1中形成第一凹槽C1；在部分厚度的第二半导体基层2中形成第一凹槽C1。
在一个实施例中，所述第一半导体基层1具有相对的第一面和第二面；所述第二半导体基层2具有相对的第三面和第四面；将第一半导体基层1和第二半导体基层2键合在一起之前，所述第一凹槽C1自第一面延伸至部分第一半导体基层1中，所述第二凹槽C2自第三面延伸至部分第二半导体基层2中。
在一个实施例中，在部分厚度的第一半导体基层1中形成第一凹槽C1的工艺包括光刻或者干法刻蚀工艺，在其他实施例中，在部分厚度的第一半导体基层中形成第一凹槽的工艺还可以包括其他刻蚀工艺。
在一个实施例中，在部分厚度的第二半导体基层2中形成第二凹槽C2的工艺包括光刻或者干法刻蚀工艺，在其他实施例中，在部分厚度的第二半导体基层中形成第二凹槽的工艺还可以包括其他刻蚀工艺。
在一个实施例中，所述第一半导体基层1的厚度为700微米～850微米，例如750微米。
在一个实施例中，所述第一半导体基层1的材料包括玻璃、碳化硅或者砷化镓；在其他实施例中，所述第一半导体基层的材料还可以包括其他半导体材料。
在一个实施例中，所述第二半导体基层2的厚度为700微米～850微米，例如780微米。
在一个实施例中，所述第二半导体基层2的材料包括玻璃、碳化硅或者砷化镓；在其他实施例中，所述第二半导体基层的材料还可以包括其他半导体材料。
在一个实施例中，所述第一凹槽的深度和宽度之比为5：1～10：1，例如6：1，若所述第一凹槽的深度和宽度之比小于5：1，则提高所述互联结构的深宽比的程度较小。
在一个实施例中，所述第一凹槽的深度为20微米～200微米，例如150微米；若所述第一凹槽的深度小于20微米，则提高所述互联结构的深宽比的程度较小；若所述第一凹槽的深度大于200微米，则增加了工艺难度。
在一个实施例中，所述第一凹槽的宽度为2微米～50微米，例如30微米；若所述第一凹槽的宽度小于2微米，则增加了工艺难度；若所述第一凹槽的宽度大于50微米，则提高所述互联结构的深宽比的程度较小。
在一个实施例中，所述第二凹槽的深度和宽度之比为5：1～10：1，例如6：1，若所述第二凹槽的深度和宽度之比小于5：1，则提高所述互联结构的深宽比的程度较小。
在一个实施例中，所述第二凹槽的深度为20微米～200微米，例如150微米；若所述第二凹槽的深度小于20微米，则提高所述互联结构的深宽比的程度较小；若所述第二凹槽的深度大于200微米，则增加了工艺难度。
在一个实施例中，所述第二凹槽的宽度为2微米～50微米，例如25微米；若所述第二凹槽的宽度小于2微米，则增加了工艺难度；若所述第二凹槽的宽度大于50微米，则提高所述互联结构的深宽比的程度较小。
结合参考图4和图5，在第一凹槽C1中形成第一导电件3；在第二凹槽C2中形成第二导电件4。
在一个实施例中，所述第一导电件3的材料包括铜，在其他实施例中，所述第一导电件的材料还可以包括其他金属。
在一个实施例中，所述第二导电件4的材料包括铜，在其他实施例中，所述第二导电件的材料还可以包括其他金属。
在一个实施例中，在第一凹槽C1中形成第一导电件3的工艺包括电镀工艺，在第二凹槽C2中形成第二导电件4的工艺包括电镀工艺。
继续参考图4和图5，所述互联结构的制备方法还包括：形成第一导电件3之前，在所述第一凹槽C1的内壁表面以及第一凹槽C1周围的第一面形成第一钝化层5；形成第二导电件4之前，在所述第二凹槽C2的内壁表面以及第二凹槽C2周围的第三面形成第二钝化层6。
在一个实施例中，在所述第一凹槽C1的内壁表面以及第一凹槽C1周围的第一面形成第一钝化层5之后，在形成第一导电件3之前，还包括：在所述第一凹槽C1的内壁表面的第一钝化层5的表面形成第一种子层(未图示)。
第一种子层种子层可提高所述互联结构的导电性，有利于所述第一导电件3的形成。
在一个实施例中，在所述第二凹槽C2的内壁表面以及第二凹槽C2周围的第三面形成第二钝化层6之后，在形成第二导电件4之前，还包括：在所述第二凹槽C2的内壁表面的第二钝化层6的表面形成第二种子层(未图示)。
第二种子层种子层可提高所述互联结构的导电性，有利于所述第二导电件4的形成。
在一个实施例中，形成第一钝化层5的工艺包括等离子体增强化学气相沉积工艺；在其他实施例中，形成第一钝化层的工艺还可以包括其他沉积工艺。
在一个实施例中，形成第二钝化层6的工艺包括等离子体增强化学气相沉积工艺；在其他实施例中，形成第二钝化层的工艺还可以包括其他沉积工艺。
在一个实施例中，所述第一钝化层5为二氧化硅；在其他实施例中，所述第一钝化层的材料还可以是其他有机绝缘材料或者无机绝缘材料，例如氮化硅。
在一个实施例中，所述第二钝化层6为二氧化硅；在其他实施例中，所述第二钝化层的材料还可以是其他有机绝缘材料或者无机绝缘材料，例如氮化硅。
在一个实施例中，所述第一钝化层5的厚度为0.1微米～5微米，例如0.5微米；若所述第一钝化层的厚度小于0.1微米，则延缓第一导电件氧化或者腐蚀速度的程度较小；若所述第一钝化层的厚度大于5微米，则形成的第一导电件的宽度过小，提高所述互联结构的深宽比的程度较小。
在一个实施例中，所述第二钝化层6的厚度为0.1微米～5微米，例如0.5微米；若所述第二钝化层的厚度小于0.1微米，则延缓第二导电件氧化或者腐蚀速度的程度较小；若所述第二钝化层的厚度大于5微米，则形成的第二导电件的宽度过小，提高所述互联结构的深宽比的程度较小。
参考图6，在第一凹槽C1中形成第一导电件3以及在第二凹槽C2中形成第二导电件4之后，通过将第一钝化层5和第二钝化层6键合使第一半导体基层1和第二半导体基层2键合在一起，第一钝化层5和第二钝化层6键合的过程中，所述第一导电件3和所述第二导电件4对准键合。
所述第一凹槽C1内壁表面的第一钝化层5有利于所述第一导电件3和所述第一半导体基层1之间的绝缘；第一凹槽C1周围的第一面的第一钝化层5有利于所述第一半导体基层1和第二半导体基层2之间的键合；所述第二凹槽C2内壁表面的第二钝化层6有利于所述第二导电件4和所述第二半导体基层2之间的绝缘；第二凹槽C2周围的第三面的第二钝化层6有利于所述第一半导体基层1和第二半导体基层2之间的键合。
本实施例提供的互联结构的制备方法所形成的第一导电件3和所述第二导电件4直接键合在一起，第一导电件3和所述第二导电件4叠加在一起的深宽比大于10：1，第一导电件3和所述第二导电件4叠加在一起的深宽比较大，提高了互联结构的集成度，形成的互联结构的厚度增加，提高了互联结构的强度。
在一个实施例中，将所述第一半导体基层1和所述第二半导体基层2键合在一起是在高温高压的条件下进行，具体的，所述第一半导体基层1和所述第二半导体基层2键合在一起的温度为100℃－500℃，例如250℃；所述第一半导体基层1和所述第二半导体基层2键合在一起的压力为0.1KN－50KN，例如30KN。
参考图7，将所述第一半导体基层1和所述第二半导体基层2键合在一起之后，对所述第一半导体基层1背离第二半导体基层2的一侧表面减薄处理，对所述第一半导体基层1背离第二半导体基层2的一侧表面减薄处理的过程中，去除了第一导电件3和第二面之间的第一钝化层5，对所述第一半导体基层1背离第二半导体基层2的一侧表面减薄处理之后，且对所述第二半导体基层2背离第一半导体基层1的一侧表面减薄处理之前，在第一导电件3背离所述第二导电件4的一侧表面形成第一重布线层7。
参考图8，在第一导电件3背离所述第二导电件4的一侧表面形成第一重布线层7之后，对所述第二半导体基层2背离第一半导体基层1的一侧表面减薄处理，对所述第二半导体基层2背离第一半导体基层1的一侧表面减薄处理的过程中，去除了第二导电件4和第四面之间的第二钝化层6，对所述第二半导体基层2背离第一半导体基层1的一侧表面减薄处理之后，在第二导电件4背离所述第一导电件3的一侧表面形成第二重布线层8。
继续参考图8，所述互联结构的制备方法还包括：提供临时载板100；在第一导电件3背离所述第二导电件4的一侧表面形成第一重布线层7之后，对所述第二半导体基层2背离第一半导体基层1的一侧表面减薄处理之前，将第一半导体基层1和临时载板100键合；参考图9，在第二导电件4背离所述第一导电件3的一侧表面形成第二重布线层8之后，将所述临时载板100从所述第一半导体基层1上剥离。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。

Claims (9)

1.一种互联结构的制备方法，其特征在于，包括：
提供第一半导体基层和第二半导体基层；
在部分厚度的第一半导体基层中形成第一凹槽；
在第一凹槽中形成第一导电件；
在部分厚度的第二半导体基层中形成第二凹槽；
在第二凹槽中形成第二导电件；
将所述第一半导体基层和所述第二半导体基层键合在一起的同时，将所述第一导电件和所述第二导电件键合在一起；
对所述第一半导体基层背离所述第二半导体基层的一侧表面减薄处理直至暴露出第一导电件；
对所述第二半导体基层背离第一半导体基层的一侧表面减薄处理直至暴露出第二导电件。
2.根据权利要求1所述的互联结构的制备方法，其特征在于，所述第一半导体基层具有相对的第一面和第二面；所述第二半导体基层具有相对的第三面和第四面；将第一半导体基层和第二半导体基层键合在一起之前，所述第一凹槽自第一面延伸至部分第一半导体基层中，所述第二凹槽自第三面延伸至部分第二半导体基层中；
所述互联结构的制备方法还包括：形成第一导电件之前，在所述第一凹槽的内壁表面以及第一凹槽周围的第一面形成第一钝化层；形成第二导电件之前，在所述第二凹槽的内壁表面以及第二凹槽周围的第三面形成第二钝化层；
通过将第一钝化层和第二钝化层键合使第一半导体基层和第二半导体基层键合在一起；
对所述第一半导体基层背离第二半导体基层的一侧表面减薄处理的过程中，去除了第一导电件和第二面之间的第一钝化层；
对所述第二半导体基层背离第一半导体基层的一侧表面减薄处理的过程中，去除了第二导电件和第四面之间的第二钝化层。
3.根据权利要求1所述的互联结构的制备方法，其特征在于，对所述第一半导体基层背离第二半导体基层的一侧表面减薄处理之后，且对所述第二半导体基层背离第一半导体基层的一侧表面减薄处理之前，在第一导电件背离所述第二导电件的一侧表面形成第一重布线层；对所述第二半导体基层背离第一半导体基层的一侧表面减薄处理之后，在第二导电件背离所述第一导电件的一侧表面形成第二重布线层。
4.根据权利要求3所述的互联结构的制备方法，其特征在于，还包括：提供临时载板；在第一导电件背离所述第二导电件的一侧表面形成第一重布线层之后，对所述第二半导体基层背离第一半导体基层的一侧表面减薄处理之前，将第一半导体基层和临时载板键合；在第二导电件背离所述第一导电件的一侧表面形成第二重布线层之后，将所述临时载板从所述第一半导体基层上剥离。
5.根据权利要求1所述的互联结构的制备方法，其特征在于，所述第一凹槽的深度和宽度之比为5：1～10：1。
6.根据权利要求5所述的互联结构的制备方法，其特征在于，所述第一凹槽的深度为20微米～200微米；所述第一凹槽的宽度为2微米～50微米。
7.根据权利要求1所述的互联结构的制备方法，其特征在于，所述第二凹槽的深度和宽度之比为5：1～10：1。
8.根据权利要求7所述的互联结构的制备方法，其特征在于，所述第二凹槽的深度为20微米～200微米；所述第二凹槽的宽度为2微米～50微米。
9.根据权利要求2所述的互联结构的制备方法，其特征在于，所述第一钝化层的厚度为0.1微米～5微米；所述第二钝化层的厚度为0.1微米～5微米。
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