CN116110890A - 半导体器件 - Google Patents

Abstract

本申请提供一种半导体器件，埋层、外延层和绝缘部依次层叠设置于衬底上；第一导体测试部、第二导体测试部以及第三导体测试部均位于绝缘部的两侧，第一导体测试部位于外延层以及埋层中且延伸入衬底内，第一导体测试部与外延层以及埋层绝缘；第二导体测试部位于外延层中且延伸入埋层内，第二导体测试部与外延层绝缘；第三导体测试部延伸入外延层内，部分第三导体测试部与外延层绝缘，第三导体测试部和所述第二导体测试部位于埋层之上，第三导体测试部、第二导体测试部以及第一导体测试部间隔设置；衬底、外延层以及第一导体测试部与埋层、第二导体测试部以及第三导体测试部的掺杂类型不同，以达到快速检测注入离子的分布情况。

Description

半导体器件

技术领域

本申请涉及半导体技术领域，具体涉及一种半导体器件。

背景技术

众所周知，高压半导体器件对于隔离的要求会更为敏感，通常需要在外延层（EPI）前长一层N型埋层，防止闩锁效应（latch-up）现象。

目前，对这种埋层离子注入通常是通过二次离子质谱（secondary ionmassspectroscopy，SIMS）去进行破坏性检测，但是，SIMS检测的检测时间过长，不利于快速检测。

发明内容

鉴于此，本申请提供一种半导体器件，以解决现有的半导体器件不能快速检测离子注入分布情况的问题。

本申请提供的一种半导体器件，包括：

衬底；

埋层，设置于所述衬底的一侧；

外延层，设置于所述埋层远离所述衬底的一侧；

绝缘部，设置于所述外延层远离所述衬底的一侧；

第一导体测试部，位于所述绝缘部的两侧，所述第一导体测试部位于所述外延层以及所述埋层中且延伸入所述衬底内，所述第一导体测试部与所述外延层以及所述埋层绝缘设置；

第二导体测试部，位于所述绝缘部的两侧，所述第二导体测试部位于所述外延层中且延伸入所述埋层内，所述第二导体测试部与所述外延层绝缘设置；以及

第三导体测试部，位于所述绝缘部的两侧且延伸入所述外延层内，所述第三导体测试部远离所述埋层的一侧的部分所述第三导体测试部与所述外延层绝缘设置，所述第三导体测试部和所述第二导体测试部位于所述埋层之上，所述第三导体测试部、所述第二导体测试部以及所述第一导体测试部之间间隔设置；

其中，所述衬底、所述外延层以及所述第一导体测试部的掺杂类型为第一掺杂类型，所述埋层、所述第二导体测试部以及所述第三导体测试部的掺杂类型为第二掺杂类型，所述第一掺杂类型与所述第二掺杂类型不同。

其中，所述第一导体测试部、所述第二导体测试部以及所述第三导体测试部位于所述绝缘部的相对两侧。

其中，所述第一导体测试部、所述第二导体测试部以及所述第三导体测试部的长度与所述外延层的长度相同。

其中，还包括第一沟槽、第二沟槽和第三沟槽，所述第一沟槽、所述第二沟槽和所述第三沟槽位于所述绝缘部的相对两侧，所述第一导体测试部填充于所述第一沟槽中，所述第二导体测试部填充于所述第二沟槽中，所述第三导体测试部填充于所述第三沟槽中。

其中，还包括第一隔离部、第二隔离部和第三隔离部，所述第一隔离部设置于所述第一沟槽的侧壁上，所述第一导体测试部位于所述第一隔离部之间，所述第二隔离部设置于所述第二沟槽的侧壁上，所述第二导体测试部位于所述第二隔离部之间，所述第三隔离部设置于所述第三沟槽的侧壁上，所述第三导体测试部设置于所述第三隔离部之间。

其中，还包括第四导体测试部、第四隔离部和第四沟槽，所述第四沟槽位于所述外延层且位于所述绝缘部的相对两侧，所述第四沟槽的底部到所述埋层之间的距离大于所述第三沟槽的底部到所述埋层之间的距离，所述第四沟槽位于所述埋层之上，所述第四导体测试部填充于所述第四沟槽中，所述第四隔离部设置于所述第四沟槽的侧壁与所述第四导体测试部之间。

其中，所述第一隔离部、所述第二隔离部、所述第三隔离部以及所述第四隔离部之间间隔设置。

其中，所述第一隔离部、所述第二隔离部、所述第三隔离部以及所述第四隔离部之间接触设置。

其中，所述第一导体测试部位于所述第二导体测试部远离所述绝缘部的一侧，所述第三导体测试部位于所述第二导体测试部靠近所述绝缘部的一侧，所述第四导体测试部位于所述第三导体测试部靠近所述绝缘部的一侧。

其中，所述第一导体测试部与所述第二导体测试部之间、所述第二导体测试部与所述第三导体测试部之间以及所述第三导体测试部与所述第四导体测试部之间的距离相等。

本申请提供一种半导体器件，包括衬底、埋层、外延层、绝缘部、第一导体测试部、第二导体测试部以及第三导体测试部，埋层设置于衬底的一侧；外延层设置于埋层远离衬底的一侧；绝缘部设置于外延层远离衬底的一侧；第一导体测试部位于绝缘部的两侧，第一导体测试部位于外延层以及埋层中且延伸入衬底内，第一导体测试部与外延层和埋层绝缘设置；第二导体测试部位于绝缘部的两侧，第二导体测试部位于外延层中且延伸入埋层内，第二导体测试部与外延层绝缘设置，第二导体测试部与第一导体测试部间隔设置；第三导体测试部位于绝缘部的两侧且延伸入外延层内，第三导体测试部远离埋层的一侧的部分第三导体测试部与外延层绝缘设置，第三导体测试部和第二导体测试部位于埋层之上，第三导体测试部、第二导体测试部以及第一导体测试部间隔设置；其中，衬底、外延层以及第一导体测试部的掺杂类型为第一掺杂类型，埋层、第二导体测试部以及第三导体测试部的掺杂类型为第二掺杂类型，第一掺杂类型与第二掺杂类型不同。通过在半导体器件中设置不同掺杂类型的第一导体测试部、第二导体测试部以及第三导体测试部，使得电连接两导体测试部之后，可以通过导体测试部的阻值变化确定埋层的分布情况，从而达到快速检测埋层离子注入分布情况，且无需破坏半导体器件的结构就可以达到检测埋层离子注入分布的情况，同时既能达到快速检测，又能节约成本，还能监控每片晶圆的实际情况。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本申请提供的半导体器件的平面示意图；

图2是图1中的半导体器件沿AB线的截面结构示意图。

附图标记：

10、半导体器件；100、衬底；101、第一沟槽；102、第二沟槽；103、第三沟槽；104、第四沟槽；200、埋层；300、外延层；400、绝缘部；500、第一导体测试部；600、第二导体测试部；700、第三导体测试部；800、第四导体测试部； 105、第五沟槽；900、第一隔离部；1000、第二隔离部；1100、第三隔离部；1200、第四隔离部。

具体实施方式

下面结合附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而非全部实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。在不冲突的情况下，下述各个实施例及其技术特征可以相互组合。

本申请提供一种半导体器件，包括衬底、埋层、外延层、绝缘部、第一导体测试部、第二导体测试部以及第三导体测试部，埋层设置于衬底的一侧；外延层设置于埋层远离衬底的一侧；绝缘部设置于外延层远离衬底的一侧；第一导体测试部位于绝缘部的两侧，第一导体测试部位于外延层以及埋层中且延伸入衬底内，第一导体测试部与外延层和埋层绝缘设置；第二导体测试部位于绝缘部的两侧，第二导体测试部位于外延层中且延伸入埋层内，第二导体测试部与外延层绝缘设置，第二导体测试部与第一导体测试部间隔设置；第三导体测试部位于绝缘部的两侧且延伸入外延层内，第三导体测试部远离埋层的一侧的部分第三导体测试部与外延层绝缘设置，第二导体测试部以及第三导体测试部位于埋层之上，第三导体测试部、第二导体测试部以及第一导体测试部间隔设置；其中，衬底、外延层以及第一导体测试部的掺杂类型为第一掺杂类型，埋层、第二导体测试部以及第三导体测试部的掺杂类型为第二掺杂类型，第一掺杂类型与第二掺杂类型不同。

在本申请中，通过在半导体器件中设置不同掺杂类型的第一导体测试部、第二导体测试部以及第三导体测试部作为检测埋层子注入分布结构，使得电连接两导体测试部之后，可以通过导体测试部的阻值变化确定埋层的分布情况，从而达到快速检测埋层离子注入分布情况，相较于TCAD仿真，此种方式可以真实的反应出工艺水平；对比SIMS检测，采用此种方式无需破坏半导体器件的结构就可以达到检测埋层离子注入的分布情况，同时既能达到快速检测，又能节约成本，还能监控每片晶圆的实际情况。

请参阅图1和图2，图1是本申请提供的半导体器件的平面示意图，图2是图1中的半导体器件沿AB线的结构示意图。

本申请提供一种半导体器件10，包括衬底100、埋层200、外延层300、绝缘部400、第一导体测试部500、第二导体测试部600以及第三导体测试部700。

衬底100的掺杂类型为第一掺杂类型，第一掺杂类型为P型。

埋层200设置于衬底100的一侧，埋层200的掺杂类型为第二掺杂类型，第二掺杂类型为N型。

外延层300设置于埋层200远离衬底100的一侧，外延层300的掺杂类型为第一掺杂类型。

绝缘部400设置于外延层300远离衬底100的一侧，绝缘部400的材料为氧化物、氧化物和氮化硅中的至少一种，绝缘部400在衬底100上的正投影位于埋层200在衬底100上的正投影内。

第一导体测试部500位于绝缘部400的两侧，第一导体测试部500位于外延层300以及埋层200中且延伸入衬底100内，第一导体测试部500与外延层300以及埋层200绝缘设置，第一导体测试部500的掺杂类型为P型。

第二导体测试部600位于绝缘部400的两侧，第二导体测试部600位于外延层300中且延伸入埋层200内，第二导体测试部600位于埋层200之上，第二导体测试部600与外延层300绝缘设置。

第三导体测试部700位于绝缘部400的两侧且延伸入外延层300内，第三导体测试部700位于埋层200之上，第三导体测试部700远离埋层200的一侧的部分第三导体测试部700与外延层300绝缘设置，第三导体测试部700、第二导体测试部600以及第一导体测试部500之间间隔设置；第三导体测试部700以及第二导体测试部600的掺杂类型为第二掺杂类型，即衬底100、外延层300以及第一导体测试部500的掺杂类型与埋层200、第二导体测试部600以及第三导体测试部700的掺杂类型不同。

连接绝缘部400两侧的第一导体测试部500，测试衬底100的电阻（Resistance，RES），若是阻值变动 (指从正常衬底100阻值，飘高到断开)，可得知埋层200离子注入存在向下漂移，因为第一导体测试部500和衬底100都是P型掺杂，正常情况下，两第一导体测试部500与衬底100是连通的，此时衬底100的阻值就是正常的阻值，若埋层200离子注入衬底100较深，衬底100中就会有N型的离子进入，从而导致衬底100的阻值增大，此时，衬底100的阻值就开始飘高，随着时间的推移，衬底100的阻值约增越大，两第一导体测试部500与衬底100出现短路，此时衬底100的阻值就会断开，第三导体测试部700和外延层300的阻值变动原理与此类似，后续将不再赘述。

连接绝缘部400两侧的第二导体测试部600，测试埋层200的RES，通过监测埋层200剂量是否稳定，判断埋层200的阻值。

连接绝缘部400两侧的第三导体测试部700，测试埋层200的RES，通过阻值变动（指从断开，飘到可测的阻值）可得知埋层200离子注入存在向上漂移。

需要说明的是，检测第一导体测试部500、第二导体测试部600和第三导体测试部700的对应膜层的RES的步骤顺序可以调换。

现有技术中，半导体器件中的埋层离子注入分布情况通常是采用SIMS或TechnologyComputer Aided Design（TCAD）仿真来检测埋层离子的注入分布情况，但是，SIMS需要进行破坏，才能到达检测埋层离子的注入分布情况的目的，且采用SIMS检测时间会过长，不利于快速检测；而TCAD仿真和实际工艺中存在一定的误差，导致检测结果不准确。而在本申请中，通过在半导体器件10中设置不同掺杂类型的第一导体测试部500、第二导体测试部600以及第三导体测试部700作为检测埋层200离子注入分布结构，使得电连接两导体测试部之后，可以通过导体测试部的阻值变化确定埋层200的分布情况，从而达到快速检测埋层200离子注入分布情况，相较于TCAD仿真，此种方式可以真实的反应出工艺水平；对比SIMS检测，采用此种方式无需破坏半导体器件10的结构就可以达到检测埋层200离子注入的分布情况，同时既能达到快速检测，又能节约成本，还能监控每片晶圆的实际情况。

在一实施例中，第一导体测试部500、第二导体测试部600以及第三导体测试部700位于绝缘部400的相对两侧。将导体测试部设置在绝缘部400的相对两侧，使得两导体测试部之间具有一定的距离，避免两导体测试部之间距离过近，而影响相邻结构的检测结果，即使得可以快速检测埋层200离子注入分布情况的同时，提高检测准确度。

在一实施例中，第一导体测试部500、第二导体测试部600以及第三导体测试部700的长度与外延层300的长度相同，也即导体测试部纵穿埋层200，从而使得可以快速检测埋层200离子注入分布情况的同时，进一步提高检测准确度。

在一实施例中，还包括第一沟槽101、第二沟槽102和第三沟槽103，第一沟槽101、第二沟槽102和第三沟槽103位于绝缘部400的相对两侧，第一导体测试部500填充于第一沟槽101中，第二导体测试部600填充于第二沟槽102中，第三导体测试部700填充于第三沟槽103中，以便于导体测试部填充于沟槽中，从而进一步提高检测的准确度。

在一实施例中，还包括第一隔离部900、第二隔离部1000和第三隔离部1100，第一隔离部900设置于第一沟槽101的侧壁上，第一导体测试部500位于第一隔离部900之间，第二隔离部1000设置于第二沟槽102的侧壁上，第二导体测试部600位于第二隔离部1000之间，第三隔离部1100设置于第三沟槽103的侧壁上，第三导体测试部700设置于第三隔离部1100之间，即隔离部不覆盖在沟槽的底部，也即在导体测试部的侧壁设置有隔离部，使得导体测试部可以通过沟槽的底部与对应的膜层实现电连接，以达到测试埋层200离子注入分布情况的同时，避免导体测试部与目标膜层以外的膜层形成电连接，从而影响检测的精准度。

在一实施例中，第一隔离部900远离绝缘部400的端部位于衬底100内，也即第一隔离部900远离绝缘部400的端部不位于衬底100与埋层200的交界处；第二隔离部1000远离绝缘部400的端部位于埋层200内，也即第二隔离部1000远离绝缘部400的端部不位于埋层200与外延层300的交界处。

在本申请中，将第一隔离部900远离绝缘部400的端部设置为位于衬底100内以及第二隔离部1000远离绝缘部400的端部设置为位于埋层200内，降低在进行检测时，衬底100的阻值受到埋层200的影响以及埋层200的阻值受到外延层300的影响，从而使得可以快速检测埋层200离子注入分布情况的同时，进一步提高检测准确度。

在一实施例中，还包括第四导体测试部800、第四隔离部和第四沟槽104，第四沟槽104位于外延层300且位于绝缘部400的相对两侧，第四沟槽104的底部到埋层200之间的距离大于第三沟槽103的底部到埋层200之间的距离，即第四导体测试部800靠近衬底100的端部到埋层200的距离大于第三导体测试部700靠近衬底100的端部到埋层200的距离，第四沟槽104位于埋层200之上，第四导体测试部800填充于第四沟槽104中，第四隔离部设置于第四沟槽104的侧壁与第四导体测试部800之间。

在本申请中，在外延层300中设置有第四导体测试部800，且将第四导体测试部800靠近衬底100的端部到埋层200的距离设置为大于第三导体测试部700靠近衬底100的端部到埋层200的距离以及第四导体测试部800设置于位于埋层200正上方，通过将绝缘部400的相对两侧的导体测试部电连接，使得可以进一步检测埋层200的离子注入情况的同时，检测外延层300的阻值以及外延层300的厚度，避免影响半导体器件10的电性，从而保证了器件的性能。

在一实施例中，第一隔离部900、第二隔离部1000、第三隔离部1100以及第四隔离部之间间隔设置，也即第一沟槽101、第二沟槽102、第三沟槽103以及第四沟槽104之间间隔设置，第一隔离部900、第二隔离部1000以及第三隔离部1100的材料包括氧化物、氧化物和氮化硅中的至少一种，第一隔离部900、第二隔离部1000以及第三隔离部1100可以由多层堆叠形成。

在本申请中，将第一隔离部900、第二隔离部1000、第三隔离部1100以及第四隔离部之间设置为间隔设置，降低相邻隔离部之间的膜层因为厚度太薄，而导致导体测试部在对对应的膜层进行检测时，影响其测试精准度，从而保证检测的准确度，且降低沟槽的蚀刻精度。

在另一实施例中，第一隔离部900、第二隔离部1000、第三隔离部1100以及第四隔离部之间接触设置，以使得可以快速检测埋层200离子注入分布情况的同时，进一步提高检测准确度。

在一实施例中，第一导体测试部500位于第二导体测试部600远离绝缘部400的一侧，第三导体测试部700位于第二导体测试部600靠近绝缘部400的一侧，第四导体测试部800位于第三导体测试部700靠近绝缘部400的一侧，在截面图上第一导体测试部500、第二导体测试部600、第三导体测试部700以及第四导体测试部800的高度递减，以使得可以快速检测埋层200离子注入分布情况的同时，进一步提高检测准确度。

在另一实施例中，第一导体测试部500、第二导体测试部600可以为、第三导体测试部700以及第四导体测试部800的排序也可以不限制。

在一实施例中，第一导体测试部500与第二导体测试部600之间、第二导体测试部600与第三导体测试部700之间以及第三导体测试部700与第四导体测试部800之间的距离相等，从而使得可以快速检测埋层200离子注入分布情况的同时，降低了半导体器件10的制备难度。

本申请提供一种半导体器件10，包括衬底100、埋层200、外延层300、绝缘部400、第一导体测试部500、第二导体测试部600以及第三导体测试部700，埋层200设置于衬底100的一侧；外延层300设置于埋层200远离衬底100的一侧；绝缘部400设置于外延层300远离衬底100的一侧；第一导体测试部500位于绝缘部400的两侧，第一导体测试部500位于外延层300以及埋层200中且延伸入衬底100内，第一导体测试部500与外延层300和埋层200绝缘设置；第二导体测试部600位于绝缘部400的两侧，第二导体测试部600位于外延层300中且延伸入埋层200内，第二导体测试部600与外延层300绝缘设置，第二导体测试部600与第一导体测试部500间隔设置；第三导体测试部700位于绝缘部400的两侧且延伸入外延层300内，第三导体测试部700远离埋层200的一侧的部分第三导体测试部700与外延层300绝缘设置，第三导体测试部700和第二导体测试部600位于埋层200之上，第三导体测试部700、第二导体测试部600以及第一导体测试部500间隔设置；其中，衬底100、外延层300以及第一导体测试部500的掺杂类型为第一掺杂类型，埋层200、第二导体测试部600以及第三导体测试部700的掺杂类型为第二掺杂类型，第一掺杂类型与第二掺杂类型不同。通过在半导体器件10中设置不同掺杂类型的第一导体测试部500、第二导体测试部600以及第三导体测试部700作为检测埋层200离子注入分布结构，使得电连接两导体测试部之后，可以通过导体测试部的阻值变化确定埋层200的分布情况，从而达到快速检测埋层200离子注入分布情况，相较于TCAD仿真，此种方式可以真实的反应出工艺水平；对比SIMS检测，采用此种方式无需破坏半导体器件10的结构就可以达到检测埋层200离子注入的分布情况，使得既能达到快速检测，又能节约成本，还能监控每片晶圆的实际情况。

以上所述仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种半导体器件，其特征在于，包括：

衬底；

埋层，设置于所述衬底的一侧；

外延层，设置于所述埋层远离所述衬底的一侧；

绝缘部，设置于所述外延层远离所述衬底的一侧；

第一导体测试部，位于所述绝缘部的两侧，所述第一导体测试部位于所述外延层以及所述埋层中且延伸入所述衬底内，所述第一导体测试部分别与所述外延层以及所述埋层绝缘设置；

第二导体测试部，位于所述绝缘部的两侧，所述第二导体测试部位于所述外延层中且延伸入所述埋层内，所述第二导体测试部与所述外延层绝缘设置；以及

第三导体测试部，位于所述绝缘部的两侧且延伸入所述外延层内，远离所述埋层的一侧的部分所述第三导体测试部与所述外延层绝缘设置，所述第三导体测试部和所述第二导体测试部位于所述埋层之上，所述第三导体测试部、所述第二导体测试部以及所述第一导体测试部之间间隔设置；

其中，所述衬底、所述外延层以及所述第一导体测试部的掺杂类型为第一掺杂类型，所述埋层、所述第二导体测试部以及所述第三导体测试部的掺杂类型为第二掺杂类型，所述第一掺杂类型与所述第二掺杂类型不同。

2.根据权利要求1所述的半导体器件，其特征在于，所述第一导体测试部、所述第二导体测试部以及所述第三导体测试部位于所述绝缘部的相对两侧。

3.根据权利要求2所述的半导体器件，其特征在于，所述第一导体测试部、所述第二导体测试部以及所述第三导体测试部的长度与所述外延层的长度相同。

4.根据权利要求3所述的半导体器件，其特征在于，还包括第一沟槽、第二沟槽和第三沟槽，所述第一沟槽、所述第二沟槽和所述第三沟槽位于所述绝缘部的相对两侧，所述第一导体测试部填充于所述第一沟槽中，所述第二导体测试部填充于所述第二沟槽中，所述第三导体测试部填充于所述第三沟槽中。

5.根据权利要求4所述的半导体器件，其特征在于，还包括第一隔离部、第二隔离部和第三隔离部，所述第一隔离部设置于所述第一沟槽的侧壁上，所述第一导体测试部位于所述第一隔离部之间，所述第二隔离部设置于所述第二沟槽的侧壁上，所述第二导体测试部位于所述第二隔离部之间，所述第三隔离部设置于所述第三沟槽的侧壁上，所述第三导体测试部设置于所述第三隔离部之间。

6.根据权利要求5所述的半导体器件，其特征在于，还包括第四导体测试部、第四隔离部和第四沟槽，所述第四沟槽位于所述外延层内且位于所述绝缘部的相对两侧，所述第四沟槽的底部到所述埋层之间的距离大于所述第三沟槽的底部到所述埋层之间的距离，所述第四沟槽位于所述埋层之上，所述第四导体测试部填充于所述第四沟槽中，所述第四隔离部设置于所述第四沟槽的侧壁与所述第四导体测试部之间。

7.根据权利要求6所述的半导体器件，其特征在于，所述第一隔离部、所述第二隔离部、所述第三隔离部以及所述第四隔离部之间间隔设置。

8.根据权利要求6所述的半导体器件，其特征在于，所述第一隔离部、所述第二隔离部、所述第三隔离部以及所述第四隔离部之间接触设置。

9.根据权利要求7所述的半导体器件，其特征在于，所述第一导体测试部位于所述第二导体测试部远离所述绝缘部的一侧，所述第三导体测试部位于所述第二导体测试部靠近所述绝缘部的一侧，所述第四导体测试部位于所述第三导体测试部靠近所述绝缘部的一侧。

10.根据权利要求9所述的半导体器件，其特征在于，所述第一导体测试部与所述第二导体测试部之间、所述第二导体测试部与所述第三导体测试部之间以及所述第三导体测试部与所述第四导体测试部之间的距离相等。

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