CN216749888U - 晶圆的测试结构 - Google Patents

Abstract

本公开提供了一种晶圆的测试结构，包括位于半导体层上并沿第一方向间隔排列的第一伪栅和第二伪栅；第一伪侧墙，位于第一伪栅的***；第二伪侧墙，位于第二伪栅的***，至少部分第一伪侧墙与第二伪侧墙相对设置；位于半导体层中的第一掺杂区，第一掺杂区包括位于第一伪侧墙与第二伪侧墙之间的重掺杂区，重掺杂区包括沿第二方向设置的两个分隔的接触区，位于两个接触区之间的重掺杂区的截面形状呈矩形；第一测试电极和第二测试电极，分别电连接至重掺杂区的两个接触区，其中，第一方向、第二方向以及半导体层的厚度方向彼此垂直。该测试结构根据电学测试结果获得伪侧墙的宽度，进而监控半导体器件中侧墙的宽度，提高测试的效率与准确率。

Description

晶圆的测试结构

技术领域

本公开涉及半导体器件制造领域，更具体地，涉及晶圆的测试结构。

背景技术

当CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)器件的特征尺寸缩小到亚微米及以下时，漏极附近会出现热载流子效应。热载流子效应可采用轻掺杂漏(Lightly Doped Drain，LDD)工艺加以改善；在进行LDD工艺之后，一般还需要在栅极侧壁形成侧墙，以防止之后注入的源漏重掺杂杂质紧邻栅极，这样漏极和导电沟道之间会形成一定宽度的轻掺杂区域，可以降低漏极附近电场，达到削弱热载流子效应的目的。但是形成的侧墙会影响器件饱和电流和导通电阻，侧墙的宽度还会影响产品良率和一致性。

目前，为了监控侧墙的宽度，只能通过聚焦离子束(Focused Ion beam，FIB)等破坏性手段，通常是先利用聚焦离子束轰击等物理手段把需要监测的半导体器件切割开，然后人工测量侧墙的宽度。这种方法不但需要破坏晶圆，耗费大量的材料成本和时间成本，导致在产品批量生产时，不能保证每批产品都被监控，而且在被监控的批次内也仅监控有限数量的晶圆片，每片只能监控有限数量的位置，数据量少，不能全面反映侧墙宽度的一致性。此外，目前的监控手段需要通过肉眼观察，然后进行人工测量，受人为因素影响，测量结果的误差较大。

因此，希望提供一种晶圆的测试结构，以适用于产品批量生产中对侧墙宽度以及一致性的监控。

实用新型内容

有鉴于此，本公开提供了一种晶圆的测试结构，根据电学测试结果获得伪侧墙的宽度，进而监控半导体器件中侧墙的宽度，提高测试的效率与准确率。

根据本公开实施例提供的一种晶圆的测试结构，该晶圆包括多个半导体器件，其中至少一个半导体器件包括栅极以及位于栅极***的侧墙，该测试结构包括第一测试单元，第一测试单元包括：

位于半导体层上并沿第一方向间隔排列的第一伪栅和第二伪栅；

位于半导体层上的第一伪侧墙和第二伪侧墙，第一伪侧墙位于第一伪栅的***，第二伪侧墙位于第二伪栅的***，至少部分第一伪侧墙与第二伪侧墙相对设置；

位于半导体层中的第一掺杂区，第一掺杂区包括位于第一伪侧墙与第二伪侧墙之间的重掺杂区，重掺杂区包括沿第二方向设置的两个分隔的接触区，位于两个接触区之间的重掺杂区的截面形状呈矩形；以及

第一测试电极和第二测试电极，分别电连接至重掺杂区的两个接触区，

其中，第一方向、第二方向以及半导体层的厚度方向彼此垂直。

进一步地，第一测试单元还包括第一绝缘层，位于半导体层的表面，第一伪栅与第二伪栅位于第一绝缘层的表面。

进一步地，第一掺杂区还包括位于第一伪栅与第二伪栅之间的轻掺杂区，轻掺杂区与重掺杂区接触。

进一步地，第一伪侧墙与第二伪侧墙位于第一绝缘层的表面。

进一步地，第一绝缘层为氧化层。

进一步地，第一测试单元包括第一区域与围绕第一区域的第二区域，位于第一区域的氧化层的厚度小于位于第二区域的氧化层的厚度，

其中，至少第一掺杂区上方的氧化层位于第一区域。

进一步地，沿第一方向，第一区域与第二区域的邻接位置分别位于第一伪栅的下方与第二伪栅的下方。

进一步地，第一测试单元还包括第二绝缘层，覆盖第一伪栅、第二伪栅、第一伪侧墙以及第二伪侧墙，

第一测试电极与第二测试电极均位于第二绝缘层的表面。

进一步地，第一测试单元还包括：

多个导电插塞，贯穿第二绝缘层；以及

多条引线，位于第二绝缘层的表面；

第一测试电极与第二测试电极分别通过对应的引线和导电插塞电连接至重掺杂区的两个接触区。

进一步地，还包括与第一测试单元分隔的第二测试单元，第二测试单元包括：

位于半导体层中的第二掺杂区；以及

第三测试电极和第四测试电极，分别电连接至第二掺杂区，

其中，第二掺杂区的方块电阻与重掺杂区的方块电阻相同。

本公开提供的晶圆的测试结构，通过在第一测试单元中设置第一伪栅与第二伪栅以及位于伪栅***的伪侧墙，通过测量位于伪侧墙之间的矩形重掺杂区的电阻值获得伪侧墙宽度，从而监控半导体器件中的侧墙宽度，提高了测试的效率与准确率，并降低了测试成本。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对实施例的附图作简单介绍，显而易见地，下面描述中的附图仅涉及本申请的一些实施例，而非对本申请的限制。

图1示出了本公开实施例的测试结构在晶圆上分布的示意图。

图2示出了本公开第一实施例的第一测试单元的俯视图。

图3示出了沿图2中AA线所截的截面图。

图4示出了沿图2中BB线所截的截面图。

图5示出了2中的部分重掺杂区的俯视图。

图6示出了本公开实施例的测试结构中第二测试单元的俯视图。

图7示出了本公开第二实施例的第一测试单元的俯视图。

图8示出了沿图7中AA线所截的截面图。

图9示出了沿图7中BB线所截的截面图。

具体实施方式

以下将参照附图更详细地描述本公开。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

本公开可以以各种形式呈现，以下将描述其中一些示例。

图1示出了本公开实施例的测试结构在晶圆上分布的示意图。

如图1所示，晶圆10包括多个管芯300与测试结构，多个管芯300按行和列的形式呈阵列式排布，相邻管芯300之间的区域为划片道11，其中，管芯300中的至少一个包括具有栅极和侧墙的半导体器件(以下简称“器件”)。在本实施例中，测试结构包括第一测试单元100，测试结构可以分布在划片道11中，也可以分布晶圆10的非功能区域12中。在其它实施例中，还可以将上述测试结构中的部分或全部设置在管芯300的位置上，即在用于设置管芯300的某些区域设置测试结构，当然这些区域也可以视为非功能区域。

图2示出了本公开第一实施例的第一测试单元的俯视图，图3示出了沿图2中AA线所截的截面图，图4示出了沿图2中BB线所截的截面图。其中，为了清楚起见，在图2中仅示出了第一测试单元100的部分结构。

如图2至图4所示，本实施例的第一测试单元100包括：第一伪栅121、第二伪栅122、第一伪侧墙141、第二伪侧墙142、第二绝缘层160、第一掺杂区、多个导电插塞170、多条引线180、测试电极193(第一测试电极)以及测试电极194(第二测试电极)。

上述半导体层101可以根据器件的实际结构选择，具体可以为衬底、或者为堆叠的衬底与外延层等，其中衬底比如可以是硅衬底、碳化硅衬底等，外延层可以是同质外延或异质外延。

第一伪栅121与第二伪栅122位于半导体层101上，沿X轴方向(第一方向)，第一伪栅121与第二伪栅122间隔且平行排列，并且二者均沿Y轴方向(第二方向)延伸，构成长条形状。其中，X轴方向、Y轴方向以及半导体层101的厚度方向彼此垂直。第一伪栅121与第二伪栅122的尺寸具体可以跟器件中栅极尺寸一致，尤其是与待测侧墙所对应的栅极尺寸一致。第一伪栅121与第二伪栅122的材料包括但不限于多晶硅，具体可以与器件中栅极材料一致。

第一伪侧墙141位于半导体层101上，并覆盖第一伪栅121的侧面。第二伪侧墙142位于半导体层101上，并覆盖第二伪栅122的侧面。第一伪侧墙141和第二伪侧墙142具体可以选择半导体器件的栅极侧墙所用材料，比如氮化硅。本实施例中，第一伪侧墙141完整环绕第一伪栅121的侧面，第二伪侧墙142完整环绕第二伪栅122的侧面。在其它实施例中，伪侧墙也可以部分环绕伪栅，只要确保伪侧墙至少覆盖两个伪栅朝向彼此的侧面即可。

第一掺杂区位于半导体层101中，具体地，第一掺杂区的表面与半导体层101的表面共面。在本实施例中，第一掺杂区为重掺杂区150，重掺杂区150的整体形状此处不做限定，但需要保证至少部分重掺杂区150位于第一伪侧墙141与第二伪侧墙142之间，并且沿Y轴方向，重掺杂区150设有两个接触区，其中，在半导体层101的表面，位于两个接触区之间的重掺杂区150为矩形。

在半导体领域，接触区是半导体区域用于与导电插塞底部实现欧姆接触的区域。本实施例中，接触区可以视作图5中两个导电插塞170与重掺杂区150的邻接位置，因此用于测定重掺杂区150的电阻等相关参数的区域以两个接触区所限定的区域为准。以下为方便和准确说明，将两个接触区之间的矩形部分的重掺杂区150称为矩形重掺杂区150a。沿X轴方向，该矩形重掺杂区150a的宽度W₁为第一伪侧墙141与第二伪侧墙142之间的间隔距离；沿Y轴方向，该矩形重掺杂区150a的长度L₁为两个接触区之间的间隔距离。

第二绝缘层160位于半导体层101上并覆盖第一伪栅121、第二伪栅122、第一伪侧墙141以及第二伪侧墙142；沿Y轴方向，导电插塞170穿过第二绝缘层160分别连接矩形重掺杂区150a的两端(两接触区)。多条引线180与测试电极193和194均位于第二绝缘层160上，其中，矩形重掺杂区150a的一端通过相应的导电插塞170和引线180连接至测试电极193，矩形重掺杂区150a的另一端通过相应的导电插塞170和引线180连接至测试电极194。

本实施例的第一测试单元100所对应的制作工艺步骤，可以与晶圆上器件制作工艺兼容，无需额外增加工艺。例如，与器件同步，在形成器件的多晶硅栅时，同步在半导体层101表面淀积多晶硅，并利用光刻、刻蚀形成多晶硅条，获得第一伪栅121与第二伪栅122。在多晶硅栅侧面形成侧墙的同时，在多晶硅条的侧面也同步形成伪侧墙。在对器件进行源漏注入的同时，也对相邻伪侧墙之间的区域进行相同工艺的注入，形成重掺杂区150。之后淀积绝缘层，进行接触孔的光刻和刻蚀，利用Ti/TiN/W进行接触孔的填充形成导电插塞170。淀积第一层金属，并进行光刻和刻蚀。重复上述步骤形成多层金属，最后，形成测试电极与器件中的PAD(压焊区)。可选的，在顶层金属上方淀积绝缘保护层并进行光刻和刻蚀，形成测试电极与器件中的PAD(压焊区)。

在本实施例中，利用电阻获得第一伪侧墙141与第二伪侧墙142的宽度W₀。具体地，通过第一测试单元100中的测试电极193、194对矩形重掺杂区150a两端施加电压V₁，并通过测试电极193、194测量流经的电流I₁，并根据等式(1)获得矩形重掺杂区150a的电阻R。

R＝V₁/I₁ (1)

进一步地，由于矩形重掺杂区150a的电阻R还可以根据等式(2)获得。

其中，Rs1为重掺杂区150的方块电阻，W₁为矩形重掺杂区150a的宽度，L₁为矩形重掺杂区150a的长度，其中矩形重掺杂区150a的长度L₁为已知的设计值。重掺杂区150的方块电阻Rs1例如可以通过预先在额外的晶圆上模拟重掺杂区150的制作工艺并测试获得，获得根据掺杂离子的浓度等参数确定。

进一步地，如图3所示，矩形重掺杂区150a的宽度W₁可以通过等式(3)获得。

W₁＝W_总-2W₀ (3)

其中，W_总为第一伪栅121与第二伪栅122之间的宽度，为已知的设计值，W₀为第一伪侧墙141与第二伪侧墙142的宽度。

进一步地，将等式(3)带入等式(2)中，最终获得等式(4)：

即第一伪侧墙141与第二伪侧墙142的宽度W₀可通过等式(4)计算获得。

由此，可以通过第一伪侧墙141与第二伪侧墙142的宽度W₀监控晶圆10各个位置的器件中的侧墙宽度和一致性，便于生产线状态的监控和产品良率的提升。

由于重掺杂区150的方块电阻Rs1是通过预先模拟测试获得的，在实际的制造过程中，工艺可能会发生波动，为了更加准确的获得重掺杂区150的方块电阻Rs1，还可以在本公开实施例的测试结构中增设与第一测试单元100分隔的第二测试单元200，如图6所示。其中，为了清楚起见，在图6中仅示出了第二测试单元200的部分结构。

第二测试单元200包括位于半导体层101中的第二掺杂区250、穿设于第二绝缘层160中并与第二掺杂区250两端连接的导电插塞270，位于第二绝缘层160上的引线280、测试电极291(第三测试电极)以及测试电极292(第四测试电极)，其中，第二掺杂区250的一端通过相应的导电插塞270和引线280连接至测试电极291，第二掺杂区250的另一端通过相应的导电插塞270和引线280连接至测试电极292。

其中，第一测试单元100中的重掺杂区150与第二测试单元200中第二掺杂区250的方块电阻相同，二者可采用相同工艺制作，即掺杂能量、剂量等工艺参数均相同；在具体实施过程中，重掺杂区150与第二掺杂区250同步形成，因此，第二掺杂区250的方块电阻Rs2与第一测试单元100中的重掺杂区150的方块电阻Rs1相同。当然为方便测试和计算，第二掺杂区250呈矩形。在本实施例的第二测试单元200所对应的制作步骤中，也可以与现有的器件制作工艺兼容，此处不再赘述。

具体地，可通过第二测试单元200中的测试电极291、292对第二掺杂区250两端施加电压V₂，并通过测试电极291、292测量流经的电流I₂，根据等式(5)获得第二掺杂区250的方块电阻Rs2。

其中，W₂为第二掺杂区250的宽度，L₂为两个导电插塞270之间的间隔距离，二者均为已知的设计值。

由于第二掺杂区250的方块电阻Rs2与第一测试单元100中的重掺杂区的方块电阻Rs1相同，因此可以将等式(4)中的Rs1替换为Rs2。

图7示出了本公开第二实施例的第一测试单元的俯视图，图8示出了沿图7中AA线所截的截面图，图9示出了沿图7中BB线所截的截面图。其中，为了清楚起见，在图7中仅示出了第一测试单元100的部分结构。

如图7至图9所示，本实施例的第一测试单元100包括：第一绝缘层110、第一伪栅121、第二伪栅122、第一伪侧墙141、第二伪侧墙142、第一掺杂区、多个导电插塞170、多条引线180、测试电极193以及测试电极194。下面将具体描述本实施例的第一测试单元100的结构，其中与第一实施例的相同之处不再赘述。

第一绝缘层110位于半导体层101上，第一伪栅121、第二伪栅122、第一伪侧墙141、第二伪侧墙142以及第二绝缘层160均位于第一绝缘层110的表面上。本实施例中，第一绝缘层110的材料具体可以与器件中栅极介质层的材料一致，例如为氧化硅。在其它实施例中，第一绝缘层110用于使半导体层101分别与第一伪栅121、第二伪栅122电隔离，因此第一绝缘层110的材料也可以是氮化硅、磷酸玻璃等绝缘材料。

在本实施例中，第一掺杂区包括轻掺杂区130和重掺杂区150，轻掺杂区130位于第一伪栅121与第二伪栅122之间的半导体层101中，并与重掺杂区150相连；具体的，轻掺杂区130位于两个伪侧墙朝向彼此部分的下方。轻掺杂区130与重掺杂区150的掺杂类型相同，轻掺杂区130的掺杂浓度小于重掺杂区150的掺杂浓度。

需要说明的是，本实施例中的轻掺杂区130是为了保持与晶圆上器件制作工艺的同步而形成的，所以轻掺杂区130是可以省去的，而在有轻掺杂区130的情况下，第一绝缘层110可以防止轻掺杂区130和第一伪栅121、第二伪栅122直接接触进而与重掺杂区150电连接。

在本实施例中，第一测试单元100包括第一区域A1与围绕第一区域A1的第二区域A2，其中，位于第一区域A1的第一绝缘层110为薄氧化层，位于第二区域A2的第一绝缘层110为厚氧化层，薄氧化层的厚度小于厚氧化层的厚度，其中，厚氧化层会阻挡掺杂杂质进入半导体层101中。图7中示出的第一绝缘层110为薄氧化层。沿X轴方向，第一区域A1与第二区域A2的邻接位置分别位于第一伪栅121的下方与第二伪栅122的下方。

本实施例的第一测试单元100所对应的制作工艺步骤，可以与晶圆上器件制作工艺兼容，无需额外增加工艺。例如，与器件同步，在衬底101上通过热氧化工艺生长厚氧层。在形成器件的栅氧层(即栅极介质层)时，同步形成本实施例中的薄氧层。在形成器件的多晶硅栅时，同步在第一绝缘层110表面淀积多晶硅，并利用光刻、刻蚀形成多晶硅条，获得第一伪栅121与第二伪栅122。在进行器件的LDD工艺的同时，同步对多晶硅条之间的区域进行相同工艺的注入，获得轻掺杂区130。在多晶硅栅侧面形成侧墙的同时，在多晶硅条的侧面也同步形成伪侧墙。在对器件进行源漏注入的同时，也对相邻伪侧墙之间的区域进行相同工艺的注入，形成重掺杂区150。之后淀积绝缘层，进行接触孔的光刻和刻蚀，利用Ti/TiN/W进行接触孔的填充形成导电插塞。淀积第一层金属，并进行光刻和刻蚀。重复上述步骤形成多层金属，最后，形成测试电极与器件中的PAD(压焊区)。可选的，在顶层金属上方淀积绝缘保护层并进行光刻和刻蚀，形成测试电极与器件中的PAD(压焊区)。

在本实施例中，利用电阻获得第一伪侧墙141与第二伪侧墙142的宽度W₀，具体步骤可以参考第一实施例，此处不再赘述。

在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (10)

1.一种晶圆的测试结构，所述晶圆包括多个半导体器件，其中至少一个半导体器件包括栅极以及位于所述栅极***的侧墙，其特征在于，所述测试结构包括第一测试单元，所述第一测试单元包括：

位于半导体层上并沿第一方向间隔排列的第一伪栅和第二伪栅；

位于所述半导体层上的第一伪侧墙和第二伪侧墙，所述第一伪侧墙位于所述第一伪栅的***，所述第二伪侧墙位于所述第二伪栅的***，至少部分所述第一伪侧墙与所述第二伪侧墙相对设置；

位于所述半导体层中的第一掺杂区，所述第一掺杂区包括位于所述第一伪侧墙与所述第二伪侧墙之间的重掺杂区，所述重掺杂区包括沿第二方向设置的两个分隔的接触区，位于两个接触区之间的所述重掺杂区的截面形状呈矩形；以及

第一测试电极和第二测试电极，分别电连接至所述重掺杂区的两个接触区，

其中，所述第一方向、所述第二方向以及所述半导体层的厚度方向彼此垂直。

2.根据权利要求1所述的测试结构，其特征在于，所述第一测试单元还包括第一绝缘层，位于所述半导体层的表面，所述第一伪栅与所述第二伪栅位于所述第一绝缘层的表面。

3.根据权利要求2所述的测试结构，其特征在于，所述第一掺杂区还包括位于所述第一伪栅与所述第二伪栅之间的轻掺杂区，所述轻掺杂区与所述重掺杂区接触。

4.根据权利要求2所述的测试结构，其特征在于，所述第一伪侧墙与所述第二伪侧墙位于所述第一绝缘层的表面。

5.根据权利要求2所述的测试结构，其特征在于，所述第一绝缘层为氧化层。

6.根据权利要求5所述的测试结构，其特征在于，所述第一测试单元包括第一区域与围绕所述第一区域的第二区域，位于所述第一区域的所述氧化层的厚度小于位于所述第二区域的所述氧化层的厚度，

其中，至少所述第一掺杂区上方的所述氧化层位于所述第一区域。

7.根据权利要求6所述的测试结构，其特征在于，沿所述第一方向，所述第一区域与所述第二区域的邻接位置分别位于所述第一伪栅的下方与所述第二伪栅的下方。

8.根据权利要求1-7任一项所述的测试结构，其特征在于，所述第一测试单元还包括第二绝缘层，覆盖所述第一伪栅、所述第二伪栅、所述第一伪侧墙以及所述第二伪侧墙，

所述第一测试电极与所述第二测试电极均位于所述第二绝缘层的表面。

9.根据权利要求8所述的测试结构，其特征在于，所述第一测试单元还包括：

多个导电插塞，贯穿所述第二绝缘层；以及

多条引线，位于所述第二绝缘层的表面；

所述第一测试电极与所述第二测试电极分别通过对应的引线和导电插塞电连接至所述重掺杂区的两个接触区。

10.根据权利要求1-7任一项所述的测试结构，其特征在于，还包括与所述第一测试单元分隔的第二测试单元，所述第二测试单元包括：

位于所述半导体层中的第二掺杂区；以及

第三测试电极和第四测试电极，分别电连接至所述第二掺杂区，

其中，所述第二掺杂区的方块电阻与所述重掺杂区的方块电阻相同。

Images