CN116092949B - 一种制作中介层的方法、中介层及芯片封装 - Google Patents

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Abstract

本发明实施例提供一种制作中介层的方法、中介层及芯片封装,该方法包括以下步骤:S1,提供载板,所述载板包括第一部分和第二部分,所述第一部分为所述载板一侧的外边缘,所述第二部分为所述外边缘界定的该侧的平面;S2,对所述第一部分添加剥离胶,对所述第二部分添加金属膜,并对剥离胶进行固化;S3,在金属膜的表面添加介电层;S4,在所述介电层上制备再分布导线层;S5,去除当前的所述第一部分,当前所述第一部分至少包括附着在上面的剥离胶;以及S6,剥落当前的所述第二部分,切割形成中介层。该方法可在无需高温或激光下快速剥离载板,得到厚度小于30微米的有机中介层。

Description

一种制作中介层的方法、中介层及芯片封装
技术领域
本发明涉及芯片制作领域,具体地涉及一种制作中介层的方法、中介层及芯片封装。
背景技术
在芯片制作领域,多芯片封装和扇出均需要载板来承载,具体包括通过使用晶圆工艺或面板级工艺来连接个多个芯片或中介层,所述芯片或中介层通过有机胶来固定在载板上,然后通过使用高温或激光来破坏有机胶的粘合性能来分离载板,得到所需芯片或中介层。该方法需在高温下进行,而在高温条件下会改变有再分布导线层(RDL)及介电层的结构,进而影响芯片的性能。在中介层较薄的情况下,中介层会受到损伤而分层或断裂,而无法从载板成功剥离。
发明内容
本发明实施例的目的是提供一种制作中介层的方法、中介层及芯片封装,该方法可快速剥离载板,得到超薄中介层,用于多个高性能芯片的集成。
为了实现上述目的,本发明实施例提供一种制作中介层的方法,该方法包括以下步骤:S1,提供载板,所述载板包括第一部分和第二部分,所述第一部分为所述载板一侧的外边缘,所述第二部分为所述外边缘界定的该侧平面;S2,对所述第一部分添加剥离胶,对所述第二部分添加金属膜,并对剥离胶进行固化;S3,在金属膜的表面添加介电层;S4,在所述介电层上制备再分布导线层;S5,去除当前的所述第一部分,当前所述第一部分至少包括附着在上面的剥离胶;以及S6,剥落当前的所述第二部分,切割形成中介层。
可选的,针对步骤S1,提供通过硅、玻璃、金属和有机塑料中的至少一种制备的载板。
可选的,针对步骤S2,通过真空压膜来添加所述金属膜。
可选的,针对步骤S2,通过喷涂树脂或粘贴干膜来添加剥离胶。
可选的,针对步骤S3,通过真空滚轮层压或旋转喷涂来添加所述介电层。
可选的,针对步骤S3,通过涂布聚酰亚胺、苯并环丁烯和树脂材料中的至少一种来制备所述介电层。
可选的,所述第一部分的宽度范围为2-10毫米。
另一方面,本发明提供一种中介层,该中介层为根据上述所述的制作中介层的方法制作的中介层。
另一方面,本发明还提供一种芯片封装,该芯片封装包括基板、至少一个芯片及上述所述的中介层。
本发明提供了一种可快速剥离载板的方法,该方法不会破坏再分布导线层(RDL)及介电层的结构,使得芯片的性能更加稳定。
本发明实施例的其它特征和优点将在随后的具体实施方式部分予以详细说明。
附图说明
附图是用来提供对本发明实施例的进一步理解,并且构成说明书的一部分,与下面的具体实施方式一起用于解释本发明实施例,但并不构成对本发明实施例的限制。在附图中:
图1是本发明的一种制作中介层的方法的流程示意图;
图2是本发明的载板边缘涂胶的示意图;
图3是本发明的真空压模的示意图;
图4是本发明的制备再分布导线层的示意图;
图5是本发明的去除第一部分的示意图;
图6是本发明的去除载板的示意图。
附图标记说明
101-载板;
102-剥离胶;
103-金属膜;
104-介电层;
105-待去除部分。
具体实施方式
以下结合附图对本发明实施例的具体实施方式进行详细说明。应当理解的是,此处所描述的具体实施方式仅用于说明和解释本发明实施例,并不用于限制本发明实施例。
图1是本发明的一种制作中介层的方法的流程示意图,如图1所示,本发明提供的一种制作中介层的方法包括以下步骤:
S1:提供载板101,所述载板101包括第一部分和第二部分,所述第一部分为所述载板101一侧的外边缘,所述第二部分为所述外边缘界定的该侧平面。按照一种具体的实施方式,当选取载板101的形状为圆形时,所述第一部分为所述载板101一侧的外边缘,即为载板101外沿的圆环,所述第一部分的宽度范围为2-10毫米,即所述圆环的宽度为2-10毫米。针对步骤S1,所述提供载板101包括:提供通过硅、玻璃、金属和有机塑料中的至少一种制备的载板。
S2:对所述第一部分添加剥离胶102。图2是本发明的载板101边缘涂胶的示意图,所述涂胶可以使用高精度的点胶方式均匀涂布,或使用预先切割好的膜胶对位粘贴,图2为不同观测角度下的载板101(上图为俯视图,下图为侧视图),所述载板101一侧的外边缘涂上剥离胶102,所述剥离胶102的宽度范围为2-10毫米。
该步骤S2还包括:对所述第二部分添加金属膜103,并对剥离胶102进行固化。图3是本发明的真空压模的示意图,如图3所示,针对步骤S2,通过真空压膜来添加所述金属膜103。所述进行固化包括:喷涂树脂或粘贴干膜。所述金属膜优选铜和铝,所述干膜为有机膜,如聚酰亚胺膜,树脂膜。还可以对第二部分添加有机膜,或者,对第二部分添加多结构膜,所述多结构膜的内部为金属膜103,外部为有机膜。在实施过程中,也可以先添加金属膜103,然后进行涂布,这一过程只要使用金属膜103预留边缘第一部分,也可以达到同样的技术效果密封金属膜103在载板上。如图3所示,本发明所形成的载板结构只在边缘小于10mm的第一部分区域有剥离胶,而第二部分区域没有任何胶,这样既可以保证第二部分的平整度,又不会产生任何由于胶在固化是引入的形变。
S3:在金属膜103的表面添加介电层104。针对步骤S4,通过真空滚轮层压或旋转涂布来添加所述介电层104。介电层104可以是聚酰亚胺、苯并环丁烯和树脂材料中的至少一种。所述介电层上设有电路图案。所述电路图案设置在第二部分,由于这部分优良的平整度,可以做出比现有工艺更高精度的电路设计。
S4:在所述介电层104上制备再分布导线层(RDL)。图4是本发明的制备再分布导线层的示意图,通过光刻、电镀工艺制备出多层RDL,并生成中介层结构如图4所示,生成的中介层上设有可以与外界连对接的连接点,连接点用以连接芯片或基板。所述制备再分布导线层的具体设计根据中介层的功能来确定,中介层可以为芯片左右连接的桥,或芯片上下导通用的导线再分布或垂直信号传输的通道。
S5:去除当前的所述第一部分,当前所述第一部分至少包括附着在上面的剥离胶102。如图5所示,所述当前的所述第一部分为待去除部分105。所述去除当前的所述第一部分可以包括去除所述剥离胶102,或剪去当前的所述第一部分。
S6:剥落当前的所述第二部分,切割形成中介层。所述剥落不需任何外力,在去除第一部分后,第二部分的金属与载板的界面会自动分离,如图6所示,当前的所述第二部分为一部分载板,剥离所述部分载板,然后刻蚀去除剩余部分背面的金属薄膜层即得到最终中介层,将所述中介层切割后即可以上片使用。
本申请还提出了一种中介层,该中介层为根据上述所述的制作中介层的方法制作的中介层。
本申请还提出了一种芯片封装,该芯片封装包括基板、至少一个芯片及上述所述的中介层,其中,所述中介层和芯片均设于所述基板上。
本发明提供了一种可快速剥离载板101的方法,该方法不会破坏再分布导线层(RDL)及介电层104的结构,该方法在去除掉第一部分后第二部分由于没有剥离胶,第二部分金属膜与载板之间没有化学键粘合,会自动分离,表面生成的中介层在分离中不会受到外来应力,可以转移到切割膜上切割,然后使用倒装技术贴装到使用的界面。由于这种技术生产过程没有引入外界应力,可以制备小于30微米以下的中介层而不会有断裂或分层。
以上结合附图详细描述了本发明实施例的可选实施方式,但是,本发明实施例并不限于上述实施方式中的具体细节,在本发明实施例的技术构思范围内,可以对本发明实施例的技术方案进行多种简单变型,这些简单变型均属于本发明实施例的保护范围。
另外需要说明的是,在上述具体实施方式中所描述的各个具体技术特征,在不矛盾的情况下,可以通过任何合适的方式进行组合。为了避免不必要的重复,本发明实施例对各种可能的组合方式不再另行说明。
还需要说明的是,术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含,从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素,而且还包括没有明确列出的其他要素,或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下,由语句“包括一个……”限定的要素,并不排除在包括要素的过程、方法、商品或者设备中还存在另外的相同要素。
以上仅为本申请的实施例而已,并不用于限制本申请。对于本领域技术人员来说,本申请可以有各种更改和变化。凡在本申请的精神和原理之内所作的任何修改、等同替换、改进等,均应包含在本申请的权利要求范围之内。

Claims (9)

1.一种制作中介层的方法,其特征在于,该方法包括以下步骤:
S1:提供载板,所述载板包括第一部分和第二部分,所述第一部分为所述载板一侧的外边缘,所述第二部分为所述外边缘界定的该侧的平面;
S2:对所述第一部分添加剥离胶,对所述第二部分添加金属膜,并对剥离胶进行固化;
S3:在金属膜的表面添加介电层;
S4:在所述介电层上制备再分布导线层;
S5:去除当前的所述第一部分,该当前的所述第一部分至少包括附着在上面的剥离胶;以及
S6:剥落当前的所述第二部分,切割形成中介层。
2.根据权利要求1所述的方法,其特征在于,
针对步骤S1,提供通过硅、玻璃、金属和有机塑料中的至少一种制备的载板。
3.根据权利要求1所述的方法,其特征在于,
针对步骤S2,通过真空压膜来添加所述金属膜。
4.根据权利要求1所述的方法,其特征在于,
针对步骤S2,通过喷涂树脂或粘贴干膜来添加剥离胶。
5.根据权利要求1所述的方法,其特征在于,
针对步骤S3,通过真空滚轮层压或旋转喷涂来添加所述介电层。
6.根据权利要求1所述的方法,其特征在于,
针对步骤S3,通过涂布聚酰亚胺、苯并环丁烯和树脂材料中的至少一种来制备所述介电层。
7.根据权利要求1所述的方法,其特征在于,
所述第一部分的宽度范围为2-10毫米。
8.一种中介层,其特征在于,该中介层为根据权利要求1-7中任意一项所述的制作中介层的方法制作的中介层。
9.一种芯片封装,其特征在于,该芯片封装包括基板、至少一个芯片及权利要求8中所述的中介层。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005197582A (ja) * 2004-01-09 2005-07-21 North:Kk 配線膜間接続用部材の製造方法及び配線膜間接続用部材の製造装置
JP2010199616A (ja) * 2010-05-12 2010-09-09 Shinko Electric Ind Co Ltd 配線基板の製造方法
WO2020122014A1 (ja) * 2018-12-10 2020-06-18 凸版印刷株式会社 半導体装置用配線基板とその製造方法、及び半導体装置
CN115332088A (zh) * 2022-10-14 2022-11-11 北京华封集芯电子有限公司 一种基于中介层的封装及制作方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2543065A4 (en) * 2010-03-03 2018-01-24 Georgia Tech Research Corporation Through-package-via (tpv) structures on inorganic interposer and methods for fabricating same
IL223414A (en) * 2012-12-04 2017-07-31 Elta Systems Ltd Integrated electronic device and method for creating it
US9455160B2 (en) * 2013-01-14 2016-09-27 Infineon Technologies Ag Method for fabricating a semiconductor chip panel
US20210202338A1 (en) * 2019-12-31 2021-07-01 Sj Semiconductor (Jiangyin) Corporation Wafer-level sip module structure and method for preparing the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005197582A (ja) * 2004-01-09 2005-07-21 North:Kk 配線膜間接続用部材の製造方法及び配線膜間接続用部材の製造装置
JP2010199616A (ja) * 2010-05-12 2010-09-09 Shinko Electric Ind Co Ltd 配線基板の製造方法
WO2020122014A1 (ja) * 2018-12-10 2020-06-18 凸版印刷株式会社 半導体装置用配線基板とその製造方法、及び半導体装置
CN115332088A (zh) * 2022-10-14 2022-11-11 北京华封集芯电子有限公司 一种基于中介层的封装及制作方法

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