CN115659901B - 一种芯片物理设计的距离布线优化方法和装置 - Google Patents

Abstract

本发明属于半导体设计领域，提供一种芯片物理设计的距离布线优化方法，包括：根据缓冲器类型、预设布线距离、同层线的线间距，设定至少一个标准单元；利用RTL代码将所述标准单元集成，以进行所述标准单元的逻辑连接；当完成所述标准单元的逻辑连接后，物理集成对应数量的标准单元，生成芯片实际版图信息；抽取所述芯片实际版图信息的RC参数，并基于所述RC参数进行仿真和分析时序，以优化芯片物理设计。通过标准单元人为搭建超长距离布线，保证布线各区域的均匀性，时序一致性，无冗余过孔。

Description

一种芯片物理设计的距离布线优化方法和装置

技术领域

本发明涉及半导体设计领域，尤指一种芯片物理设计的距离布线优化方法和装置。

背景技术

近年来随着半导体工艺节点发展到先进工艺采用FENFIT技术，晶体管的尺寸变得越来越小，布线宽度也随之愈发变小，因为同等条件下电阻大小和布线宽度成反比，因此单位长度下布线电阻越来越大，最终引起单位长度下布线延迟越来越大，这在某种程度上影响了芯片性能的提升，例如在芯片物理设计中常常会有超长距离布线的需求，即一组总线需要从A点走到B点，而AB两点间距离非常远，这种超长距离布线在先进工艺下线延迟变得非常大。

理想状态下超长距离的工具布线主要是基于有网格的布线，得到一股一定数量且线间距均匀固定的超长平行线，这样布线资源相对简单，如图2所示。但实际开发发现，虽然自动布局布线工具有一定的优化功能，但是针对超长距离的布局布线路径，则面临着布线长度不一、不均匀、过孔和缓冲器（buffer）过多等情况。其中，走线不均匀会造成面积利用率降低，缓冲器过多会导致时序延迟过大。

目前IC芯片设计中，总能面临着超长距离的布局布线问题。开发者希望基于网格通过工具布线，得到一股均匀且完全规整的平行线便于后续收敛时序。但在实际运用工具进行自动布局布线的开发中，超长的一股布线由于其他线的串扰以及自身平行线与线之间的竞争等问题，工具在布线时并不能保证这股线完全相同且均匀。

缺陷一：工具在进行超长距离布局布线时，如果某处产生拥塞，算法受其它绕线的干扰，导致布线尽量远离分布在附近的其他布线以缓解拥塞或者串扰。因此极大概率有几条布线会出现绕圈现象。如图3所示：区域1代表其他布线，工具为了绕开这块区域，会让这一条超长距离的布线脱离最短路径，而选择其他方向进行走线，因此它们比其他相邻的布线更长且消耗着更大的走线资源。这也额外增加了这一条线的时序和功耗。

缺陷二：工具在进行超长距离布局布线时还会更改布线的类型，跳换布线层，如图4所示。这增加了不必要的过孔，而过孔的寄生电容以及产生的电阻会延长了信号的上升时间，降低了电路的速度。

缺陷三：当这一股布线不均匀，例如长度不一、绕线时，它们的时序必定不同。根据互连的 RC 延迟模型可以得出，随着互连长度的增加，互连的线延迟呈指数增长。后端工程师只能***不同数量的缓冲器（buffer）用于收敛时序。如图5所示，无法走最短路径的布线的缓冲器的数量会高于普通布线，这会导致布局不均匀，延迟也不能做到最小。

针对此种描述的超长路径，需要物理设计工程师逐条进行人工优化。如果路径数量多，则会造成很大的工作量，延长设计周期。

发明内容

本发明提供一种芯片物理设计的距离布线优化方法和装置，解决了上述问题。

本发明提供的技术方案如下：

一方面，本发明提供一种芯片物理设计的距离布线优化方法，包括：

根据缓冲器类型、预设布线距离、同层线的线间距，设定至少一个标准单元；

利用RTL代码将所述标准单元集成，以进行所述标准单元的逻辑连接；

当完成所述标准单元的逻辑连接后，物理集成对应数量的标准单元，生成芯片实际版图信息；

抽取所述芯片实际版图信息的RC参数，并基于所述RC参数进行仿真和分析时序，以优化芯片物理设计。

在一些实施例中，所述根据缓冲器类型、预设布线距离、同层线的线间距，设定至少一个标准单元，包括：

根据所述缓冲器类型和对应的输入端和输出端，确定每个标准单元的线长；

利用每个标准单元的线长和所述同层线的线间距，生成一个标准单元；

基于所述预设布线距离，得到对应数量的标准单元。

在一些实施例中，还包括：

在布局布线时，基于预设芯片物理设计调取对应数量的标准单元，并于预设位置平行放置对应数量的标准单元，以完成芯片布局布线。

在一些实施例中，还包括：

在进行芯片布局布线后，进行形式验证，以判断所述芯片布局布线是否完成。

在一些实施例中，其特征在于，还包括：

所述标准单元包括N条等长平行线，每根所述平行线对应连接一个缓冲器。

一种芯片物理设计的距离布线优化装置，包括：

设定模块，用于根据缓冲器类型、预设布线距离、同层线的线间距，设定至少一个标准单元；

连接模块，用于利用RTL代码将所述标准单元集成，以进行所述标准单元的逻辑连接；

集成模块，用于当完成所述标准单元的逻辑连接后，物理集成对应数量的标准单元，生成芯片实际版图信息；

优化模块，用于抽取所述芯片实际版图信息的RC参数，并基于所述RC参数进行仿真和分析时序，以优化芯片物理设计。

在一些实施例中，所述设定模块，用于：

根据所述缓冲器类型和对应的输入端和输出端，确定每个标准单元的线长；

利用每个标准单元的线长和所述同层线的线间距，生成一个标准单元；

基于所述预设布线距离，得到对应数量的标准单元。

在一些实施例中，还包括调取模块，用于：

在布局布线时，基于预设芯片物理设计调取对应数量的标准单元，并于预设位置平行放置对应数量的标准单元，以完成芯片布局布线。

在一些实施例中，还包括：验证模块，用于：

在进行芯片布局布线后，进行形式验证，以判断所述芯片布局布线是否完成。

在一些实施例中，还包括：

所述标准单元包括N条等长平行线，每根所述平行线对应连接一个缓冲器。

本发明提供的一种芯片物理设计的距离布线优化方法和装置至少具有以下一种有益效果：

1)本发明在IC设计阶段编写RTL代码，以得到深度定制的标准单元。此标准单元的作用是：充当超长距离布局布线的主要部分也是唯一部分，可以优化时序和面积利用率。保证布线规整，均匀。不增加额外处理，提高效率。

2)无需通过PR工具进行超长距离布线。通过标准单元人为搭建超长距离布线，保证布线各区域的均匀性，时序一致性，无冗余过孔。且无需额外增加缓冲器从而增加延迟影响时序。也不额外占用芯片面积。

3)本发明面对这种超长距离的特殊路径，本来需要后端工程师在PR工具自动布线后根据实际情况逐条进行人工优化，若路径数量多，则会造成很大的工作量，延长设计周期。现如今人为搭建我们所需要的超长布线，无需再进行人工优化，速度更快。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细说明：

图1是本发明中的一种芯片物理设计的距离布线优化方法的一个实施例的示意图；

图2是芯片物理设计布线规则示意图；

图3是布线为缓解拥塞产生绕圈现象的示意图；

图4是布线出现反复跳层现象的示意图。

图5是因布线出现绕圈增加过多缓冲器的现象的示意图；

图6是本发明中的用于搭建超长距离布局布线的标准单元结构示意图；

图7是本发明中一种芯片物理设计的距离布线优化方法的一个实施例的示意图；

图8是本发明中的buffer电路示意图；

图9是本发明中反相器的电路图；

图10是本发明中标准单元的示意图；

图11是本发明中标准单元连接的逻辑示意图；

图12是本发明中物理集成标准单元的布局示意图。

具体实施方式

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

为使图面简洁，各图中只示意性地表示出了与本发明相关的部分，它们并不代表其作为产品的实际结构。另外，以使图面简洁便于理解，在有些图中具有相同结构或功能的部件，仅示意性地绘示了其中的一个，或仅标出了其中的一个。在本文中，“一个”不仅表示“仅此一个”，也可以表示“多于一个”的情形。

还应当进一步理解，在本申请说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。

在本文中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

另外，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对照附图说明本发明的具体实施方式。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，并获得其他的实施方式。

在一个实施例中，如图1所示，一方面，本发明提供一种芯片物理设计的距离布线优化方法，包括：

S101根据缓冲器类型、预设布线距离、同层线的线间距，设定至少一个标准单元。

在本实施例中，为了改善芯片物理设计中超长距离布局布线问题，通过Verilog定制标准单元，每个标准单元包括N个buffer、N根布线。

其中，标准单元的设定是根据芯片物理设计需要的缓冲器类型，需要布线的超长距离以及预设的同层线的线间距，进行制定的。

S102利用RTL代码将所述标准单元集成，以进行所述标准单元的逻辑连接。

在本实施例中，通过RTL代码将标准单元集成，进行逻辑连接。比如连接10个标准单元，则得到了一条1000 μm，具有10个均匀排布的buffer的超长布线，且无多余过孔。

具体的，本发明在IC设计阶段编写RTL代码，以得到深度定制的标准单元。此标准单元的作用是：充当超长距离布局布线的主要部分也是唯一部分，可以优化时序和面积利用率，保证布线规整、均匀。不增加额外处理，提高效率。

S103当完成所述标准单元的逻辑连接后，物理集成对应数量的标准单元，生成芯片实际版图信息。

在本实施例中，物理集成：在设计阶段，根据实际超长布局布线的长度要求，集成对应数量的标准单元，生成实际的版图。例如，根据自身判断，在某块区域需要一段1000 μm的超长布线由X端通向Y端。

S104抽取所述芯片实际版图信息的RC参数，并基于所述RC参数进行仿真和分析时序，以优化芯片物理设计。

在本实施例中，在生成版图后，通过Synopsys公司的 StarRC软件抽取此版图的RC参数，并进行仿真，分析时序。

具体的，如图2所示，理想状态下超长距离的工具布线主要是基于有网格的布线，得到一股一定数量且线间距均匀固定的超长平行线，这样布线资源相对简单。

其中，Track（轨迹）：虚线部分，没有实际的宽度，只是用于布线走线的轨迹。Pitch：Track之间的间距，定义于TF文件中。Grid Point（格点）：横纵Track的交点。Trace：相比Track，Trace是实际的金属线，具有宽度。

由于实际场景里面临着布线长度不一、不均匀、过孔和缓冲器（buffer）过多等情况，走线不均匀会造成面积利用率降低，缓冲器过多会导致时序延迟过大。

本发明为解决工具布线不均匀以及过孔过多、时序延迟大等问题，深度定制了一个标准单元，该标准单元包括N条等长平行线，以及每根线对应连接一个buffer。开发者可以在后续布局布线阶段多次调用此标准单元，并将其平行摆放以此得到一股均匀固定的布线。

在一个实施例中，所述根据缓冲器类型、预设布线距离、同层线的线间距，设定至少一个标准单元，包括：

根据所述缓冲器类型和对应的输入端和输出端，确定每个标准单元的线长；

利用每个标准单元的线长和所述同层线的线间距，生成一个标准单元；

基于所述预设布线距离，得到对应数量的标准单元。

在本实施例中，通过人为搭建自定义的标准单元以得到的超长距离布线没有布线出现跳层情况，且无多余过孔。因此由于跳层影响的走线资源大大减小，从而提高布局布线的利用率。

此标准单元包含缓冲器，可以用于收敛时序，增加驱动能力。人为搭建的超长距离布线可以保证一整条布线的时序是一致的，无需额外增加缓冲器以此增加延迟影响时序。

本发明可以通过RTL代码提前设定标准单元布线的线长，标准单元布线的线宽，同层线的线间距以及缓冲器的单元类型来具体设定标准单元信息。因为是代码形式，所以只需要对标准单元个数进行修改，就可以得到所需要的超长布线。

在一个实施例中，还包括：

在布局布线时，基于预设芯片物理设计调取对应数量的标准单元，并于预设位置平行放置对应数量的标准单元，以完成芯片布局布线。

具体的，在布局布线阶段，通过布局布线PR工具提前根据实际情况在指定位置平行放置对应数量的标准单元，保证此区域不被工具放置其他布线。以得到一股长度统一、无冗余过孔、时序延迟一致的高均匀性超长距离布线。

在本实施例中，由于调取了标准单元，此次布局布线则无需通过PR工具进行超长距离布线。通过标准单元人为搭建超长距离布线，保证布线各区域的均匀性，时序一致性，无冗余过孔，且无需额外增加缓冲器从而增加延迟影响时序，也不额外占用芯片面积。

需要说明的是，本发明面对这种超长距离的特殊路径，本来需要后端工程师在PR工具自动布线后根据实际情况逐条进行人工优化，若路径数量多，则会造成很大的工作量，延长设计周期。现如今人为搭建我们所需要的超长布线，无需再进行人工优化，速度更快。

在一个实施例中，还包括：

在进行芯片布局布线后，进行形式验证，以判断所述芯片布局布线是否完成。

在完成超长距离布局布线后，对芯片版图的布局布线进行验证，一般来说可以通过方法1：直接在布局布线时通过看版图，版图可以很直观的看到标准单元的排布方式。

在本实施例中，提供了一种更准确的方法：方法2：后端全局布线后会进行形式验证(Formality形式验证是一个基于数学意义的验证方法，通过比较两个设计A,B：如果A的逻辑功能被B包含，那么形式验证认为是通过的。

在IC的流程中通常用于进行不同流程步骤的网表(netlist)的比较：

逻辑综合netlist，floorplannetlist，placement netlist ，CTSinsertednetlist,P&R netlist，在每一个步骤后都有新的逻辑加入到netlist中，但是这个新的逻辑的加入不改变之前netlist的功能。

在一个实施例中，其特征在于，还包括：

所述标准单元包括N条等长平行线，每根所述平行线对应连接一个缓冲器。

在本实施例中，本发明改善上述现有技术存在的三个缺陷问题，通过RTL代码深度定制一个标准单元。此标准单元包括N条等长平行线，以及每根线对应连接的一个buffer。在后续布局布线阶段就可以直接多次调用此标准单元，并进行平行摆放以此得到一股无需工具设置的且均匀固定的布线，如图6所示。

另外，通过提前放置定制的标准单元占住特定位置，可以防止自动布局布线工具在此区域放置额外的布线增加串扰。

在一个实施例中，如图6~9所示，本发明提供一种芯片物理设计的距离布线优化方法，具体包括：

1)在IC设计阶段，在不违反设计规则的前提下深度定制一个标准单元。定制内容如下：

① 定制N个buffer：选择buffer的类型，输入端和输出端的确定：

i. buffer跟反相器是对立的，buffer输入与输出相同，反相器输入与输出相反。

如图8所示，具体电路分析：前面一级Q1，Q2组成了一个反相器；后面一级Q3，Q4又构成了一个反相器，相当于反了两次相，于是又还原了。

ii. 反相器输入和输出状态相反，谓之反相器。

如图9所示，具体电路分析：输入Vi为低电平时，上管导通，下管截止，输出为高电平；输入Vi为高电平时，上管截止，下管导通，输出为低电平。

② 定制N条等长平行线，要求必要的过孔最少，且一一对应，连接于每个buffer上。缓冲器类型决定标准单元，预设布线距离，决定标准单元的数量。

在每种工艺下，根据buffer的驱动能力，布线的长度固定不变。

比如，在选择一种buffer后，布线长度固定在100 μm。标准单元A如图10所示。

通过RTL代码将标准单元集成，进行逻辑连接。比如连接10个标准单元，则得到了一条1000 μm，具有10个均匀排布的buffer的超长布线，且无多余过孔。逻辑示意图如图11所示。

物理集成：在设计阶段，根据实际超长布局布线的长度要求，集成对应数量的标准单元，生成实际的版图。例如，根据自身判断，在某块区域需要一段1000 μm的超长布线由X端通向Y端。因此需要集成10个标准单元（A1,A2,A3…A10）。其中A1的输入端连接X端，A1的输出端连接A2的输入端，以此类推，A10的输出端连接Y端。具体布局如图12所示。

在生成版图后，通过Synopsys公司的 StarRC软件抽取此版图的RC参数，并进行仿真，分析时序。

在布局布线阶段，通过布局布线PR工具提前根据实际情况在指定位置平行放置对应数量的标准单元，保证此区域不被工具放置其他布线。以得到一股长度统一、无冗余过孔、时序延迟一致的高均匀性超长距离布线。

通过人为搭建自定义的标准单元以得到的超长距离布线没有布线出现跳层情况，且无多余过孔。因此由于跳层影响的走线资源大大减小，从而提高布局布线的利用率。

此标准单元包含缓冲器，可以用于收敛时序，增加驱动能力。人为搭建的超长距离布线可以保证一整条布线的时序是一致的，无需额外增加缓冲器以此增加延迟影响时序。

本发明可以通过RTL代码提前设定标准单元布线的线长，标准单元布线的线宽，同层线的线间距以及缓冲器的单元类型来具体设定标准单元信息。因为是代码形式，所以只需要对标准单元个数进行修改，就可以得到所需要的超长布线。

在一个实施例中，本发明提供一种芯片物理设计的距离布线优化装置，包括：

设定模块，用于根据缓冲器类型、预设布线距离、同层线的线间距，设定至少一个标准单元。

在本实施例中，为了改善芯片物理设计中超长距离布局布线问题，通过Verilog定制标准单元，每个标准单元包括N个buffer、N根布线。

其中，标准单元的设定是根据芯片物理设计需要的缓冲器类型，需要布线的超长距离以及预设的同层线的线间距，进行制定的。

连接模块，用于利用RTL代码将所述标准单元集成，以进行所述标准单元的逻辑连接。

在本实施例汇总，通过RTL代码将标准单元集成，进行逻辑连接。比如连接10个标准单元，则得到了一条1000μm，具有10个均匀排布的buffer的超长布线，且无多余过孔。

具体的，本发明在IC设计阶段编写RTL代码，以得到深度定制的标准单元。此标准单元的作用是：充当超长距离布局布线的主要部分也是唯一部分，可以优化时序和面积利用率，保证布线规整、均匀。不增加额外处理，提高效率。

集成模块，用于当完成所述标准单元的逻辑连接后，物理集成对应数量的标准单元，生成芯片实际版图信息。

在本实施例中，物理集成：在设计阶段，根据实际超长布局布线的长度要求，集成对应数量的标准单元，生成实际的版图。例如，根据自身判断，在某块区域需要一段1000μm的超长布线由X端通向Y端。

优化模块，用于抽取所述芯片实际版图信息的RC参数，并基于所述RC参数进行仿真和分析时序，以优化芯片物理设计。

在本实施例中，在生成版图后，通过Synopsys公司的 StarRC软件抽取此版图的RC参数，并进行仿真，分析时序。

具体的，如图2所示，理想状态下超长距离的工具布线主要是基于有网格的布线，得到一股一定数量且线间距均匀固定的超长平行线，这样布线资源相对简单。

其中，Track（轨迹）：虚线部分，没有实际的宽度，只是用于布线走线的轨迹。Pitch：Track之间的间距，定义于TF文件中。Grid Point（格点）：横纵Track的交点。Trace：相比Track，Trace是实际的金属线，具有宽度。

由于实际场景里面临着布线长度不一、不均匀、过孔和缓冲器（buffer）过多等情况，走线不均匀会造成面积利用率降低，缓冲器过多会导致时序延迟过大。

本发明为解决工具布线不均匀以及过孔过多、时序延迟大等问题，深度定制了一个标准单元，该标准单元包括N条等长平行线，以及每根线对应连接一个buffer。开发者可以在后续布局布线阶段多次调用此标准单元，并将其平行摆放以此得到一股均匀固定的布线。

在一个实施例中，所述设定模块，用于：

根据所述缓冲器类型和对应的输入端和输出端，确定每个标准单元的线长；

利用每个标准单元的线长和所述同层线的线间距，生成一个标准单元；

基于所述预设布线距离，得到对应数量的标准单元。

在本实施例中，通过人为搭建自定义的标准单元以得到的超长距离布线没有布线出现跳层情况，且无多余过孔。因此由于跳层影响的走线资源大大减小，从而提高布局布线的利用率。

此标准单元包含缓冲器，可以用于收敛时序，增加驱动能力。人为搭建的超长距离布线可以保证一整条布线的时序是一致的，无需额外增加缓冲器以此增加延迟影响时序。

本发明可以通过RTL代码提前设定标准单元布线的线长，标准单元布线的线宽，同层线的线间距以及缓冲器的单元类型来具体设定标准单元信息。因为是代码形式，所以只需要对标准单元个数进行修改，就可以得到所需要的超长布线。

在一个实施例中，还包括调取模块，用于：

在布局布线时，基于预设芯片物理设计调取对应数量的标准单元，并于预设位置平行放置对应数量的标准单元，以完成芯片布局布线。

具体的，在布局布线阶段，通过布局布线PR工具提前根据实际情况在指定位置平行放置对应数量的标准单元，保证此区域不被工具放置其他布线。以得到一股长度统一、无冗余过孔、时序延迟一致的高均匀性超长距离布线。

在本实施例中，由于调取了标准单元，此次布局布线则无需通过PR工具进行超长距离布线。通过标准单元人为搭建超长距离布线，保证布线各区域的均匀性，时序一致性，无冗余过孔，且无需额外增加缓冲器从而增加延迟影响时序，也不额外占用芯片面积。

需要说明的是，本发明面对这种超长距离的特殊路径，本来需要后端工程师在PR工具自动布线后根据实际情况逐条进行人工优化，若路径数量多，则会造成很大的工作量，延长设计周期。现如今人为搭建我们所需要的超长布线，无需再进行人工优化，速度更快。

在一个实施例中，还包括：验证模块，用于：

在进行芯片布局布线后，进行形式验证，以判断所述芯片布局布线是否完成。

在完成超长距离布局布线后，对芯片版图的布局布线进行验证，一般来说可以通过方法1：直接在布局布线时通过看版图，版图可以很直观的看到标准单元的排布方式。

在本实施例中，提供了一种更准确的方法：方法2：后端全局布线后会进行形式验证(Formality形式验证是一个基于数学意义的验证方法，通过比较两个设计A,B：如果A的逻辑功能被B包含，那么形式验证认为是通过的。

在IC的流程中通常用于进行不同流程步骤的网表(netlist)的比较：

逻辑综合netlist，floorplannetlist，placement netlist ，CTSinsertednetlist,P&R netlist，在每一个步骤后都有新的逻辑加入到netlist中，但是这个新的逻辑的加入不改变之前netlist的功能。

在一个实施例中，还包括：

所述标准单元包括N条等长平行线，每根所述平行线对应连接一个缓冲器。

在本实施例中，本发明为改善上述现有技术存在的三个缺陷问题，通过RTL代码深度定制一个标准单元。此标准单元包括N条等长平行线，以及每根线对应连接的一个buffer。在后续布局布线阶段就可以直接多次调用此标准单元，并进行平行摆放以此得到一股无需工具设置的且均匀固定的布线，如图6所示。

另外，通过提前放置定制的标准单元占住特定位置，可以防止自动布局布线工具在此区域放置额外的布线增加串扰。

本发明为解决工具布线不均匀以及过孔过多、时序延迟大等问题，深度定制了一个标准单元，该标准单元包括N条等长平行线，以及每根线对应连接一个buffer。开发者可以在后续布局布线阶段多次调用此标准单元，并将其平行摆放以此得到一股均匀固定的布线。

本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。

在本申请所提供的实施例中，应该理解到，所揭露的装置和方法，可以通过其他的方式实现。示例性的，以上所描述的***实施例仅仅是示意性的，示例性的，所述模块或单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，示例性的，多个单元或组件可以结合或者可以集成到另一个***，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通讯连接可以是通过一些接口，装置或单元的间接耦合或通讯连接，可以是电性、机械或其他的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本申请各个实施例中的各功能单元可能集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

应当说明的是，上述实施例均可根据需要自由组合。以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (4)

1.一种芯片物理设计的距离布线优化方法，其特征在于，包括：

根据缓冲器类型、预设布线距离、同层线的线间距，设定至少一个标准单元；所述标准单元包括N条等长平行线，每根所述平行线对应连接一个缓冲器；

所述根据缓冲器类型、预设布线距离、同层线的线间距，设定至少一个标准单元，包括：根据所述缓冲器类型和对应的输入端和输出端，确定每个标准单元的线长；利用每个标准单元的线长和所述同层线的线间距，生成一个标准单元；基于所述预设布线距离，得到对应数量的标准单元；

在布局布线时，基于预设芯片物理设计调取对应数量的标准单元，并于预设位置平行放置对应数量的标准单元，以完成芯片布局布线；

利用RTL代码将所述标准单元集成，以进行所述标准单元的逻辑连接；

当完成所述标准单元的逻辑连接后，物理集成对应数量的标准单元，生成芯片实际版图信息；

抽取所述芯片实际版图信息的RC参数，并基于所述RC参数进行仿真和分析时序，以优化芯片物理设计。

2.根据权利要求1所述芯片物理设计的距离布线优化方法，其特征在于，还包括：

在进行芯片布局布线后，进行形式验证，以判断所述芯片布局布线是否完成。

3.一种芯片物理设计的距离布线优化装置，其特征在于，包括：

设定模块，用于根据缓冲器类型、预设布线距离、同层线的线间距，设定至少一个标准单元；所述标准单元包括N条等长平行线，每根所述平行线对应连接一个缓冲器；

所述设定模块，用于：根据所述缓冲器类型和对应的输入端和输出端，确定每个标准单元的线长；利用每个标准单元的线长和所述同层线的线间距，生成一个标准单元；基于所述预设布线距离，得到对应数量的标准单元；

调取模块，用于：在布局布线时，基于预设芯片物理设计调取对应数量的标准单元，并于预设位置平行放置对应数量的标准单元，以完成芯片布局布线；连接模块，用于利用RTL代码将所述标准单元集成，以进行所述标准单元的逻辑连接；

集成模块，用于当完成所述标准单元的逻辑连接后，物理集成对应数量的标准单元，生成芯片实际版图信息；

优化模块，用于抽取所述芯片实际版图信息的RC参数，并基于所述RC参数进行仿真和分析时序，以优化芯片物理设计。

4.根据权利要求3所述芯片物理设计的距离布线优化装置，其特征在于，还包括：验证模块，用于：

在进行芯片布局布线后，进行形式验证，以判断所述芯片布局布线是否完成。

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