CN116647215B - 一种差分时钟驱动电路开关过程中的毛刺消除方法及电路 - Google Patents

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Abstract

本发明公开了一种差分时钟驱动电路开关过程中的毛刺消除方法及电路，其中方法包括：差分输入：基于时钟芯片的差分输入时钟信号产生同频同相的两对时钟信号，将一对时钟信号作为差分时钟输入至时钟主信号通路，并将另一对时钟信号作为同步采样时钟输入至时钟同步电路；时钟同步：通过两个D触发器选取同步采样时钟的上升沿或下降沿，在不同的时间点对被采样的使能信号进行时钟同步，对时钟主信号通路和输出级驱动电路进行控制；输出驱动：通过强拉控制电路在输出时钟被关闭时对输出进行强制上拉或下拉控制，并通过输出驱动电路为传递时钟主信号通路的时钟信号，并对外输出时钟信号。本发明可实现输出时钟在关闭和打开的时候无毛刺出现。

Description

一种差分时钟驱动电路开关过程中的毛刺消除方法及电路
技术领域
本发明涉及时钟芯片设计技术领域，尤其涉及一种差分时钟驱动电路开关过程中的毛刺消除方法及电路。
背景技术
时钟buffer(缓冲器)芯片的应用场景中，对时钟buffer输出的时钟频率、jitter(抖动/偏移)的性能有着较高的要求，这些要求在时钟buffer正常工作的时候能够比较容易满足。但是有些应用场景不仅要求时钟buffer输出的时钟在正常工作的时候满足相应的性能要求，甚至在打开以及关断时钟buffer输出的过程中都需要保证输出时钟频率、jitter满足相应的性能要求。然而实际当中，很多时钟buffer产品在其内部驱动关闭以及打开的过程中，时钟buffer输出的时钟很容易出现glitch(毛刺)，这种glitch对输出的时钟的频率、jitter性能带来很大的影响。
如图1所示为常见的时钟buffer芯片的电路结构，CLKP和CLKN是时钟buffer芯片的差分输入时钟信号，PD是时钟buffer驱动电路的关断控制信号，BUFF模块可以当成两级反相器级联，DRIVER模块为输出级驱动电路。
当关断控制信号PD＝0的时候，时钟buffer芯片处在正常工作过程中，S2、S4导通，S1、S3断开，输出CLKP_OUT与CLKP是近似同频同相的信号(实际中，CLKP_OUT相对于CLKP一定的传输延时)，CLKN_OUT与CLKN是近似同频同相信号(实际中，CLKN_OUT相对于CLKN有一定的传输延时)；当PD＝1的时候，S2、S4关断，S1、S3导通，CLKP_OUT＝CLKN_OUT＝0。
实际上，关断控制信号PD在翻转(0到1或者1到0)过程中，CLK_OUT和CLK_OUTN会存在出现glitch的现象。
如图2所示，图虚线标记处就是glitch。当关断控制信号PD在CLKP高电平期间由0到1跳变，CLKP_OUT会出现了一个窄脉宽的glitch；PD在CLKP低电平期间由1到0跳变，CLKN_OUT会出现了一个窄脉宽的glitch。实际场景中，PD要么在CLKP高电平期间跳变或者是在CLKP低电平期间跳变，PD的跳变是一个随机的时间，所以常见的时钟buffer电路结构在打开和关闭输出时钟的时候，CLKP_OUT和CLKN_OUT一定会产生glitch。glitch的出现会改变当前周期内的时钟频率，并对输出时钟的jitter造成很大的影响。
发明内容
为了解决时钟芯片在输出时钟打开以及关闭过程中出现的毛刺问题，本发明提出一种差分时钟驱动电路开关过程中的毛刺消除方法及电路，采用D触发器进行时钟同步采样的技术方案，消除了时钟芯片在其内部驱动电路被打开以及被关闭的过程中出现的毛刺问题，实现了时钟的无毛刺输出。
本发明采用的技术方案如下：
一种差分时钟驱动电路开关过程中的毛刺消除方法，包括以下步骤：
S1.差分输入：基于时钟芯片的正向差分输入时钟信号CLKP产生同频同相的时钟信号CLKP_REF与CLKP_DRV，基于时钟芯片的负向差分输入时钟信号CLKN产生同频同相的时钟信号CLKN_REF与CLKN_DRV，其中时钟信号CLKP_DRV与CLKN_DRV互为差分时钟并输入至时钟主信号通路，时钟信号CLKP_REF与CLKN_REF互为差分时钟并作为同步采样时钟输入至时钟同步电路；
S2.时钟同步：所述时钟同步电路通过一个D触发器选取时钟信号CLKP_REF的上升沿或下降沿，通过另一个D触发器选取时钟信号CLKN_REF的上升沿或下降沿，并在不同的时间点对被采样的使能信号D2A_CH_EN进行时钟同步，从而产生CH_EN_DRV_VOP和CH_EN_DRV_VOM信号，对所述时钟主信号通路和输出级驱动电路进行控制，使输出时钟信号在关闭和打开的时候不会产生毛刺glitch；
S3.输出驱动：所述输出级驱动电路包括两个重复单元，所述重复单元包括强拉控制电路和输出驱动电路，所述强拉控制电路被配置为在输出时钟被关闭时对输出进行强制上拉或下拉控制，使输出保持在固定电位状态；所述输出驱动电路配置为传递所述时钟主信号通路的时钟信号，并对外输出时钟信号CLKP_OUT和CLKN_OUT。
进一步地，当所述输出级驱动电路的关断控制信号PD由0跳变到1，且所述D触发器采用时钟上升沿触发时，输出时钟信号的关闭过程包括：
关断控制信号PD由0跳变到1，通过模拟反相器取反得到D2A_CH_EN信号，并在CLKN_REF与CLKP_REF的时钟作用下，通过所述时钟同步电路采样产生CH_EN_DRV_VOP和CH_EN_DRV_VOM信号；
输出时钟信号CLKP_OUT的无毛刺关闭：在CLKN_REF时钟上升沿的同步作用下，CH_EN_DRV_VOP会在CLKP_OUT进入0电平状态后，关闭CLKP对应的时钟主信号通路部分，随后所述强拉控制电路打开，将CLKP_OUT强制下拉到0电平状态且在此期间不产生毛刺；
输出时钟信号CLKN_OUT的无毛刺关闭：在CLKP_REF时钟上升沿的同步作用下，CH_EN_DRV_VOM会在CLKN_OUT进入0电平状态后，立刻关闭CLKN对应的时钟主信号通路部分，随后所述强拉控制电路打开，将CLKN_OUT强制下拉到0电平状态且在此期间不产生毛刺。
进一步地，当所述输出级驱动电路的关断控制信号PD由1跳变到0，且所述D触发器采用时钟上升沿触发时，输出时钟信号的打开过程包括：
关断控制信号PD由1跳变到0，通过模拟反相器取反得到D2A_CH_EN信号，并在CLKN_REF与CLKP_REF的时钟作用下，通过所述时钟同步电路采样产生CH_EN_DRV_VOP和CH_EN_DRV_VOM信号；
输出时钟信号CLKP_OUT的无毛刺打开：在CLKN_REF时钟上升沿的同步作用下，CH_EN_DRV_VOP会在CLKP_DRV进入0电平状态后，打开CLKP对应的时钟主信号通路部分，CLKP_OUT由所述输出驱动电路驱动到0电平状态且在此期间不产生毛刺，随后将所述强拉控制电路关闭；
输出时钟信号CLKN_OUT的无glitch打开：在CLKP_REF时钟上升沿的同步作用下，CH_EN_DRV_VOM会在CLKN_DRV进入0电平状态后，打开CLKN对应的时钟主信号通路部分，CLKN_OUT由所述输出驱动电路驱动到0电平状态且在此期间不产生毛刺，随后将所述强拉控制电路关闭。
进一步地，所述关断控制信号PD通过数字电路时钟同步打拍至少两次后采样取出，再输入至所述模拟反相器。
进一步地，所述数字电路采用正向差分输入时钟信号CLKP或反向差分输入时钟信号CLKN作为时钟源。
一种差分时钟驱动电路开关过程中的毛刺消除电路，应用于时钟芯片，所述毛刺消除电路包括：
差分输入电路，被配置为基于时钟芯片的正向差分输入时钟信号CLKP产生同频同相的时钟信号CLKP_REF与CLKP_DRV，基于时钟芯片的负向差分输入时钟信号CLKN产生同频同相的时钟信号CLKN_REF与CLKN_DRV，其中时钟信号CLKP_DRV与CLKN_DRV互为差分时钟并输入至时钟主信号通路，时钟信号CLKP_REF与CLKN_REF互为差分时钟并作为同步采样时钟输入至时钟同步电路；
时钟同步电路，被配置为通过一个D触发器选取时钟信号CLKP_REF的上升沿或下降沿，通过另一个D触发器选取时钟信号CLKN_REF的上升沿或下降沿，并在不同的时间点对被采样的使能信号D2A_CH_EN进行时钟同步，从而产生CH_EN_DRV_VOP和CH_EN_DRV_VOM信号，对所述时钟主信号通路和输出级驱动电路进行控制，使输出时钟信号在关闭和打开的时候不会产生毛刺glitch；
输出级驱动电路，被配置为两个重复单元，所述重复单元包括强拉控制电路和输出驱动电路，所述强拉控制电路被配置为在输出时钟被关闭时对输出进行强制上拉或下拉控制，使输出保持在固定电位状态；所述输出驱动电路配置为传递所述时钟主信号通路的时钟信号，并对外输出时钟信号CLKP_OUT和CLKN_OUT。
进一步地，当所述输出级驱动电路的关断控制信号PD由0跳变到1，且所述D触发器采用时钟上升沿触发时，输出时钟信号的关闭过程包括：
关断控制信号PD由0跳变到1，通过模拟反相器取反得到D2A_CH_EN信号，并在CLKN_REF与CLKP_REF的时钟作用下，通过所述时钟同步电路采样产生CH_EN_DRV_VOP和CH_EN_DRV_VOM信号；
输出时钟信号CLKP_OUT的无毛刺关闭：在CLKN_REF时钟上升沿的同步作用下，CH_EN_DRV_VOP会在CLKP_OUT进入0电平状态后，关闭CLKP对应的时钟主信号通路部分，随后所述强拉控制电路打开，将CLKP_OUT强制下拉到0电平状态且在此期间不产生毛刺；
输出时钟信号CLKN_OUT的无毛刺关闭：在CLKP_REF时钟上升沿的同步作用下，CH_EN_DRV_VOM会在CLKN_OUT进入0电平状态后，立刻关闭CLKN对应的时钟主信号通路部分，随后所述强拉控制电路打开，将CLKN_OUT强制下拉到0电平状态且在此期间不产生毛刺。
进一步地，当所述输出级驱动电路的关断控制信号PD由1跳变到0，且所述D触发器采用时钟上升沿触发时，输出时钟信号的打开过程包括：
关断控制信号PD由1跳变到0，通过模拟反相器取反得到D2A_CH_EN信号，并在CLKN_REF与CLKP_REF的时钟作用下，通过所述时钟同步电路采样产生CH_EN_DRV_VOP和CH_EN_DRV_VOM信号；
输出时钟信号CLKP_OUT的无毛刺打开：在CLKN_REF时钟上升沿的同步作用下，CH_EN_DRV_VOP会在CLKP_DRV进入0电平状态后，打开CLKP对应的时钟主信号通路部分，CLKP_OUT由所述输出驱动电路驱动到0电平状态且在此期间不产生毛刺，随后将所述强拉控制电路关闭；
输出时钟信号CLKN_OUT的无glitch打开：在CLKP_REF时钟上升沿的同步作用下，CH_EN_DRV_VOM会在CLKN_DRV进入0电平状态后，打开CLKN对应的时钟主信号通路部分，CLKN_OUT由所述输出驱动电路驱动到0电平状态且在此期间不产生毛刺，随后将所述强拉控制电路关闭。
进一步地，所述关断控制信号PD通过数字电路时钟同步打拍至少两次后采样取出，再输入至所述模拟反相器。
进一步地，所述数字电路采用正向差分输入时钟信号CLKP或反向差分输入时钟信号CLKN作为时钟源。
本发明的有益效果在于：
为了解决在时钟驱动电路打开和关闭过程中输出出现毛刺问题，本发明通过两个D触发器选取同步采样时钟CLKP_REF和CLKN_REF的上升沿或下降沿，在不同的时间点对被采样的使能信号进行时钟同步，从而产生CH_EN_DRV_VOP和CH_EN_DRV_VOM信号，对时钟主信号通路和输出级驱动电路进行控制，以实现输出时钟在关闭和打开的时候无毛刺出现。
附图说明
图1常规结构的差分时钟buffer芯片的驱动电路简易框图。
图2关断控制信号PD变化给输出造成毛刺的时序图。
图3实施例1中电路打开和关断时无glitch输出的***框图。
图4实施例1中电路打开和关断时无glitch输出的时序图。
图5实施例2中电路打开和关断时无glitch输出的***框图。
图6实施例2中电路打开和关断时无glitch输出的时序图。
图7实施例2中BUFF模块内部电路结构原理图。
图8实施例2中INV模块内部电路结构原理图。
图9实施例2中INV_EN模块内部电路结构原理图。
图10实施例3中输出关闭或者打开无glitch输出***框图之一。
图11实施例3中输出关闭或者打开无glitch输出的时序图之一。
图12实施例3中输出关闭或者打开无glitch输出***框图之二。
图13实施例3中输出关闭或者打开无glitch输出的时序图之二。
图14实施例3中输出关闭或者打开无glitch输出***框图之三。
图15实施例3中输出关闭或者打开无glitch输出的时序图之三。
具体实施方式
为了对本发明的技术特征、目的和效果有更加清楚的理解，现说明本发明的具体实施方式。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明，即所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例1
如图3所示，本实施例提供了一种差分时钟驱动电路开关过程中的毛刺消除方法，包括以下步骤：
S1.差分输入：基于时钟芯片的正向差分输入时钟信号CLKP产生同频同相的时钟信号CLKP_REF与CLKP_DRV，基于时钟芯片的负向差分输入时钟信号CLKN产生同频同相的时钟信号CLKN_REF与CLKN_DRV，其中时钟信号CLKP_DRV与CLKN_DRV互为差分时钟并输入至时钟主信号通路，时钟信号CLKP_REF与CLKN_REF互为差分时钟并作为同步采样时钟输入至时钟同步电路；
S2.时钟同步：时钟同步电路通过一个D触发器选取时钟信号CLKP_REF的上升沿或下降沿，通过另一个D触发器选取时钟信号CLKN_REF的上升沿或下降沿，并在不同的时间点对被采样的使能信号D2A_CH_EN进行时钟同步，从而产生CH_EN_DRV_VOP和CH_EN_DRV_VOM信号，对时钟主信号通路和输出级驱动电路进行控制，使输出时钟信号在关闭和打开的时候不会产生毛刺glitch；
S3.输出驱动：输出级驱动电路包括两个重复单元，重复单元包括强拉控制电路和输出驱动电路，强拉控制电路被配置为在输出时钟被关闭时对输出进行强制上拉或下拉控制，使输出保持在固定电位状态；输出驱动电路配置为传递时钟主信号通路的时钟信号，并对外输出时钟信号CLKP_OUT和CLKN_OUT。
优选地，当输出级驱动电路的关断控制信号PD由0跳变到1，且D触发器采用时钟上升沿触发时，输出时钟信号的关闭过程包括：
关断控制信号PD由0跳变到1，通过模拟反相器取反得到D2A_CH_EN信号，并在CLKN_REF与CLKP_REF的时钟作用下，通过时钟同步电路采样产生CH_EN_DRV_VOP和CH_EN_DRV_VOM信号；
输出时钟信号CLKP_OUT的无毛刺关闭：在CLKN_REF时钟上升沿的同步作用下，CH_EN_DRV_VOP会在CLKP_OUT进入0电平状态后，关闭CLKP对应的时钟主信号通路部分，随后强拉控制电路打开，将CLKP_OUT强制下拉到0电平状态且在此期间不产生毛刺。最后的效果：可实现在CLKP_OUT进入0电平状态后关闭CLKP_OUT，并通过打开其强拉控制电路将其强拉在0电平状态。
输出时钟信号CLKN_OUT的无毛刺关闭：在CLKP_REF时钟上升沿的同步作用下，CH_EN_DRV_VOM会在CLKN_OUT进入0电平状态后，立刻关闭CLKN对应的时钟主信号通路部分，随后强拉控制电路打开，将CLKN_OUT强制下拉到0电平状态且在此期间不产生毛刺。最后的效果：在CLKN_OUT进入0电平状态后关闭CLKN_OUT，并通过打开其强拉控制电路将其强拉在0电平状态。
优选地，当输出级驱动电路的关断控制信号PD由1跳变到0，且D触发器采用时钟上升沿触发时，输出时钟信号的打开过程包括：
关断控制信号PD由1跳变到0，通过模拟反相器取反得到D2A_CH_EN信号，并在CLKN_REF与CLKP_REF的时钟作用下，通过时钟同步电路采样产生CH_EN_DRV_VOP和CH_EN_DRV_VOM信号；
输出时钟信号CLKP_OUT的无毛刺打开：在CLKN_REF时钟上升沿的同步作用下，CH_EN_DRV_VOP会在CLKP_DRV进入0电平状态后，打开CLKP对应的时钟主信号通路部分，CLKP_OUT由输出驱动电路驱动到0电平状态且在此期间不产生毛刺，随后将强拉控制电路关闭。最后的效果：可实现在CLKP_DRV进入0电平状态后，立刻打开CLKP_OUT主信号通路传递主时钟信号，并将其强拉控制电路功能关闭。
输出时钟信号CLKN_OUT的无glitch打开：在CLKP_REF时钟上升沿的同步作用下，CH_EN_DRV_VOM会在CLKN_DRV进入0电平状态后，打开CLKN对应的时钟主信号通路部分，CLKN_OUT由输出驱动电路驱动到0电平状态且在此期间不产生毛刺，随后将强拉控制电路关闭。最后的效果：可实现在CLKN_DRV进入0电平状态后，立刻打开CLKN_OUT主信号通路传递主时钟信号，并将其强拉控制电路功能关闭。
更为优选地，关断控制信号PD通过数字电路时钟同步打拍至少两次后采样取出，再输入至模拟反相器。打拍至少两次的主要目的是为了防止时钟同步电路内部的D触发器采样PD的时候采到其中间电位造成D触发器输出不确定状态。此外，数字电路采用正向差分输入时钟信号CLKP或反向差分输入时钟信号CLKN作为时钟源。
如图3所示，本实施例还提供了一种差分时钟驱动电路开关过程中的毛刺消除电路，应用于时钟芯片，该毛刺消除电路包括差分输入电路、时钟同步电路和输出级驱动电路，其中：
差分输入电路被配置为基于时钟芯片的正向差分输入时钟信号CLKP产生同频同相的时钟信号CLKP_REF与CLKP_DRV，基于时钟芯片的负向差分输入时钟信号CLKN产生同频同相的时钟信号CLKN_REF与CLKN_DRV，其中时钟信号CLKP_DRV与CLKN_DRV互为差分时钟并输入至时钟主信号通路，时钟信号CLKP_REF与CLKN_REF互为差分时钟并作为同步采样时钟输入至时钟同步电路。
时钟同步电路被配置为通过一个D触发器选取时钟信号CLKP_REF的上升沿或下降沿，通过另一个D触发器选取时钟信号CLKN_REF的上升沿或下降沿，并在不同的时间点对被采样的使能信号D2A_CH_EN进行时钟同步，从而产生CH_EN_DRV_VOP和CH_EN_DRV_VOM信号，对时钟主信号通路和输出级驱动电路进行控制，使输出时钟信号在关闭和打开的时候不会产生毛刺glitch。
输出级驱动电路被配置为两个重复单元，重复单元包括强拉控制电路和输出驱动电路，强拉控制电路被配置为在输出时钟被关闭时对输出进行强制上拉或下拉控制，使输出保持在固定电位状态；输出驱动电路配置为传递时钟主信号通路的时钟信号，并对外输出时钟信号CLKP_OUT和CLKN_OUT。
综上所述，本实施例通过两个D触发器选取同步采样时钟CLKP_REF和CLKN_REF的上升沿或下降沿，在不同的时间点对被采样的使能信号进行时钟同步，从而产生CH_EN_DRV_VOP和CH_EN_DRV_VOM信号，对时钟主信号通路和输出级驱动电路进行控制，以实现输出时钟在关闭和打开的时候无毛刺出现。如图4所示，可以看到CLKP_OUT和CLKN_OUT在关闭和打开的时候都不会出现毛刺，只是由于方案中采用了时钟同步技术，所以在PD关闭和打开的时候，输出都需要等待3～4个时钟周期后才能真正关闭和打开。
实施例2
本实施例在实施例1的基础上：
如图5所示，本实施例提供了一种差分时钟驱动电路开关过程中的毛刺消除电路，图中各重要信号说明如下：
1、CLKP_REF与CLKN_REF互为差分时钟，CLKP_DRV与
CLKN_DRV互为差分时钟；
2、CLKP_REF与CLKP_DRV为同频同相时钟，CLKN_REF与CLKN_DRV为同频同相时钟；
3、CLKP_REF、CLKN_REF为时钟同步信号，CLKP_DRV、CLKN_DRV以及VOP_UP、VOP_DN、VOM_UP、VOM_DN为差分时钟主信号通路上的时钟信号；
4、DFF_0、DFF_1、DFF_2均为常规的D触发器功能模块(无特殊说明，均采用上升沿触发)；
5、BUFF为常规两级反相器串联结构的缓冲器，如图7所示；
6、INV为常规的反相器，如图8所示；
7、Driver中的INV_EN为带使能功能的反相器：当EN＝0时，其输出为0；当EN＝1时，其等效于一个常规反相器，如图9所示；
8、Driver中的强拉控制电路均采用小尺寸NMOS管进行上下拉控制；
9、Driver中的输出驱动电路均采用大尺寸的NMOS管对输出进行驱动。
一、以PD由0跳变到1为例，具体说明输出时钟关断的时候如何消除输出glitch(本实例中D触发器均采用时钟上升沿触发)：
(1)PD由0跳变到1，经过数字之后，信号被模拟反相器取反得到D2A_CH_EN(由1到0)信号。此信号在模拟本地的CLKP_REF时钟同步1拍后产生CH_EN_Q(由1到0)信号，CH_EN_Q同时送给DFF_1和DFF_2进行时钟同步。此处两个时钟同步的不同之处是DFF_1采用CLKP_REF作为同步时钟，DFF_2采用CLKN_REF作为同步时钟。
(2)首先，CLKP_OUT的无glitch关闭：在CH_EN_Q(由1到0)信号产生后，CLKN_REF的第一个上升沿首先到来。此上升沿到来的同时，CLKP_OUT由1到0翻转，进入0电平状态。DFF_2在CLKN_REF的此上升沿采样下，产生的CH_EN_DRV_VOP(由1到0)跳变会稍稍晚于CLKN_REF的第一个上升沿(由于D触发器的CLK到Q的门级延时大约为1ns左右)。CH_EN_DRV_VOP(由1到0)的跳变会关闭CLKN_DRV时钟的主信号通路，并将VOP_UP、VOP_DN下拉到0，将CLKP_OUT的输出驱动电路关闭。几乎同时，EN_VOP_UP依然是0，EN_VOP_DN(由0到1)跳变，CLKP_OUT端的强拉控制电路起作用，将CLKP_OUT强制下拉到0,实现了CLKP_OUT的无glitch关闭。
(3)然后，CLKN_OUT的无glitch关闭：在CH_EN_Q(由1到0)信号产生后，CLKP_REF的第一个上升沿(在CLKN_REF的第一个上升沿到来后的半个周期后)到来。此上升沿到来的同时，CLKN_OUT由1到0翻转，进入0电平状态。DFF_1在CLKP_REF的此上升沿采样下，产生的CH_EN_DRV_VOM(由1到0)跳变会稍稍晚于CLKP_REF的此上升沿(由于D触发器的CLK到Q的门级延时大约为1ns左右)。CH_EN_DRV_VOM(由1到0)的跳变会关闭CLKN_DRV时钟的主信号通路，并将VOM_UP、VOM_DN下拉到0，将CLKN_OUT的输出驱动电路关闭。几乎同时，EN_VOM_UP依然是0，EN_VOM_DN(由0到1)跳变，CLKN_OUT端的强拉控制电路起作用，将CLKN_OUT强制下拉到0，实现了CLKN_OUT的无glitch关闭。
二、以PD由1跳变到0为例，具体说明输出时钟打开的时候如何消除输出glitch(本实例中D触发器均采用时钟上升沿触发)：
(1)PD由1跳变到0，经过数字之后，信号被模拟反相器取反得到D2A_CH_EN(由0到1)信号。此信号在模拟本地的CLKP_REF时钟同步1拍后产生CH_EN_Q(由0到1)信号，CH_EN_Q同时送给DFF_1和DFF_2进行时钟同步。此处两个时钟同步的不同之处是DFF_1采用CLKP_REF作为同步时钟，DFF_2采用CLKN_REF作为同步时钟。
(2)首先，CLKP_OUT的无glitch打开：在CH_EN_Q(由0到1)信号产生后，CLKN_REF的第一个上升沿首先到来。此上升沿到来的同时，CLKP_OUT依然处于0电平状态。DFF_2在CLKN_REF的此上升沿采样下，产生的CH_EN_DRV_VOP(由0到1)跳变会稍稍晚于CLKN_REF的第一个上升沿(由于D触发器的CLK到Q的门级延时大约为1ns左右)。CH_EN_DRV_VOP(由0到1)的跳变会打开CLKN_DRV时钟的主信号通路，VOP_UP、VOP_DN会传递前级的时钟信号到CLKP_OUT，将CLKP_OUT的输出驱动电路打开，驱动CLKP_OUT到0(对应CLKN_REF的高电平状态)。几乎同时，EN_VOP_UP依然是0，EN_VOP_DN(由1到0)跳变，CLKP_OUT端的强拉控制电路被关闭,实现了CLKP_OUT的无glitch关闭。
(3)然后CLKN_OUT的无glitch打开：在CH_EN_Q(由0到1)信号产生后，CLKP_REF的第一个上升沿(在CLKN_REF的第一个上升沿到来后的半个周期后)到来。此上升沿到来的同时，CLKN_OUT依然处于0电平状态。DFF_1在CLKP_REF的此上升沿采样下，产生的CH_EN_DRV_VOM(由0到1)跳变会稍稍晚于CLKP_REF的第一个上升沿(由于D触发器的CLK到Q的门级延时大约为1ns左右)。CH_EN_DRV_VOM(由0到1)的跳变会打开CLKP_DRV时钟的主信号通路，VOM_UP、VOM_DN会传递前级的时钟信号到CLKN_OUT，将CLKN_OUT的输出驱动电路打开，驱动CLKN_OUT到0(对应CLKP_REF的高电平状态)。几乎同时，EN_VOM_UP依然是0，EN_VOM_DN(由1到0)跳变，CLKN_OUT端的强拉控制电路被关闭，实现了CLKN_OUT的无glitch关闭。
如图6所示为时钟驱动电路打开和关断时无glitch输出的时序图，其中输出时钟关闭时CLKP_OUT＝0，CLKN_OUT＝0。
实施例3
本实施例在实施例1和2的基础上：
本实施例提供了一种差分时钟驱动电路开关过程中的毛刺消除方法，具体说明如下。
一、时钟同步电路的采样控制方式
由于是差分时钟传输，所以有两个互为反向的时钟信号CLKP_REF、CLKN_REF可以作为DFF_1、DFF_2的采样时钟。DFF_1、DFF_2可以分别选择CLKP_REF、CLKN_REF两者中的某一个作为其同步采样时钟，以满足CLKP_OUT、CLKN_OUT关闭后的不同电位的应用场景。根据CLKP_OUT、CLKN_OUT关闭后的不同电位的应用场景说明如下：
(1)对于输出关闭后，CLKP_OUT＝0、CLKN_OUT＝0的场景，DFF_1选择CLKP_REF时钟上升沿采样产生CH_EN_DRV_VOM来关闭或者打开CLKN_OUT，DFF_2选择CLKN_REF时钟上升沿采样产生CH_EN_DRV_VOP来关闭或者打开CLKP_OUT，从而实现CLKP_OUT、CLKN_OUT的无glitch输出关闭和打开。实施例2就是以此应用场景为例进行的详细说明。
(2)对于输出关闭后，CLKP_OUT＝0、CLKN_OUT＝1的场景，DFF_1和DFF_2均选择CLKN_REF时钟上升沿采样产生CH_EN_DRV_VOM、CH_EN_DRV_VOP，来关闭或者打开CLKP_OUT、CLKN_OUT，实现CLKP_OUT、CLKN_OUT的无glitch输出关闭和打开。此种应用场景下的CLKN_OUT端的强拉控制电路的组合逻辑会稍有不同，详见图10和图11。
(3)对于输出关闭后，CLKP_OUT＝1、CLKN_OUT＝0的场景，DFF_1和DFF_2均选择CLKP_REF时钟上升沿采样产生CH_EN_DRV_VOM、CH_EN_DRV_VOP，来关闭或者打开CLKP_OUT、CLKN_OUT，实现CLKP_OUT、CLKN_OUT的无glitch输出关闭和打开。此种应用场景下的CLKP_OUT端的强拉控制电路的组合逻辑会稍有不同，详见图12和图13。
(4)对于输出关闭后，CLKP_OUT＝1、CLKN_OUT＝1的场景，DFF_1选择CLKN_REF时钟上升沿采样产生CH_EN_DRV_VOM来关闭或者打开CLKN_OUT，DFF_2选择CLKP_REF时钟上升沿采样产生CH_EN_DRV_VOP来关闭或者打开CLKP_OUT，从而实现CLKP_OUT、CLKN_OUT的无glitch输出关闭和打开。此种应用场景下的CLKP_OUT和CLKN_OUT端的强拉控制电路的组合逻辑会稍有不同，详见图13和图14。
二、时钟同步电路中的DFF采样不仅可以采用上升沿触发，也可以采用下降沿触发。
本专利实例部分的说明就是以上升沿触发的应用场景为例进行的详细说明。如果DFF_1、DFF_2采用下降沿触发的话，根据CLKP_OUT、CLKN_OUT关闭后的不同电位的应用场景说明如下：
(1)对于输出关闭后，CLKP_OUT＝0、CLKN_OUT＝0的场景，DFF_1选择CLKN_REF时钟下降沿采样产生CH_EN_DRV_VOM来关闭或者打开CLKN_OUT，DFF_2选择CLKP_REF时钟上升沿采样产生CH_EN_DRV_VOP来关闭或者打开CLKP_OUT，从而实现CLKP_OUT、CLKN_OUT的无glitch输出关闭和打开。
(2)对于输出关闭后，CLKP_OUT＝0、CLKN_OUT＝1的场景，DFF_1、DFF_2均选择CLKP_REF时钟下降沿采样产生CH_EN_DRV_VOM、CH_EN_DRV_VOP，来关闭或者打开CLKP_OUT、CLKN_OUT，实现CLKP_OUT、CLKN_OUT的无glitch输出关闭和打开。此种应用场景下的CLKN_OUT端的强拉控制电路的组合逻辑与图10一样。
(3)对于输出关闭后，CLKP_OUT＝1、CLKN_OUT＝0的场景，DFF_1和DFF_2均选择CLKN_REF时钟上升沿采样产生CH_EN_DRV_VOM、CH_EN_DRV_VOP，来关闭或者打开CLKP_OUT、CLKN_OUT，实现CLKP_OUT、CLKN_OUT的无glitch输出关闭和打开。此种应用场景下的CLKP_OUT端的强拉控制电路的组合逻辑与图12一样。
(4)对于输出关闭后，CLKP_OUT＝1、CLKN_OUT＝1的场景，DFF_1选择CLKP_REF时钟下降沿采样产生CH_EN_DRV_VOM来关闭或者打开CLKN_OUT，DFF_2选择CLKN_REF时钟下降沿采样产生CH_EN_DRV_VOP来关闭或者打开CLKP_OUT，从而实现CLKP_OUT、CLKN_OUT的无glitch输出关闭和打开。此种应用场景下的CLKP_OUT、CLKN_OUT端的强拉控制电路的组合逻辑与图14一样。

Claims (6)

1.一种差分时钟驱动电路开关过程中的毛刺消除方法，其特征在于，包括以下步骤：
S1. 差分输入：基于时钟芯片的正向差分输入时钟信号CLKP产生同频同相的时钟信号CLKP_REF与CLKP_DRV，基于时钟芯片的负向差分输入时钟信号CLKN产生同频同相的时钟信号CLKN_REF与CLKN_DRV，其中时钟信号CLKP_DRV与CLKN_DRV互为差分时钟并输入至时钟主信号通路，时钟信号CLKP_REF与CLKN_REF互为差分时钟并作为同步采样时钟输入至时钟同步电路；
S2. 时钟同步：所述时钟同步电路通过一个D触发器选取时钟信号CLKP_REF的上升沿或下降沿，通过另一个D触发器选取时钟信号CLKN_REF的上升沿或下降沿，并在不同的时间点对被采样的使能信号D2A_CH_EN进行时钟同步，从而产生CH_EN_DRV_VOP和CH_EN_DRV_VOM信号，对所述时钟主信号通路和输出级驱动电路进行控制，使输出时钟信号在关闭和打开的时候不会产生毛刺glitch；
S3. 输出驱动：所述输出级驱动电路包括两个重复单元，所述重复单元包括强拉控制电路和输出驱动电路，所述强拉控制电路被配置为在输出时钟被关闭时对输出进行强制上拉或下拉控制，使输出保持在固定电位状态；所述输出驱动电路配置为传递所述时钟主信号通路的时钟信号，并对外输出时钟信号CLKP_OUT和CLKN_OUT；
当所述输出级驱动电路的关断控制信号PD由0跳变到1，且两个D触发器采用时钟上升沿触发时，输出时钟信号的关闭过程包括：
关断控制信号PD由0跳变到1，通过模拟反相器取反得到D2A_CH_EN信号，并在CLKN_REF与CLKP_REF的时钟作用下，通过所述时钟同步电路采样产生CH_EN_DRV_VOP和CH_EN_DRV_VOM信号；
输出时钟信号CLKP_OUT的无毛刺关闭：在CLKN_REF时钟上升沿的同步作用下，CH_EN_DRV_VOP会在CLKP_OUT进入0电平状态后，关闭CLKP对应的时钟主信号通路部分，随后所述强拉控制电路打开，将CLKP_OUT强制下拉到0电平状态且在此期间不产生毛刺；
输出时钟信号CLKN_OUT的无毛刺关闭：在CLKP_REF时钟上升沿的同步作用下，CH_EN_DRV_VOM会在CLKN_OUT进入0电平状态后，立刻关闭CLKN对应的时钟主信号通路部分，随后所述强拉控制电路打开，将CLKN_OUT强制下拉到0电平状态且在此期间不产生毛刺；
当所述输出级驱动电路的关断控制信号PD由1跳变到0，且两个D触发器采用时钟上升沿触发时，输出时钟信号的打开过程包括：
关断控制信号PD由1跳变到0，通过模拟反相器取反得到D2A_CH_EN信号，并在CLKN_REF与CLKP_REF的时钟作用下，通过所述时钟同步电路采样产生CH_EN_DRV_VOP和CH_EN_DRV_VOM信号；
输出时钟信号CLKP_OUT的无毛刺打开：在CLKN_REF时钟上升沿的同步作用下，CH_EN_DRV_VOP会在CLKP_DRV进入0电平状态后，打开CLKP对应的时钟主信号通路部分，CLKP_OUT由所述输出驱动电路驱动到0电平状态且在此期间不产生毛刺，随后将所述强拉控制电路关闭；
输出时钟信号CLKN_OUT的无glitch打开：在CLKP_REF时钟上升沿的同步作用下，CH_EN_DRV_VOM会在CLKN_DRV进入0电平状态后，打开CLKN对应的时钟主信号通路部分，CLKN_OUT由所述输出驱动电路驱动到0电平状态且在此期间不产生毛刺，随后将所述强拉控制电路关闭。
2.根据权利要求1所述的差分时钟驱动电路开关过程中的毛刺消除方法，其特征在于，所述关断控制信号PD通过数字电路时钟同步打拍至少两次后采样取出，再输入至所述模拟反相器。
3.根据权利要求2所述的差分时钟驱动电路开关过程中的毛刺消除方法，其特征在于，所述数字电路采用正向差分输入时钟信号CLKP或反向差分输入时钟信号CLKN作为时钟源。
4.一种差分时钟驱动电路开关过程中的毛刺消除电路，应用于时钟芯片，其特征在于，包括：
差分输入电路，被配置为基于时钟芯片的正向差分输入时钟信号CLKP产生同频同相的时钟信号CLKP_REF与CLKP_DRV，基于时钟芯片的负向差分输入时钟信号CLKN产生同频同相的时钟信号CLKN_REF与CLKN_DRV，其中时钟信号CLKP_DRV与CLKN_DRV互为差分时钟并输入至时钟主信号通路，时钟信号CLKP_REF与CLKN_REF互为差分时钟并作为同步采样时钟输入至时钟同步电路；
时钟同步电路，被配置为通过一个D触发器选取时钟信号CLKP_REF的上升沿或下降沿，通过另一个D触发器选取时钟信号CLKN_REF的上升沿或下降沿，并在不同的时间点对被采样的使能信号D2A_CH_EN进行时钟同步，从而产生CH_EN_DRV_VOP和CH_EN_DRV_VOM信号，对所述时钟主信号通路和输出级驱动电路进行控制，使输出时钟信号在关闭和打开的时候不会产生毛刺glitch；
输出级驱动电路，被配置为两个重复单元，所述重复单元包括强拉控制电路和输出驱动电路，所述强拉控制电路被配置为在输出时钟被关闭时对输出进行强制上拉或下拉控制，使输出保持在固定电位状态；所述输出驱动电路配置为传递所述时钟主信号通路的时钟信号，并对外输出时钟信号CLKP_OUT和CLKN_OUT；
当所述输出级驱动电路的关断控制信号PD由0跳变到1，且两个D触发器采用时钟上升沿触发时，输出时钟信号的关闭过程包括：
关断控制信号PD由0跳变到1，通过模拟反相器取反得到D2A_CH_EN信号，并在CLKN_REF与CLKP_REF的时钟作用下，通过所述时钟同步电路采样产生CH_EN_DRV_VOP和CH_EN_DRV_VOM信号；
输出时钟信号CLKP_OUT的无毛刺关闭：在CLKN_REF时钟上升沿的同步作用下，CH_EN_DRV_VOP会在CLKP_OUT进入0电平状态后，关闭CLKP对应的时钟主信号通路部分，随后所述强拉控制电路打开，将CLKP_OUT强制下拉到0电平状态且在此期间不产生毛刺；
输出时钟信号CLKN_OUT的无毛刺关闭：在CLKP_REF时钟上升沿的同步作用下，CH_EN_DRV_VOM会在CLKN_OUT进入0电平状态后，立刻关闭CLKN对应的时钟主信号通路部分，随后所述强拉控制电路打开，将CLKN_OUT强制下拉到0电平状态且在此期间不产生毛刺；
当所述输出级驱动电路的关断控制信号PD由1跳变到0，且两个D触发器采用时钟上升沿触发时，输出时钟信号的关闭过程包括：
关断控制信号PD由1跳变到0，通过模拟反相器取反得到D2A_CH_EN信号，并在CLKN_REF与CLKP_REF的时钟作用下，通过所述时钟同步电路采样产生CH_EN_DRV_VOP和CH_EN_DRV_VOM信号；
输出时钟信号CLKP_OUT的无毛刺打开：在CLKN_REF时钟上升沿的同步作用下，CH_EN_DRV_VOP会在CLKP_DRV进入0电平状态后，打开CLKP对应的时钟主信号通路部分，CLKP_OUT由所述输出驱动电路驱动到0电平状态且在此期间不产生毛刺，随后将所述强拉控制电路关闭；
输出时钟信号CLKN_OUT的无glitch打开：在CLKP_REF时钟上升沿的同步作用下，CH_EN_DRV_VOM会在CLKN_DRV进入0电平状态后，打开CLKN对应的时钟主信号通路部分，CLKN_OUT由所述输出驱动电路驱动到0电平状态且在此期间不产生毛刺，随后将所述强拉控制电路关闭。
5.根据权利要求4所述的差分时钟驱动电路开关过程中的毛刺消除电路，其特征在于，所述关断控制信号PD通过数字电路时钟同步打拍至少两次后采样取出，再输入至所述模拟反相器。
6.根据权利要求5所述的差分时钟驱动电路开关过程中的毛刺消除电路，其特征在于，所述数字电路采用正向差分输入时钟信号CLKP或反向差分输入时钟信号CLKN作为时钟源。
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