CN115996200A - 3d-ic基带芯片、堆叠芯片及数据处理方法 - Google Patents

Abstract

本发明公开了一种3D‑IC基带芯片、堆叠芯片及数据处理方法，通过在逻辑单元中构建网络拓扑结构连接各网络节点，使得各网络节点间的通信不再依靠总线仲裁，而是利用节点与节点之间进行通信，各网络节点能够在网络拓扑结构中并行建立各自的通信路径来访问其他网络节点对应的存储阵列且互不干扰，也无需排队等候，故能够提高数据处理效率。另外，将存储单元集成在片内并将其划分为多个存储阵列，则网络节点可通过对应的凸点阵列直接访问自身对应的存储阵列进行存取操作，故提高了从存储单元中存取数据的效率，进而提高了整个3D‑IC基带芯片的计算性能。

Description

3D-IC基带芯片、堆叠芯片及数据处理方法

技术领域

本申请涉及芯片技术领域，尤其涉及3D-IC基带芯片、堆叠芯片及数据处理方法。

背景技术

在现有技术中，基带芯片一般为集总式基带芯片。例如图1，芯片内部以集总的方式将CPU110、软核阵列120、加速器130等计算单元用总线互联，芯片外部采用分立的存储器(图中未示出)来存储数据。

基于此结构设计，若片内多个计算单元同时访问片外的存储器，则必然要在总线处排队，等待总线仲裁后才能按顺序访问存储器，降低了各计算单元的数据处理效率，进而导致基带芯片性能不佳。另外，使用片外分立的存储器，存取数据的效率低延迟高，进一步限制了基带芯片的性能。

发明内容

本发明提供了3D-IC基带芯片、堆叠芯片及数据处理方法，用以解决现有技术中的基带芯片由于数据处理效率低导致性能不佳的技术问题。

根据本发明的第一方面，提供了一种3D-IC基带芯片，包括：逻辑单元和存储单元，所述存储单元包括多个存储阵列，每一所述存储阵列上设置有凸点阵列；

所述逻辑单元包括多个路由节点以及多个网络节点，多个所述路由节点互连形成网络拓扑结构，每一所述路由节点对应连接一个所述网络节点，所述网络节点通过对应的凸点阵列连接对应的所述存储阵列。

根据本发明的3D-IC基带芯片的一个优选实施方案，所述逻辑单元还包括存储控制器，所述存储控制器用于控制所述存储单元的至少部分所述存储阵列，所述存储控制器连接至少部分所述路由节点和/或至少部分所述网络节点，至少部分所述网络节点共用同一存储控制器存储访问至少部分所述存储阵列。

根据本发明的3D-IC基带芯片的一个优选实施方案，所述逻辑单元还包括多个存储控制器，每一所述路由节点和/或每一所述网络节点连接一个所述存储控制器，所述网络节点分别利用各自对应的所述存储控制器存储访问所述存储控制器对应控制的所述存储阵列。

根据本发明的3D-IC基带芯片的一个优选实施方案，所述逻辑单元还包括：缓冲器，所述缓冲器通过对应的凸点阵列连接所述存储单元，所述缓冲器用于将所述存储单元的电压转换为所述逻辑单元的电压；或者将所述逻辑单元的电压转换为所述存储单元的电压。

根据本发明的3D-IC基带芯片的一个优选实施方案，所述网络节点为下述之一：软核、加速器、软核簇、加速器簇。

根据本发明的3D-IC基带芯片的一个优选实施方案，任一所述网络节点通过自身连接的所述路由节点以及其余所述网络节点连接的所述路由节点，存储访问其余所述网络节点对应的存储阵列；或者

任一所述网络节点通过自身连接的所述路由节点以及其余所述网络节点连接的所述路由节点，存储访问其余所述网络节点对应的软核、加速器、软核簇、加速器簇中至少之一。

根据本发明的3D-IC基带芯片的一个优选实施方案，所述存储单元包括：DRAM单元和NVM单元；

所述网络节点通过第一凸点阵列连接所述DRAM单元对应的存储阵列，且所述网络节点通过第二凸点阵列连接所述NVM单元对应的存储阵列；

所述存储控制器包括：DRAM控制器和NVM控制器，DRAM控制器控制DRAM单元对应的存储阵列，NVM控制器控制NVM单元对应的存储阵列。

根据本发明的3D-IC基带芯片的一个优选实施方案，

所述网络节点利用对应的所述DRAM控制器存储访问所述DRAM控制器对应控制的所述DRAM单元中的存储阵列；

所述所述网络节点利用对应的所述NVM控制器存储访问所述NVM控制器对应控制的所述NVM单元中的存储阵列。

本发明的第二方面，提供了一种堆叠芯片，包括上述任一方案的3D-IC基带芯片；

处理器，与上述任一方案的3D-IC基带芯片三维堆叠连接。

本发明的第三方面，提供了一种数据处理方法，所述数据处理方法应用于上述任一方案的3D-IC基带芯片中，所述数据处理方法包括：

各网络节点接收各自的数据处理请求；

所述各网络节点基于各自的所述数据处理请求，分别通过自身对应的凸点阵列访问自身对应的存储阵列；和/或

所述各网络节点基于各自的所述数据处理请求，分别在网络拓扑结构中建立各自的通信路径访问各自的所述数据处理请求对应的存储阵列。

根据本发明的数据处理方法的一个优选实施方案，若至少部分所述网络节点连接同一存储控制器，所述方法还包括：

至少部分所述网络节点基于各自的所述数据处理请求，通过各自的通信路径到达同一所述存储控制器，并排队利用同一所述存储控制器访问各自的所述数据处理请求对应的存储阵列。

根据本发明的数据处理方法的一个优选实施方案，若所述各网络节点分别连接各自的存储控制器，所述方法还包括：

所述各网络节点基于各自的所述数据处理请求，通过各自的通信路径到达各自的所述数据处理请求对应的存储控制器，并分别利用各自的所述数据处理请求对应的所述存储控制器访问各自的所述数据处理请求对应的存储阵列。

根据本发明的数据处理方法的一个优选实施方案，所述方法还包括：

若所述数据处理请求对应的存储阵列属于DRAM单元，所述各网络节点在DRAM控制器的驱动下，通过第一凸点阵列访问所述DRAM单元中各自的所述数据处理请求对应的存储阵列；

若所述数据处理请求对应的存储阵列属于NVM单元，所述各网络节点在NVM控制器的驱动下，通过第二凸点阵列访问所述NVM单元中各自的所述数据处理请求对应的存储阵列。

通过本发明的一个或者多个技术方案，本发明具有以下有益效果或者优点：

本发明提供了3D-IC基带芯片、堆叠芯片及数据处理方法，通过在逻辑单元中构建网络拓扑结构连接各网络节点，使得各网络节点间的通信不再依靠总线仲裁，而是利用节点与节点之间进行通信，各网络节点能够在网络拓扑结构中并行建立各自的通信路径来访问其他网络节点对应的存储阵列且互不干扰，也无需排队等候，故能够提高数据处理效率。另外，将存储单元集成在片内并将其划分为多个存储阵列，则网络节点可通过对应的凸点阵列直接访问自身对应的存储阵列进行存取操作，故提高了从存储单元中存取数据的效率，进而提高了整个3D-IC基带芯片的计算性能。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其它目的、特征和优点能够更明显易懂，以下特举本发明的具体实施方式。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：

图1示出了现有技术中的集总式基带芯片的结构示意图；

图2A示出了本发明实施例中3D-IC基带芯片的一种结构；

图2B示出了本发明实施例中3D-IC基带芯片的另一种结构；

图3A示出了本发明实施例中逻辑单元中的网络拓扑结构；

图3B示出了本发明实施例中各网络节点在网络拓扑结构中的一种组合形式；

图3C示出了本发明实施例中各网络节点在网络拓扑结构中的另一种组合形式；

图4A示出了本发明实施例中逻辑单元在图3A的网络拓扑结构的基础上的一种结构；

图4B示出了本发明实施例中逻辑单元在图3A的网络拓扑结构的基础上的另一种结构；

图4C示出了本发明实施例中逻辑单元中的不同种类的存储控制器的一种连接结构，

图4D示出了本发明实施例中逻辑单元在图3C的网络拓扑结构的基础上的一种结构；

图5示出了本发明实施例中数据处理的流程图。

附图标记说明：CPU110，软核阵列120，加速器130，基板200，逻辑单元210，路由节点2101，网络节点2102，软核21021，软核簇21022，加速器簇21023，存储控制器2103，DRAM控制器21031，NVM控制器20132，缓冲器2104，存储单元220，DRAM单元2201，NVM单元2202。

具体实施方式

为了解决现有技术中数据处理效率低下的技术问题，本发明提供了3D-IC基带芯片、堆叠芯片及数据处理方法。以下，将参照附图来描述本发明的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。

在附图中示出了根据本发明实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在本发明的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。

在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

下面通过附图及具体实施例对本发明的技术方案做进一步的详细说明。

本实施例公开了一种3D-IC(三维集成)基带芯片，其处理带宽在1TB/s以上。该3D-IC基带芯片包括：逻辑单元210和存储单元220；逻辑单元210用于从存储单元220中存取数据。存储单元220用于存储数据。图2A示出了本实施例的3D-IC基带芯片的一种结构。在图2A中，逻辑单元210封装在基板200上，而在逻辑单元210的竖向方向上堆叠有存储单元220。逻辑单元210和存储单元220以“晶圆”的形式存在于本实施例的芯片中。进一步的，逻辑单元210和存储单元220通过键合方式堆叠集成。

在本实施例中，存储单元220包括多个存储阵列，例如两个及以上存储阵列。每一存储阵列上设置有凸点阵列。值得注意的是，本申请下述实施例涉及数量的描述，均以两个及以上为例。逻辑单元210包括多个路由节点2101以及多个网络节点2102，多个路由节点2101互连形成网络拓扑结构，每一路由节点2101对应连接一个网络节点2102，网络节点2102通过对应的凸点阵列连接对应的存储阵列。逻辑单元210中的网络拓扑结构参看图3A-图3C，在此先不展开叙述。由于存储单元220在片内为每个网络节点2102分配有一块对应的存储阵列，因此网络节点2102无需再通过访问片外存储器的方式来存取数据，任一网络节点2102可通过对应的凸点阵列直接访问自身对应的存储阵列进行数据存取操作，提高了存取数据的效率。此外，在本实施例的逻辑单元210中的网络拓扑结构的基础上，任一网络节点2102在访问除自身之外的存储阵列时，可在网络拓扑结构中通过自身连接的路由节点2101以及其余网络节点2102连接的路由节点2101，存储访问其余网络节点2102对应的存储阵列。可见，在本实施例的3D-IC基带芯片中，各网络节点2102可以通过对应的凸点阵列直接访问自身对应的存储阵列，也可以在网络拓扑结构中并行建立各自的通信路径访问其他节点对应的存储阵列，各网络节点2102之间的访问互不干扰，也无需排队等候，相比现有技术中来说，本实施例的3D-IC基带芯片提高了数据处理的效率，进而提高了3D-IC基带芯片的计算性能。

作为一种可选的实施例，3D-IC基带芯片中的存储单元220包含多种存储类型。图2B示出了3D-IC基带芯片的另一结构。在图2B中，存储单元220包括DRAM(Dynamic RandomAccess Memory，动态随机存取存储器)单元2201和NVM(Non-Volatile Memory，非易失性存储器)单元2202，但不并构成种类和数量限制。DRAM单元2201和NVM单元2202在逻辑单元210的竖向方向上堆叠，NVM单元2202通过TSV(Through Silicon Via，硅通孔)技术穿过DRAM单元2201并键合在逻辑单元210上。具体的，DRAM单元2201上包括多个对应的存储阵列，每一存储阵列上设置有第一凸点阵列。相应的，NVM单元2202上包括多个对应的存储阵列，每一存储阵列上设置有第二凸点阵列。在此结构基础上，DRAM单元2201和NVM单元2202分别为每个网络节点2102分配有一个对应的存储阵列。故网络节点2102通过第一凸点阵列连接DRAM单元2201对应的存储阵列，并可通过第一凸点阵列直接访问其在DRAM单元2201中对应的存储阵列进行数据存取操作。相应的，网络节点2102通过第二凸点阵列连接NVM单元2202对应的存储阵列，并可通过第二凸点阵列直接访问其在NVM单元2202中对应的存储阵列进行数据存取操作。而网络节点2102访问剩余网络节点2102对应的存储阵列时，可参看前述实施例的相关描述，本实施例在此不再赘述。

以上实施例介绍了存储单元220的具体结构，下面的实施例具体介绍逻辑单元210。

图3A示出了逻辑单元210中的网络拓扑结构，该网络拓扑结构通过多个路由节点2101互连形成，且每一路由节点2101对应连接一个网络节点2102。由于网络节点2102为下述之一：软核21021、加速器130、软核簇21022、加速器簇21023，故网络拓扑结构中的各网络节点2102有多种组合形式，可以是软核21021、加速器130、软核簇21022、加速器簇21023中的任意组合。在进行通信时，任一网络节点2102通过自身连接的路由节点2101以及其余网络节点2102连接的路由节点2101，存储访问其余网络节点2102对应的软核21021、加速器130、软核簇21022、加速器簇21023中至少之一。图3B示出了各网络节点2102在网络拓扑结构中的一种组合形式，但并不形成限制。在该网络拓扑结构的第一方向上，相邻的两个路由节点2101中，一个路由节点2101连接软核21021，另一个路由节点2101连接加速器130。软核21021和加速器130在第一方向上间隔设置。在此结构的基础上，任一软核21021(或任一加速器130)可直接访问自身对应的存储阵列，也可以通过自身的路由节点2101和其他软核21021(或其他加速器130)的路由节点2101，访问其他软核21021(或其他加速器130)对应的存储阵列。当然，网络节点2102在网络拓扑结构中还有其他的组合形式。例如，所有路由节点2101对应连接各自的软核21021；或者每个路由节点2101随机连接软核21021或者加速器130等等。本实施例的网络节点2102在网络拓扑结构中的组合方式灵活多变，可根据实际情况选用。图3C示出了各网络节点2102在网络拓扑结构中的另一种组合形式，但并不形成限制。在该网络拓扑结构中的第一方向上，相邻的两个路由节点2101中，一个路由节点2101连接软核簇21022，另一个路由节点2101连接加速器簇21023，软核簇21022和加速器簇21023在第一方向上间隔设置。优选的，每个软核簇21022中的各软核21021通过第一总线互连，软核簇21022中的各软核21021可通过第一总线互访存储阵列。同理，每个加速器簇21023中的各加速器130通过第二总线互连，加速器簇21023中的各加速器130可通过第二总线互访存储阵列。由于软核簇21022(或者加速器簇21023)下的各软核21021(或者各加速器130)属于小规模近距离的通信节点，故使用总线就能够保证通信效率。故这种网络拓扑结构和总线结合的通信方式，在保证通信效率的基础上提供了灵活多样的通信方式。当然，网络节点2102在网络拓扑结构中还有其他的组合形式。例如，所有路由节点2101对应连接各自的软核簇21022；或者相邻的两个路由节点2101中，一个路由节点2101连接软核簇21022，另一个路由节点2101连接软核21021或加速器130。应当注意的是，网络节点2102在网络拓扑结构中的任意组合形式都应当包含在本发明的保护范围之内。

在逻辑单元210中，还包括存储控制器2103和缓冲器2104。

存储控制器2103是网络节点2102访问存储阵列的“中间件”，存储控制器2103用于控制存储单元220中的至少部分存储阵列，或者当逻辑单元210包括多个存储控制器2103时，每一路由节点2101和/或每一所述网络节点2102都有对应的存储控制器2103，网络节点2102利用存储控制器2103存储访问对应的存储阵列。在本实施例中，存储控制器2103和网络节点2102可以是“一对多”的对应关系，也可以是“一对一”的对应关系。存储控制器2103和路由节点2101的对应关系和上述类似。

当存储控制器2103对应至少部分路由节点2101和/或至少部分网络节点2102时，存储控制器2103用于控制存储单元220的至少部分存储阵列。具体来说，存储控制器2103连接至少部分路由节点2101和/或至少部分网络节点2102，此结构设计能够在保证芯片计算性能的前提下减轻布局布线的压力。至少部分网络节点2102在访问存储阵列时，共用同一存储控制器2103存储访问至少部分存储阵列。图4A示出了逻辑单元210在图3A的网络拓扑结构的基础上的一种结构，但并不构成限制，以图3A中最末行中的路由节点2101连接的各网络节点2102为例进行说明。在此结构中，最末行中的路由节点2101连接的各网络节点2102共同连接一个存储控制器2103。而存储控制器2103连接各网络节点2102对应的缓冲器2104，各网络节点2102对应的缓冲器2104通过凸点阵列连接自身在存储单元220中对应的存储阵列。

当存储控制器2103一一对应路由节点2101和/或网络节点2102时，具体来说，每一路由节点2101和/或每一网络节点2102连接一个存储控制器2103，故网络节点2102在访问存储阵列时，分别利用各自对应的存储控制器2103存储访问存储控制器2103对应控制的存储阵列。图4B示出了逻辑单元210在图3A的网络拓扑结构的基础上的另一种结构，但并不构成限制，以图3A中最末行中的路由节点2101连接的各网络节点2102为例进行说明。在此结构中，最末行中的路由节点2101连接的每个网络节点2102连接一个存储控制器2103。而存储控制器2103连接各网络节点2102对应的缓冲器2104，各网络节点2102对应的缓冲器2104通过凸点阵列连接自身在存储单元220中对应的存储阵列。

值得注意的是，不同种类的存储单元220对应不同的种类的存储控制器2103。参看图4C，示出了逻辑单元210中的不同种类的存储控制器2103的一种连接结构，在存储单元220包括DRAM单元2201和NVM单元2202的结构基础上，存储控制器2103包括：DRAM控制器21031和NVM控制器20132。DRAM控制器21031控制DRAM单元2201对应的存储阵列，NVM控制器20132控制NVM单元2202对应的存储阵列。

进一步的，由于不同种类的存储单元220对应不同的种类的存储控制器2103，因此，在访问不同种类的存储单元220时，网络节点2102会利用对应的存储控制器210进行访问。具体来说，网络节点2102DRAM控制器21031存储访问DRAM控制器21031对应控制的DRAM单元2201中的存储阵列。网络节点2102利用对应的NVM控制器20132存储访问NVM控制器20132对应控制的NVM单元2202中的存储阵列。由此可见，由于网络节点2102在访问各存储单元220时互不干扰，故能够并行访问各存储单元220来处理数据，从而提高了数据处理的效率。

由于在逻辑单元210中还存在网络拓扑结构和总线相结合的通信方式，故图4D示出了逻辑单元210在图3C的网络拓扑结构的基础上的一种结构，但并不构成限制，以图3C中最末行中的路由节点2101连接的任意一个软核簇21022为例进行说明，其他软核簇21022或加速器簇21023类似。在此结构中，软核簇21022中包含三个软核21021，一个软核21021对应一个存储控制器2103。软核簇21022对应的路由器、软核簇21022中的三个软核21021、三个软核21021各自对应的存储控制器2103通过第一总线互连。由于存储控制器2103包括DRAM控制器21031和NVM控制器20132。故一个软核21021分别连接分别连接一个DRAM控制器21031和一个NVM控制器20132。DRAM控制器21031连接对应的缓冲器2104，缓冲器2104通过对应的第一凸点阵列连接DRAM单元2201对应的存储阵列。NVM控制器20132连接对应的缓冲器2104，缓冲器2104通过对应的第二凸点阵列连接NVM单元2202对应的存储阵列。

缓冲器2104连接在存储控制器2103和存储单元220之间。参看图4A-图4D，具体的，缓冲器2104通过对应的凸点阵列连接存储单元220中的存储阵列。一个缓冲器2104通过对应的凸点阵列连接一个存储阵列。具体的，在存储单元220包括DRAM单元2201和NVM单元2202的结构基础上，缓冲器2104通过第一凸点阵列连接DRAM单元2201对应的存储阵列，缓冲器2104通过第二凸点阵列连接DRAM单元2201对应的存储阵列。由于存储单元220和逻辑单元210两者所需电压可能不同，故缓冲器2104具有电压协调的作用。例如，将存储单元220的电压转换为逻辑单元210的电压；或者将逻辑单元210的电压转换为存储单元220的电压。缓冲器2104使存储单元220和逻辑单元210单元电压相互适配，以降低基带芯片烧坏的风险。

以上是逻辑单元210的具体结构介绍。本实施例通过在逻辑单元210中构建网络拓扑结构连接各网络节点2102，使得各网络节点2102间的通信不再依靠总线仲裁，而是利用节点与节点之间进行通信。因此，各网络节点2102在接收到各自的数据处理请求后，能够在网络拓扑结构中独立并行构造各自的通信路径来访问各自的数据处理请求对应的存储阵列。进一步的，由于存储控制器2103和网络节点2102是一一对应的关系，因此，各网络节点2102在访问各自的数据处理请求对应的存储阵列时，可以利用各自对应的存储控制器2103来独立并行访问对应的存储阵列，提高了数据处理效率，进而提高3D-IC基带芯片的计算性能。

基于和上述一个或者多个实施例相同的发明构思，本实施例还提供一种堆叠芯片，包括根据上述任一实施例描述的3D-IC基带芯片和处理器。处理器与上述任一实施例描述的3D-IC基带芯片三维堆叠连接。

基于和上述一个或者多个实施例相同的发明构思，本实施例还提供一种数据处理方法，本实施例的数据处理方法应用于上述任一实施例描述的3D-IC基带芯片中。参看图5，该方法具体包括下述步骤：

步骤501，各网络节点2102接收各自的数据处理请求。

具体来说，数据处理请求具体为：请求对网络节点2102自身对应的存储阵列进行读写操作；或请求对其他网络节点2102对应的存储阵列进行读写操作。根据不同的数据处理请求，各网络节点2102具有不同的访问方式。进一步的，若各网络节点2102中的所有数据处理请求为请求对自身对应的存储阵列进行读写操作，则执行步骤502。若各网络节点2102中的所有数据处理请求为请求对其他网络节点2102对应的存储阵列进行读写操作，则执行步骤503。当然，若各网络节点2102中的数据处理请求部分为请求对包含自身对应的存储阵列进行读写操作，部分为对其他网络节点2102对应的存储阵列进行读写操作，则并行执行步骤502和步骤503。

步骤502，各网络节点2102基于各自的数据处理请求，分别通过自身对应的凸点阵列访问自身对应的存储阵列。可见，由于存储单元在片内为每个网络节点2102分配了一个对应的存储阵列，因此，各网络节点2102对应的凸点阵列直接访问自身对应的存储阵列进行存取操作，提高了从存储单元中存取数据的效率，进而提高了整个3D-IC基带芯片的计算性能。

步骤503，各网络节点2102基于各自的数据处理请求，分别在网络拓扑结构中建立各自的通信路径访问各自的数据处理请求对应的存储阵列。由于网络拓扑结构改变了各网络节点2102之间的通信方式，使得各网络节点2102间的通信不再依靠总线仲裁，而是利用节点与节点之间进行通信。因此，各网络节点2102基于各自的数据处理请求，能够分别在网络拓扑结构中独立并行建立各自的通信路径访问各自的数据处理请求对应的存储阵列，各网络节点2102之间的访问互不干扰，也无需排队等候，从而提高了数据处理的效率，也进一步提高了3D-IC基带芯片的计算性能。

由于本实施例3D-IC基带芯片的存储单元220包括DRAM单元2201和NVM单元2202。而DRAM单元2201和NVM单元2202分别为每个网络节点2102分配有一个对应的存储阵列。由于访问不同存储单元220对应的存储阵列，需要利用其对应的存储控制器2103，而DRAM单元2201对应DRAM控制器21031，NVM单元2202对应NVM控制器20132。因此，若数据处理请求对应的存储阵列属于DRAM单元2201，各网络节点2102在DRAM控制器21031的驱动下，通过第一凸点阵列访问DRAM单元2201中各自的数据处理请求对应的存储阵列；若数据处理请求对应的存储阵列属于NVM单元2202，各网络节点2102在NVM控制器21032的驱动下，通过第二凸点阵列访问NVM单元2202中各自的数据处理请求对应的存储阵列。由此可见，由于网络节点2102在访问各存储单元220时互不干扰，故能够并行访问各存储单元220来处理数据，从而提高了数据处理的效率。

作为一种可选的实施例，由于在3D-IC基带芯片中，存储控制器2103和网络节点2102可以是“一对多”的对应关系，也可以是“一对一”的对应关系。而存储控制器2103和路由节点2101的对应关系和上述类似。

当存储控制器2103和网络节点2102是“一对多”的对应关系时，若至少部分网络节点2102连接同一存储控制器2103。在此结构基础上，由于同一存储控制器2103需要一一响应各网络节点2102中的至少部分网络节点2012的数据处理请求，故至少部分网络节点2102在利用存储控制器2103时，若存储控制器2103处于忙碌状态，则这些网络节点2102需要排队等候。在具体的实施过程中，至少部分网络节点2102基于各自的数据处理请求，直接和/或通过各自的通信路径到达同一存储控制器2103，并排队利用同一存储控制器2103访问各自的数据处理请求对应的存储阵列。

而当存储控制器2103和网络节点2102是“一对一”的对应关系，各网络节点2102分别连接各自的存储控制器2103。在此结构基础上，由于存储控制器2103和网络节点2102是一一对应的关系，因此，各网络节点2102在基于各自的数据处理请求，直接和/或通过各自的通信路径到达各自的数据处理请求对应的存储控制器2103时，分别利用各自对应的存储控制器2103来独立并行访问各自的数据处理请求对应的存储阵列。可见，在本实施例中，各网络节点2102在并行建立各自的通信路径的进行通信的基础上，还能够分别利用对应的存储控制器2103访问相关的存储阵列，因此，本实施例的3D-IC基带芯片能够支持各网络节点2102并行处理数据，进而提高各网络节点2102的数据处理效率，并进一步提高了3D-IC基带芯片的计算性能。

尽管已描述了本申请的优选实施例，但本领域内的普通技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。

显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (13)

1.一种3D-IC基带芯片，其特征在于，包括：逻辑单元和存储单元，所述存储单元包括多个存储阵列，每一所述存储阵列上设置有凸点阵列；

所述逻辑单元包括多个路由节点以及多个网络节点，多个所述路由节点互连形成网络拓扑结构，每一所述路由节点对应连接一个所述网络节点，所述网络节点通过对应的凸点阵列连接对应的所述存储阵列。

2.根据权利要求1所述的3D-IC基带芯片，其特征在于，

所述逻辑单元还包括存储控制器，所述存储控制器用于控制所述存储单元的至少部分所述存储阵列，所述存储控制器连接至少部分所述路由节点和/或至少部分所述网络节点，至少部分所述网络节点共用同一存储控制器存储访问至少部分所述存储阵列。

3.根据权利要求2所述的3D-IC基带芯片，其特征在于，

所述逻辑单元还包括多个存储控制器，每一所述路由节点和/或每一所述网络节点连接一个所述存储控制器，所述网络节点分别利用各自对应的所述存储控制器存储访问所述存储控制器对应控制的所述存储阵列。

4.根据权利要求2或3所述的3D-IC基带芯片，其特征在于，所述逻辑单元还包括：缓冲器，所述缓冲器通过对应的凸点阵列连接所述存储单元，所述缓冲器用于将所述存储单元的电压转换为所述逻辑单元的电压；或者将所述逻辑单元的电压转换为所述存储单元的电压。

5.根据权利要求4所述的3D-IC基带芯片，其特征在于，所述网络节点为下述之一：软核、加速器、软核簇、加速器簇。

6.根据权利要求5所述的3D-IC基带芯片，其特征在于，任一所述网络节点通过自身连接的所述路由节点以及其余所述网络节点连接的所述路由节点，存储访问其余所述网络节点对应的存储阵列；或者

任一所述网络节点通过自身连接的所述路由节点以及其余所述网络节点连接的所述路由节点，存储访问其余所述网络节点对应的软核、加速器、软核簇、加速器簇中至少之一。

7.根据权利要求6所述的3D-IC基带芯片，其特征在于，所述存储单元包括：DRAM单元和NVM单元；

所述网络节点通过第一凸点阵列连接所述DRAM单元对应的存储阵列，且所述网络节点通过第二凸点阵列连接所述NVM单元对应的存储阵列；

所述存储控制器包括：DRAM控制器和NVM控制器，DRAM控制器控制DRAM单元对应的存储阵列，NVM控制器控制NVM单元对应的存储阵列。

8.根据权利要求7所述的3D-IC基带芯片，其特征在于，

所述网络节点利用对应的所述DRAM控制器存储访问所述DRAM控制器对应控制的所述DRAM单元中的存储阵列；

所述所述网络节点利用对应的所述NVM控制器存储访问所述NVM控制器对应控制的所述NVM单元中的存储阵列。

9.一种堆叠芯片，其特征在于，包括根据上述权利要求1-8任一权项的3D-IC基带芯片；

处理器，与上述权利要求1-8任一权项的3D-IC基带芯片三维堆叠连接。

10.一种数据处理方法，其特征在于，所述数据处理方法应用于上述权利要求1-8任一权项的3D-IC基带芯片中，所述数据处理方法包括：

各网络节点接收各自的数据处理请求；

所述各网络节点基于各自的所述数据处理请求，分别通过自身对应的凸点阵列访问自身对应的存储阵列；和/或

所述各网络节点基于各自的所述数据处理请求，分别在网络拓扑结构中建立各自的通信路径访问各自的所述数据处理请求对应的存储阵列。

11.根据权利要求10所述的数据处理方法，其特征在于，若至少部分所述网络节点连接同一存储控制器，所述方法还包括：

至少部分所述网络节点基于各自的所述数据处理请求，通过各自的通信路径到达同一所述存储控制器，并排队利用同一所述存储控制器访问各自的所述数据处理请求对应的存储阵列。

12.根据权利要求10或11所述的数据处理方法，其特征在于，若所述各网络节点分别连接各自的存储控制器，所述方法还包括：

所述各网络节点基于各自的所述数据处理请求，通过各自的通信路径到达各自的所述数据处理请求对应的存储控制器，并分别利用各自的所述数据处理请求对应的所述存储控制器访问各自的所述数据处理请求对应的存储阵列。

13.根据权利要求10所述的数据处理方法，其特征在于，所述方法还包括：

若所述数据处理请求对应的存储阵列属于DRAM单元，所述各网络节点在DRAM控制器的驱动下，通过第一凸点阵列访问所述DRAM单元中各自的所述数据处理请求对应的存储阵列；

若所述数据处理请求对应的存储阵列属于NVM单元，所述各网络节点在NVM控制器的驱动下，通过第二凸点阵列访问所述NVM单元中各自的所述数据处理请求对应的存储阵列。

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