CN113674772B - 三维集成芯片及其构建方法、数据处理方法、电子设备 - Google Patents
三维集成芯片及其构建方法、数据处理方法、电子设备 Download PDFInfo
- Publication number
- CN113674772B CN113674772B CN202111237509.4A CN202111237509A CN113674772B CN 113674772 B CN113674772 B CN 113674772B CN 202111237509 A CN202111237509 A CN 202111237509A CN 113674772 B CN113674772 B CN 113674772B
- Authority
- CN
- China
- Prior art keywords
- memory
- dimensional integrated
- logic
- unit
- access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000003672 processing method Methods 0.000 title claims abstract description 10
- 238000010276 construction Methods 0.000 title abstract description 3
- 230000015654 memory Effects 0.000 claims abstract description 291
- 238000012360 testing method Methods 0.000 claims description 27
- 230000008439 repair process Effects 0.000 claims description 25
- 230000010354 integration Effects 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 20
- 230000006870 function Effects 0.000 claims description 6
- 230000008878 coupling Effects 0.000 claims description 4
- 238000010168 coupling process Methods 0.000 claims description 4
- 238000005859 coupling reaction Methods 0.000 claims description 4
- 238000012937 correction Methods 0.000 claims description 3
- 238000003491 array Methods 0.000 claims description 2
- 108010001267 Protein Subunits Proteins 0.000 claims 1
- 235000012431 wafers Nutrition 0.000 abstract description 84
- 230000008569 process Effects 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
- G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Quality & Reliability (AREA)
- General Engineering & Computer Science (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明涉及一种三维集成芯片及其构建方法、数据处理方法、电子设备。本发明涉及通过三维异质集成的逻辑晶圆或逻辑芯片以及存储器晶圆或存储器芯片所实现的高性能及超算计算***，所述高性能及超算计算***能够实现更高的存储器带宽、更低的存储器功耗以及更低的延迟，还可以通过纵向堆叠多层存储器晶圆来实现存储器容量和存储器带宽的扩展。
Description
技术领域
本发明涉及存储器领域，尤其涉及三维集成（3D-IC）的高性能计算（HighPerformance Computing，HPC）及超算计算***领域。更具体地，本发明涉及三维集成芯片及其构建方法、数据处理方法、电子设备。
背景技术
已知现有技术中存在高带宽存储器（High Bandwidth Memory，HBM），这是一种新型的由堆叠存储技术实现的存储器。图1示出了现有技术中的高带宽存储器的***结构图。在高带宽存储器中，首先将存储裸片堆叠起来，然后利用硅通孔（Through Si Vias，TSV）将这些堆叠的存储裸片连接在一起，从而以增加存储访问I/O和速率的方式提供更高带宽给CPU/GPU。高带宽存储器标准以2.5D封装的形式实现，通过硅中介层（interposer）将高带宽存储器的I/O与CPU/GPU的I/O互连。与传统存储器中通过PCB将存储器与CPU/GPU互连相比，通过硅中介层（interposer）将高带宽存储器的I/O与CPU/GPU的I/O互连在速率和功耗方面有较大优势。
现有技术中的高带宽存储器技术方案主要有两个不足之处：第一，在高带宽存储器中，使用微凸点（micro-bump）的重布线层（Redistribution Layer）将动态随机存取存储器（Dynamic Random Access Memory，DRAM）与GPU/CPU/SoC互连。然而，微凸点的间距为约40微米。这使得集成密度低的问题凸显，从而限制了I/O和带宽的进一步增长。第二，通过硅通孔方式互连堆叠的存储裸片会产生较大寄生电容和热阻。这些较大的寄生参数会导致高的传输延时以及高的功耗，限制了***带宽和功耗的进一步升级。
因此，亟需解决现有技术中的上述技术问题。
发明内容
本发明涉及能实现更高的存储器带宽、更低的存储器功耗以及更低的访问延迟的***。通过三维异质集成的逻辑晶圆或逻辑芯片以及存储器晶圆或存储器芯片来实现高性能计算***及超算计算***。另外，还可以通过纵向堆叠多层存储器晶圆或存储器芯片来实现存储器容量和存储器带宽的扩展。
根据本发明的第一方面，提供了一种三维集成芯片，所述三维集成芯片至少包括存储器单元以及逻辑单元，
所述存储器单元包括至少一个存储阵列和至少一个第一三维集成端口，其中：
所述存储阵列包括至少一个存储体；
每个存储体对应一个第一三维集成端口；
所述逻辑单元包括至少一个逻辑子单元，所述逻辑子单元至少包括第二三维集成端口、至少一个计算核和内存控制器，其中：
所述第二三维集成端口与所述至少一个第一三维集成端口连接，进而将所述存储器单元以及所述逻辑单元三维异质集成连接；
所述计算核被配置为对所述至少一个存储体进行访问，并且利用访问的数据实现对应的计算功能；
所述内存控制器与所述计算核连接且与所述第二三维集成端口选择性地连接，所述内存控制器被配置为经由所述第二三维集成端口和所述至少一个第一三维集成端口的连接而控制所述计算核与所述至少一个存储体之间进行存储访问。
根据本发明的三维集成芯片的一个优选实施方案，所述内存控制器基于从所述计算核所接收的访问指令中的访问地址，通过所述第二三维集成端口以及与所述访问地址所对应的第一三维集成端口的连接，实现所述计算核对相应存储体的访问。
根据本发明的三维集成芯片的一个优选实施方案，所述逻辑单元进一步包括：
测试和修复单元，所述测试和修复单元与所述第二三维集成端口选择性地连接，所述测试和修复单元被配置为经由所述第二三维集成端口和所述第一三维集成端口的连接而对所述至少一个存储体进行测试和修复。
根据本发明的三维集成芯片的一个优选实施方案，所述逻辑单元还包括：
多路选择开关，所述多路选择开关连接所述内存控制器以及所述测试和修复单元，所述多路选择开关被配置为选择性地将所述内存控制器与所述第二三维集成端口连接，以实现存储访问，或者将所述测试和修复单元与所述第二三维集成端口连接，以实现测试和修复。
根据本发明的三维集成芯片的一个优选实施方案，所述三维集成芯片包括至少两个存储阵列以及至少两个逻辑子单元，并且所述逻辑子单元进一步包括至少一个路由单元，所述路由单元被配置为将所述至少两个逻辑子单元连接；
其中，源逻辑子单元中的路由单元被配置为基于从所述源逻辑子单元中的计算核所接收的访问指令中的目标访问地址，至少通过所述源逻辑子单元中的路由单元以及目标逻辑子单元中的路由单元的连接，实现所述源逻辑子单元中的计算核对相应目标访问地址的访问。
根据本发明的三维集成芯片的一个优选实施方案，所述目标访问地址为目标逻辑子单元中的计算核的地址，其中
所述源逻辑子单元中的路由单元被配置为基于从源逻辑子单元中的计算核所接收的访问指令中的所述目标逻辑子单元中的计算核的地址，至少通过所述源逻辑子单元中的路由单元以及目标逻辑子单元中的路由单元的连接，实现所述源逻辑子单元中的计算核对所述目标逻辑子单元中的计算核的访问。
根据本发明的三维集成芯片的一个优选实施方案，所述目标访问地址为目标存储阵列的存储体的地址，其中
所述源逻辑子单元中的路由单元被配置为基于从源逻辑子单元中的计算核所接收的访问指令中的所述目标存储阵列的存储体的地址，至少通过所述源逻辑子单元中的路由单元、所述目标存储阵列所对应的逻辑子单元中的路由单元和第二三维集成端口与所述目标存储阵列的存储体所对应的第一三维集成端口的连接，实现所述源逻辑子单元中的计算核对所述目标存储阵列的存储体的访问。
根据本发明的三维集成芯片的一个优选实施方案，所述存储器单元还包括：
至少一个纠错码ECC单元，其中所述至少一个存储体各自具有ECC单元，所述ECC单元被配置用于对每个存储体中所存储的数据进行检错和纠错。
根据本发明的三维集成芯片的一个优选实施方案，所述逻辑子单元还包括：缓存模块，所述缓存模块被配置用于在所述逻辑单元对所述存储器单元进行存储访问时，将所述逻辑单元的工作电压转换成所述存储器单元的工作电压或者将所述存储器单元的工作电压转换成所述逻辑单元的工作电压。
根据本发明的三维集成芯片的一个优选实施方案，所述逻辑单元为高性能计算逻辑单元或超算逻辑单元。
根据本发明的第二方面，提供了一种三维集成芯片的构建方法，所述三维集成芯片至少包括存储器单元以及逻辑单元，所述构建方法包括：
构建所述存储器单元，所述存储器单元包括至少一个存储阵列和至少一个第一三维集成端口，其中：
所述存储阵列包括至少一个存储体；
每个存储体对应一个第一三维集成端口；
构建所述逻辑单元，所述逻辑单元包括至少一个逻辑子单元，所述逻辑子单元至少包括第二三维集成端口、至少一个计算核和内存控制器，其中：
所述第二三维集成端口与所述至少一个第一三维集成端口连接；
所述计算核被配置为对所述至少一个存储体进行访问，并且利用访问的数据实现对应的计算功能；
所述内存控制器与所述计算核连接且与所述第二三维集成端口选择性地连接，所述内存控制器被配置为经由所述第二三维集成端口和所述至少一个第一三维集成端口的连接而控制所述计算核与所述至少一个存储体之间进行存储访问。
根据本发明的第三方面，提供了一种电子设备，所述电子设备包括根据本发明的第一方面所述的三维集成芯片。
根据本发明的第四方面，提供一种三维集成芯片的数据处理方法，所述数据处理方法基于第一方面提供的三维集成芯片，所述方法包括：从计算核接收访问指令，并基于所述访问指令获取访问地址；通过第二三维集成端口和至少一个第一三维集成端口的连接而控制计算核与至少一个存储体之间进行存储访问。
附图说明
通过下文结合对附图的说明，将更容易理解本发明，在附图中：
图1示出了现有技术中的高带宽存储器的***结构图。
图2示意性示出了根据本发明的三维集成芯片的一个实施例。
图3示意性示出了根据本发明的三维集成芯片的另一实施例。
图4示意性示出了根据本发明的三维集成芯片的逻辑单元的实施例。
图5示意性示出了本发明中所使用的典型的存储器单元。
图6示意性示出了根据本发明的存储器网络的一个实施例。
具体实施方式
下面将结合附图来对本发明的实施方案进行进一步详述。
图2示意性示出了根据本发明的三维集成芯片的一个实施例。
图2所示的三维集成芯片包括一个逻辑晶圆210和两个存储器晶圆220。逻辑晶圆210是用于实现逻辑功能的晶圆，存储器晶圆220是用于实现存储器功能的晶圆。
如图2中所示，逻辑晶圆210、两个存储器晶圆220在竖向方向上堆叠集成。此处的“竖向方向”指的是逻辑晶圆210、存储器晶圆220的厚度方向。
另外，相邻的两个存储器晶圆220、相邻的存储器晶圆220和逻辑晶圆210之间通过三维异质集成的方式键合连接，以实现逻辑晶圆210与两个存储器晶圆220的三维异质集成。
具体而言，靠近逻辑晶圆210的存储器晶圆220（即，图2中下方的存储器晶圆220）
通过混合键合技术（图2中示意性示出为“
”）直接连接至逻辑晶圆210；而远离逻辑晶圆210
的存储器晶圆220（即，图2中上方的存储器晶圆220）首先通过混合键合技术（图2中示意性
示出为“
”）连接至靠近逻辑晶圆210的存储器晶圆220（即，图2中下方的存储器晶圆220），
然后贯穿靠近逻辑晶圆210的存储器晶圆220（即，图2中下方的存储器晶圆220）的硅通孔
TSV 240（图2中示意性示出为“
”）且之后经由靠近逻辑晶圆210的存储器晶圆220（即，图2
中下方的存储器晶圆220）通过混合键合技术（图2中示意性示出为“
”）连接至逻辑晶圆
210。
由此，逻辑晶圆210能够实现对图2中上方的存储器晶圆220和下方的存储器晶圆220的独立存储访问。
从图2中还可看到，逻辑晶圆210通过凸点（Bump）工艺被连接至基板230。凸点工艺包括但不限于现有技术中已知的BOPCOA、BOAC、HOTROD。
另外，在图2中结合逻辑晶圆和存储器晶圆进行了描述。已知的是，晶圆是制造半导体器件的基础性原材料，极高纯度的半导体经过拉晶、切片等工艺被制备成为晶圆。晶圆经过一系列半导体制造工艺形成极微小的电路结构，再经切割、封装、测试成为芯片。本发明不限于逻辑晶圆和存储器晶圆，实际上逻辑晶圆210也可以是逻辑芯片，存储器晶圆220也可以是存储器芯片。优选地，存储器晶圆220可以为动态随机存取存储器晶圆或者动态随机存取存储器芯片。
图2中示出的是两个存储器晶圆220，这两个存储器晶圆220分别构成了两层存储器晶圆。应理解，为了满足带宽和存储容量需求，存储器晶圆220可以是更多层，包括但不限于4层、6层等。另外，在多层存储器晶圆的同一层中还可以设置多个存储器晶圆。例如，同一层存储器晶圆层中设置两个存储器晶圆，两个存储器晶圆之间相互独立。
此外，多层存储器晶圆可以分别设置于逻辑晶圆的两侧。图3以两个存储器晶圆220为例，示意性示出了这种实施方案。如图3中所示，一个存储器晶圆220设置于逻辑晶圆210的上方，另一存储器晶圆220设置于逻辑晶圆210的下方。由此，缩短了逻辑晶圆210至存储器晶圆220之间的存储访问路径，提高了存储访问效率。
具体而言，逻辑晶圆210两侧的存储器晶圆220通过混合键合技术（图3中示意性示
出为“
”）直接连接至逻辑晶圆210；而逻辑晶圆210首先通过混合键合技术（图3中示意性示
出为“
”）连接至下方的存储器晶圆220，然后贯穿下方的存储器晶圆220的硅通孔TSV 240
（图3中示意性示出为“
”）且之后通过凸点工艺连接至基板230。
图4示意性示出了根据本发明的三维集成芯片的逻辑单元的实施例。图5示意性示出了本发明中所使用的典型的存储器单元（即，存储阵列）。本发明的三维集成芯片至少包括如图4中所示的逻辑单元以及如图5中所示的存储器单元，并且所述逻辑单元和存储器单元之间堆叠集成，且优选地通过键合方式堆叠集成，或者更优选地通过混合键合方式堆叠集成。
如图4中所示，逻辑单元至少包括计算核410以及与计算核410连接的内存控制器
420。另外，逻辑单元还包括输入输出三维异质集成端口区域
（即，混合键合的端口，通过
图中的两行“
”示意性示出），这些三维异质集成端口区域
将逻辑单元与存储器单元
（例如，图5中所示的存储器单元）连接。在图4中，输入输出三维异质集成端口区域
（即，
混合键合的端口，通过图中的两行“
”示意性示出）位于缓存模块460（两行“
”所在的方
框）中。图4中仅为示意性的，输入输出三维异质集成端口区域也可以位于其他模块中。缓存
模块460被配置用于进行电压转换，用于在所述逻辑单元对存储器单元进行存储访问时，将
逻辑单元的工作电压转换成存储器单元的工作电压，或者将存储器单元的工作电压转换成
逻辑单元的工作电压。
如图5中所示，示意性示出了本发明中所使用的典型的存储器单元。图5中示出的
存储器单元也包括输入输出三维异质集成端口区域
（即，混合键合的端口，也通过图
中的两行“
”示意性示出），这些三维异质集成端口区域
将逻辑单元（例如，图4中所
示的逻辑单元）与存储器单元连接。
针对图4中的逻辑单元与图5中的存储器单元，逻辑单元的三维异质集成端口区域
（即，混合键合的端口，通过图中的两行“
”示意性示出）对应连接存储器单元的三维异
质集成端口区域
（即，混合键合的端口，通过图中的两行“
”示意性示出）。需要说明
的是，图5中存储器单元具有8个存储体（Memory Bank），每个存储体对应的存储空间为
128Mb且对应的数据位宽为128bits，且每个存储体对应有独立的三维异质集成端口区域，8
个存储体对应的三维异质集成端口区域分别为
。图4中逻辑单元的三维异质集成端
口区域
对应连接至图5中存储器单元的三维异质集成端口区域
，也即是将图4中
逻辑单元与图5中存储器单元的8个存储体分别连接，由此能够实现逻辑单元对8个存储体
的存储访问。
另外，图5中示出的是8个存储体。应理解，为了满足带宽和存储容量需求，存储器单元中的存储体还可以为16个、32个等，每个存储体的存储空间还可以为64Mb、32Mb等。本发明不在此方面进行限定。
此外，图5中还示出了每个存储体包括容量为8Mb的纠错码ECC单元。这些ECC单元用于存储额外的校验位，从而对每个存储体中所存储的数据进行检错和纠错。这些ECC单元可以采用现有技术中已知的ECC算法来实现。另外，ECC单元的存储容量也不限于8Mb。ECC单元的存储容量可以根据存储体的带宽和存储容量、所采用的ECC算法等而改变。
返回参考图4， 在三维集成芯片的正常工作模式下，逻辑单元中的计算核410能够
直接访问通过其三维异质集成端口区域
所连接的存储体。
例如，当计算核410接收到访问指令，并且访问指令所携带的访问地址为图5所示
的存储器单元中左上角的存储空间为128Mb的存储体时，内存控制器420基于访问地址，通
过逻辑单元的三维异质集成端口区域
与左上角的存储体对应的三维异质集成端口区域
所形成的物理连接端口对左上角的存储体进行访问。具体地，访问指令例如包括读取指
令以及写入指令。当访问指令为读取指令时，内存控制器420基于读取指令通过区域
与
区域
所形成的物理连接端口从左上角的存储体中读取数据。当访问指令为写入指令时，
访问指令同时还包括需要写入的数据，内存控制器420基于写入指令通过区域
与区域
所形成的物理连接端口将需要写入的数据写入左上角的存储体中。
又例如，当计算核410接收到访问指令，并且访问指令所携带的访问地址为图5所
示的存储器单元中右上角的存储空间为128Mb的存储体时，内存控制器420基于访问地址，
通过逻辑单元的三维异质集成端口区域
与右上角的存储体对应的三维异质集成端口区
域
所形成的物理连接端口对右上角的存储体进行访问。具体地，访问指令例如包括读取
指令以及写入指令。当访问指令为读取指令时，内存控制器420基于读取指令通过区域
与
区域
所形成的物理连接端口从右上角的存储体中读取数据。当访问指令为写入指令时，
访问指令同时还包括需要写入的数据，内存控制器420基于写入指令通过区域
与区域
所形成的物理连接端口将需要写入的数据写入右上角的存储体中。
因此，在本发明的三维集成芯片中，逻辑单元能够对存储器单元的不同存储体进行独立的存储访问，不同存储体之间的存储访问过程互不干扰。因而，本发明的三维集成芯片能够进一步提高带宽和访问效率。
另外，如图4中所示，逻辑单元还包括用于对至少一个存储器单元进行测试和修复的测试和修复单元440。另外，逻辑单元还包括多路选择开关450。
在三维集成芯片的正常工作模式下，多路选择开关450将计算核410、内存控制器
420、三维异质集成端口区域
连接，从而直接访问至少一个存储器单元的至少一个存储
体。具体过程如上面所描述的。
在三维集成芯片的测试工作模式下，多路选择开关450将测试和修复单元440与三
维异质集成端口区域
连接，以测试和修复至少一个存储器单元的至少一个存储体。
具体而言，在需要对存储器进行测试和修复时，多路选择开关450关断计算核410、
内存控制器420至三维异质集成端口区域
之间的通路，并且导通测试和修复单元440至三
维异质集成端口区域
之间的通路。此时，测试和修复单元440对存储器单元的每个存储体
进行测试和修复。例如，测试和修复单元440通过三维异质集成端口区域
和三维异质集成
端口区域
所形成的物理连接端口对存储器单元的左上角的存储体进行测试和修复；又
例如，测试和修复单元440通过三维异质集成端口区域
和三维异质集成端口区域
所形
成的物理连接端口对存储器单元的右上角的存储体进行测试和修复。
另外，如图4中所示，逻辑单元还包括路由单元430，路由单元430连接多路选择开
关450以及三维异质集成端口区域
。路由单元430用于将多个存储器互连，以形成片上系
统。
图6示意性示出了根据本发明的存储器网络（即，片上***）的一个实施例。图6中所示出的片上***是多个逻辑子单元和多个存储器子单元经由路由单元集成得到的片上***。图6中的逻辑子单元可以由图4中的逻辑单元构成，图6中的存储器子单元可以由图5中的存储器单元构成。通过位于逻辑子单元中的路由单元互连形成片上***。
上面针对图4和图5讨论了逻辑单元中的计算核410能够直接访问通过其三维异质集成端口区域所连接的存储体。在形成图6中所示出的片上***的情况下，三维集成芯片中的一个逻辑子单元中的计算核还能够通过路由单元430来间接地访问另一逻辑子单元中的计算核或者另一逻辑子单元所属的存储体。
例如，当图6所示左上角的逻辑子单元（以下称为“第一逻辑子单元”）中的计算核
接收到访问指令，并且访问指令所携带的访问地址为图6所示右上角的逻辑子单元（以下称
为“第二逻辑子单元”）的存储器单元的存储体时，第一逻辑子单元的内存控制器基于访问
地址，通过第一逻辑子单元中的路由单元（以下称为“第一路由单元”）、第一行的中间逻辑
子单元（以下称为“中间逻辑子单元”）中的路由单元（以下称为“中间路由单元”）、第二逻辑
子单元中的路由单元（以下称为“第二路由单元”）所形成的访问路径，并且通过第二逻辑子
单元中的三维异质集成端口区域
与访问地址所对应的存储体的三维异质集成端口区域
所形成的物理连接端口，对访问地址所对应的存储体进行访问。
又例如，当图6所示的第一逻辑子单元中的计算核接收到访问指令，并且访问指令所携带的访问地址为图6所示的第二逻辑子单元中的计算核时，第一逻辑子单元中的内存控制器基于访问地址，通过第一逻辑子单元中的第一路由单元、中间逻辑子单元中的中间路由单元、第二逻辑子单元中的第二路由单元以及内存控制器所形成的访问路径，对第二逻辑子单元中的计算核进行访问。
图6中仅示意性示出了网状拓扑结构的存储器网络。本发明的存储器网络包括但不限于总线型、星型、环型、树型、网状和混合型拓扑结构。
本发明的应用可以包括但不限于高性能计算***、超算***等。
当逻辑晶圆210为高性能计算逻辑晶圆时，所获得的对应三维集成芯片为三维集成高性能计算芯片。
现有技术中，高性能计算***的性能受到存储器带宽和功耗的限制。然而，在本发明中，由于高性能计算逻辑晶圆和存储器晶圆通过混合键合方式堆叠集成，而混合键合方式能够实现更高密度的集成，所以有利于实现更高的存储器带宽；另外，由于本发明的高性能计算***具有更低的寄生参数（电容），所以能够实现更低的存储访问功耗。此外，由于存储器晶圆也可以纵向多层堆叠，所以能够进一步实现存储器容量和存储器带宽的扩展。
由此，本发明所获得的三维集成芯片能够实现更高的存储器带宽、存储器容量以及更低的存储访问功耗，能够满足高性能计算***的需求。
另外，由于高性能计算逻辑单元的三维异质集成端口区域所连接的存储阵列（即，高性能计算核所属的存储阵列）中的不同存储体各自具有对应的三维异质集成端口区域，所以高性能计算逻辑单元中的高性能计算核能够对其所属存储阵列中的不同存储体进行独立的存储访问，不同存储体之间的存储访问过程互不干扰，能够显著提高访问带宽和访问效率。
例如，当高性能计算核接收到访问指令，并且访问指令所携带的访问地址为诸如图5所示的存储器单元中右上角的存储体时，高性能逻辑单元中的内存控制器基于访问地址，通过高性能逻辑单元的三维异质集成端口区域与右上角的存储体对应的三维异质集成端口区域所形成的物理连接端口对右上角的存储体进行访问。又例如，当高性能计算核接收到访问指令，并且访问指令所携带的访问地址为图5所示的存储器单元中左下角的存储体时，高性能逻辑单元中的内存控制器基于访问地址，通过高性能逻辑单元的三维异质集成端口区域与左下角的存储体对应的三维异质集成端口区域所形成的物理连接端口对左下角的存储体进行访问。也就是说，由于右上角以及左下角的存储体各自具有对应的三维异质集成端口区域，所以高性能计算核对右上角的存储体与左下角的存储体的存储访问可以并行独立进行，能够大大提高访问带宽和访问效率。
当逻辑晶圆210为超算逻辑晶圆时，所获得的对应三维集成芯片为三维集成超算芯片。
现有技术中，超算计算***的性能受到存储器带宽和访问延迟的限制。然而，在本发明中，由于超算逻辑晶圆和存储器晶圆通过混合键合方式堆叠集成，而混合键合方式能够实现更高密度的集成，所以有利于实现更高的存储器带宽；另外，由于本发明的分布式超算计算核提高了计算并行度，从而进一步提高了超算芯片的计算速度。
超算逻辑单元包括超算计算核、指令高速缓存器、数据高速缓存器、内存控制器和缓存模块。类似于上面所描述的，在缓存模块中会存在输入输出三维异质集成端口区域，并且缓存模块备被配置用于进行电压转换。通过缓存模块中的输入输出三维异质集成端口区域与存储阵列中的输入输出三维异质集成端口区域的连接，内存控制器对超算逻辑单元所属的存储阵列进行直接访问。
例如，当超算计算核接收到访问指令时，超算计算核首选确定访问指令和访问数据是否存储在指令高速缓存器和数据高速缓存器中。如果访问指令和访问数据存储在指令高速缓存器和数据高速缓存器中，则从指令高速缓存器和数据高速缓存器将访问结果返回至超算计算核。如果访问指令和访问数据未存储在指令高速缓存器和数据高速缓存器中，则内存控制器基于所述访问指令中所携带的访问地址，通过缓存模块中的输入输出三维异质集成端口区域与存储阵列中的输入输出三维异质集成端口区域所形成的物理连接端口，访问存储阵列且将访问结果返回至超算计算核。
在超算逻辑单元中，指令高速缓存器和数据高速缓存器的缓存策略是根据超算计算核访问频率或者写入时间先后顺序来制定的。根据指令高速缓存器和数据高速缓存器的缓存策略，将所述访问指令和所述访问数据写入指令高速缓存器和数据高速缓存器或者写入存储阵列。在超算逻辑单元中，指令高速缓存器和数据高速缓存器的存在进一步提高了计算速度。
另外，在以类似于图6中所示的方式形成三维集成超算芯片的情况下，上述的超算逻辑单元可以形成三维集成超算芯片的超算逻辑子单元。类似于关于图6所描述的，一个超算逻辑子单元中的超算计算核能够通过路由单元来间接地访问另一超算逻辑子单元中的超算计算核或者另一超算逻辑子单元所属的存储体。
例如，当源超算逻辑子单元中的超算计算核接收到访问指令，并且访问指令所携带的访问地址为目标超算逻辑子单元的存储器单元的存储体时，源超算逻辑子单元的内存控制器基于访问地址，通过源超算逻辑子单元中的路由单元、一个或多个中间超算逻辑子单元中的路由单元、目标超算逻辑子单元中的路由单元所形成的访问路径，并且通过目标超算逻辑子单元中的三维异质集成端口区域与访问地址所对应的存储体的三维异质集成端口区域所形成的物理连接端口，对访问地址所对应的存储体进行访问。
又例如，当源超算逻辑子单元中的超算计算核接收到访问指令，并且访问指令所携带的访问地址为目标超算逻辑子单元中的超算计算核时，源超算逻辑子单元中的内存控制器基于访问地址，通过源超算逻辑子单元中的路由单元、一个或多个中间超算逻辑子单元中的中间路由单元、目标超算逻辑子单元中的路由单元以及内存控制器所形成的访问路径，对目标超算逻辑子单元中的超算计算核进行访问。
通过以类似于图6中所示的方式形成超算片上***，各个超算核以上述方式对其所述的存储阵列独立访问以及独立计算，或者经由路由单元对另外的超算核或者超算核所属的存储阵列进行访问，显著提高了计算速度。
本发明中所提出的三维集成芯片是存储芯片或存储晶圆（例如，ROM、SDRAM、RAM、DRAM、SRAM、FLASH、EPROM、EEPROM、CD-ROM或其他光盘存储装置、磁盘存储装置或其他磁性存储装置），以用于存储数据和/或计算机代码。三维集成芯片可以是或包括非瞬态易失性存储器或非易失性存储器等。
本发明还提出一种数据处理方法，数据处理方法基于上述任一实施例所述的三维集成芯片，所述方法包括：从计算核接收访问指令，并基于所述访问指令获取访问地址；通过第二三维集成端口和至少一个第一三维集成端口的连接而控制计算核与至少一个存储体之间进行存储访问。可以理解的，所述数据处理方法还包括上述三维集成芯片所能够实现的功能，具体在此不再赘述。
应注意，上文所提及的实施方案例示而非限制本发明，且在不脱离所附权利要求的范围的前提下，本领域技术人员将能够设计许多替代实施方案。应理解，本发明的范围由权利要求限定。
Claims (12)
1.一种三维集成芯片，其特征在于，所述三维集成芯片至少包括存储器单元以及逻辑单元，
所述存储器单元包括至少一个存储阵列和至少一个第一三维集成端口，其中：
所述存储阵列包括至少一个存储体；
每个存储体对应一个第一三维集成端口；
所述逻辑单元包括至少一个逻辑子单元，所述逻辑子单元至少包括第二三维集成端口、至少一个计算核和内存控制器，其中：
所述第二三维集成端口与所述至少一个第一三维集成端口连接，进而将所述存储器单元以及所述逻辑单元三维异质集成连接；
所述计算核被配置为对所述至少一个存储体进行访问，并且利用访问的数据实现对应的计算功能；
所述内存控制器与所述计算核连接且与所述第二三维集成端口选择性地连接，所述内存控制器被配置为经由所述第二三维集成端口和所述至少一个第一三维集成端口的连接而控制所述计算核与所述至少一个存储体之间进行存储访问；
其中，所述逻辑单元进一步包括：测试和修复单元，所述测试和修复单元与所述第二三维集成端口选择性地连接，所述测试和修复单元被配置为经由所述第二三维集成端口和所述第一三维集成端口的连接而对所述至少一个存储体进行测试和修复。
2.根据权利要求1所述的三维集成芯片，其特征在于，所述内存控制器基于从所述计算核所接收的访问指令中的访问地址，通过所述第二三维集成端口以及与所述访问地址所对应的第一三维集成端口的连接，实现所述计算核对相应存储体的访问。
3.根据权利要求1所述的三维集成芯片，其特征在于，所述逻辑单元还包括：
多路选择开关，所述多路选择开关连接所述内存控制器以及所述测试和修复单元，所述多路选择开关被配置为选择性地将所述内存控制器与所述第二三维集成端口连接，以实现存储访问，或者将所述测试和修复单元与所述第二三维集成端口连接，以实现测试和修复。
4.根据权利要求1或2所述的三维集成芯片，其特征在于，所述三维集成芯片包括至少两个存储阵列以及至少两个逻辑子单元，并且所述逻辑子单元进一步包括至少一个路由单元，所述路由单元被配置为将所述至少两个逻辑子单元连接；
其中，源逻辑子单元中的路由单元被配置为基于从所述源逻辑子单元中的计算核所接收的访问指令中的目标访问地址，至少通过所述源逻辑子单元中的路由单元以及目标逻辑子单元中的路由单元的连接，实现所述源逻辑子单元中的计算核对相应目标访问地址的访问。
5.根据权利要求4所述的三维集成芯片，其特征在于，所述目标访问地址为目标逻辑子单元中的计算核的地址，其中
所述源逻辑子单元中的路由单元被配置为基于从源逻辑子单元中的计算核所接收的访问指令中的所述目标逻辑子单元中的计算核的地址，至少通过所述源逻辑子单元中的路由单元以及目标逻辑子单元中的路由单元的连接，实现所述源逻辑子单元中的计算核对所述目标逻辑子单元中的计算核的访问。
6.根据权利要求4所述的三维集成芯片，其特征在于，所述目标访问地址为目标存储阵列的存储体的地址，其中
所述源逻辑子单元中的路由单元被配置为基于从源逻辑子单元中的计算核所接收的访问指令中的所述目标存储阵列的存储体的地址，至少通过所述源逻辑子单元中的路由单元、所述目标存储阵列所对应的逻辑子单元中的路由单元和第二三维集成端口与所述目标存储阵列的存储体所对应的第一三维集成端口的连接，实现所述源逻辑子单元中的计算核对所述目标存储阵列的存储体的访问。
7.根据权利要求1或2所述的三维集成芯片，其特征在于，所述存储器单元还包括：
至少一个纠错码ECC单元，其中所述至少一个存储体各自具有ECC单元，所述ECC单元被配置用于对每个存储体中所存储的数据进行检错和纠错。
8.根据权利要求1所述的三维集成芯片，其特征在于，所述逻辑子单元还包括：
缓存模块，所述缓存模块被配置用于在所述逻辑单元对所述存储器单元进行存储访问时，将所述逻辑单元的工作电压转换成所述存储器单元的工作电压或者将所述存储器单元的工作电压转换成所述逻辑单元的工作电压。
9.根据权利要求1或2所述的三维集成芯片，其特征在于，所述逻辑单元为高性能计算逻辑单元或超算逻辑单元。
10.一种三维集成芯片的构建方法，其特征在于，所述三维集成芯片至少包括存储器单元以及逻辑单元，所述构建方法包括：
构建所述存储器单元，所述存储器单元包括至少一个存储阵列和至少一个第一三维集成端口，其中：
所述存储阵列包括至少一个存储体；
每个存储体对应一个第一三维集成端口；
构建所述逻辑单元，所述逻辑单元包括至少一个逻辑子单元，所述逻辑子单元至少包括第二三维集成端口、至少一个计算核和内存控制器，其中：
所述第二三维集成端口与所述至少一个第一三维集成端口连接；
所述计算核被配置为对所述至少一个存储体进行访问，并且利用访问的数据实现对应的计算功能；
所述内存控制器与所述计算核连接且与所述第二三维集成端口选择性地连接，所述内存控制器被配置为经由所述第二三维集成端口和所述至少一个第一三维集成端口的连接而控制所述计算核与所述至少一个存储体之间进行存储访问；
其中，所述逻辑单元进一步包括：测试和修复单元，所述测试和修复单元与所述第二三维集成端口选择性地连接，所述测试和修复单元被配置为经由所述第二三维集成端口和所述第一三维集成端口的连接而对所述至少一个存储体进行测试和修复。
11.一种电子设备，其特征在于，所述电子设备包括根据权利要求1-9中的任一项所述的三维集成芯片。
12.一种三维集成芯片的数据处理方法，其特征在于，所述数据处理方法基于上述权利要求1-9中的任一项所述的三维集成芯片，所述方法包括：
从计算核接收访问指令，并基于所述访问指令获取访问地址；
通过第二三维集成端口和至少一个第一三维集成端口的连接而控制计算核与至少一个存储体之间进行存储访问。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111237509.4A CN113674772B (zh) | 2021-10-25 | 2021-10-25 | 三维集成芯片及其构建方法、数据处理方法、电子设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111237509.4A CN113674772B (zh) | 2021-10-25 | 2021-10-25 | 三维集成芯片及其构建方法、数据处理方法、电子设备 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113674772A CN113674772A (zh) | 2021-11-19 |
| CN113674772B true CN113674772B (zh) | 2022-04-12 |
Family
ID=78550985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202111237509.4A Active CN113674772B (zh) | 2021-10-25 | 2021-10-25 | 三维集成芯片及其构建方法、数据处理方法、电子设备 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113674772B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114497033A (zh) * | 2022-01-27 | 2022-05-13 | 上海燧原科技有限公司 | 三维芯片 |
| CN114709205B (zh) * | 2022-06-02 | 2022-09-09 | 西安紫光国芯半导体有限公司 | 一种三维堆叠芯片及其数据处理方法 |
| CN117453619A (zh) * | 2023-10-27 | 2024-01-26 | 北京算能科技有限公司 | 数据处理芯片及其制造方法、数据处理*** |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10666264B1 (en) * | 2018-12-13 | 2020-05-26 | Micron Technology, Inc. | 3D stacked integrated circuits having failure management |
| CN111863784A (zh) * | 2020-07-30 | 2020-10-30 | 长江存储科技有限责任公司 | 半导体结构及其制造方法 |
| CN112384978A (zh) * | 2020-10-12 | 2021-02-19 | 长江先进存储产业创新中心有限责任公司 | 采用cpu向3d xpoint芯片键合的新颖集成方案 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109148498B (zh) * | 2018-08-14 | 2021-06-15 | 武汉新芯集成电路制造有限公司 | 一种高存储容量的三维键合传感器的结构及其制造方法 |
| CN110945652A (zh) * | 2019-04-15 | 2020-03-31 | 长江存储科技有限责任公司 | 堆叠三维异质存储器件及其形成方法 |
| US10923450B2 (en) * | 2019-06-11 | 2021-02-16 | Intel Corporation | Memory arrays with bonded and shared logic circuitry |
| JP7211296B2 (ja) * | 2019-07-19 | 2023-01-24 | 日本ポリプロ株式会社 | 分岐状ポリプロピレン系重合体 |
| US11171097B2 (en) * | 2020-01-28 | 2021-11-09 | Sandisk Technologies Llc | Bonded assembly containing metal-organic framework bonding dielectric and methods of forming the same |
| CN112164674A (zh) * | 2020-09-24 | 2021-01-01 | 芯盟科技有限公司 | 堆叠式高带宽存储器 |
| CN112214448B (zh) * | 2020-10-10 | 2024-04-09 | 声龙(新加坡)私人有限公司 | 异质集成工作量证明运算芯片的数据动态重构电路及方法 |
| CN112614853B (zh) * | 2020-12-01 | 2023-05-12 | 长江存储科技有限责任公司 | 一种三维存储器件及其形成方法 |
| CN112558889B (zh) * | 2021-02-26 | 2021-05-28 | 北京微核芯科技有限公司 | 一种基于SEDRAM的堆叠式Cache***、控制方法和Cache装置 |
| CN113505091B (zh) * | 2021-09-10 | 2021-12-14 | 西安紫光国芯半导体有限公司 | 一种基于sedram的堆叠式器件以及堆叠式*** |
-
2021
- 2021-10-25 CN CN202111237509.4A patent/CN113674772B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10666264B1 (en) * | 2018-12-13 | 2020-05-26 | Micron Technology, Inc. | 3D stacked integrated circuits having failure management |
| CN111863784A (zh) * | 2020-07-30 | 2020-10-30 | 长江存储科技有限责任公司 | 半导体结构及其制造方法 |
| CN112384978A (zh) * | 2020-10-12 | 2021-02-19 | 长江先进存储产业创新中心有限责任公司 | 采用cpu向3d xpoint芯片键合的新颖集成方案 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113674772A (zh) | 2021-11-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN113674772B (zh) | 三维集成芯片及其构建方法、数据处理方法、电子设备 | |
| US11915774B2 (en) | Memory devices and methods for managing error regions | |
| US10147479B2 (en) | Memory module and memory system | |
| US11508693B2 (en) | High capacity memory module including wafer-section memory circuit | |
| US9287268B2 (en) | Dynamic random access memory (DRAM) and production method, semiconductor packaging component and packaging method | |
| TWI786738B (zh) | 動態隨機存取記憶體小晶片結構及其製造方法 | |
| US11810640B2 (en) | Memory interface with configurable high-speed serial data lanes for high bandwidth memory | |
| Beyne et al. | 3D SoC integration, beyond 2.5 D chiplets | |
| JP2017514263A (ja) | ローカルメモリを備えたコントローラを有するメモリ | |
| US20150325521A1 (en) | Semiconductor device and semiconductor chip | |
| US10748877B2 (en) | Integrated wafer-level processing system | |
| TW201417219A (zh) | 矽穿孔自我繞線電路及其繞線方法 | |
| CN113505091B (zh) | 一种基于sedram的堆叠式器件以及堆叠式*** | |
| US20180173600A1 (en) | Self Healing Compute Array | |
| CN106782666B (zh) | 一种三维堆叠存储器 | |
| CN113722268B (zh) | 一种存算一体的堆叠芯片 | |
| Tam et al. | Breaking the memory wall for AI chip with a new dimension | |
| CN112447202A (zh) | 神经网络智能芯片及其形成方法 | |
| CN113971370A (zh) | 三维集成芯片及其构建方法、数据处理方法以及电子设备 | |
| CN111952298B (zh) | 神经网络智能芯片及其形成方法 | |
| US20240088084A1 (en) | Tightly-coupled random access memory interface shim die | |
| CN113626372B (zh) | 一种存算一体的集成芯片 | |
| CN116601705A (zh) | 一种存储器、其使用方法、制作方法和电子设备 | |
| WO2020000183A1 (zh) | 半导体的晶圆级封装方法和半导体封装件 | |
| CN114497033A (zh) | 三维芯片 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CP03 | Change of name, title or address |
Address after: 710075 4th floor, block a, No.38, Gaoxin 6th Road, Zhangba Street office, Gaoxin District, Xi'an City, Shaanxi Province Patentee after: Xi'an Ziguang Guoxin Semiconductor Co.,Ltd. Country or region after: China Address before: 710075 4th floor, block a, No.38, Gaoxin 6th Road, Zhangba Street office, Gaoxin District, Xi'an City, Shaanxi Province Patentee before: XI''AN UNIIC SEMICONDUCTORS Co.,Ltd. Country or region before: China |