CN115881809A - 半导体结构及其形成方法 - Google Patents

Abstract

一种半导体结构及其形成方法，方法包括：提供衬底，衬底上形成有底部鳍部，底部鳍部顶部形成有沟道结构；在衬底上形成隔离层，隔离层覆盖底部鳍部侧壁；形成覆盖隔离层和沟道结构顶部的牺牲层；形成贯穿牺牲层的沟槽，沟槽横跨沟道结构并向沟道结构两侧延伸，沟槽底部和底部鳍部顶部相齐平，且沟槽侧壁与衬底表面的夹角为直角或钝角；在沟槽中形成伪栅层；去除牺牲层；在伪栅层侧部的隔离层上形成层间介质层；去除伪栅层，形成栅极开口；在栅极开口中形成栅极结构。本发明提高了栅极结构在栅极开口中的形成质量，同时降低了栅极结构产生足部缺陷的概率，以降低源漏掺杂层与栅极结构之间发生短接的概率，进而提高半导体结构的性能。

Description

半导体结构及其形成方法

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(short-channel effects，SCE)更容易发生。

因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式晶体管过渡。例如，鳍式场效应晶体管(FinFET)或全包围栅极(Gate-all-around，GAA)晶体管，FinFET中的栅极结构至少可以从两侧对超薄体(鳍部)进行控制，全包围栅极晶体管中的结构从四周包围沟道所在的区域，与平面晶体管相比，三维立体式晶体管的栅极结构对沟道的控制能力更强，能够更好的抑制短沟道效应。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的性能。

为解决上述问题，本发明实施例提供一种半导体结构，包括：衬底；底部鳍部，位于所述衬底上；沟道层结构，位于所述底部鳍部的顶部；隔离层，位于所述底部鳍部侧部的所述衬底上，所述隔离层覆盖所述底部鳍部的侧壁，并露出所述沟道层结构，所述沟道层结构的侧壁与所述隔离层顶面的夹角为直角或钝角；栅极结构，位于所述隔离层上且横跨所述沟道层结构，所述栅极结构包括覆盖所述沟道层结构的部分顶部和部分侧壁的栅介质层、以及覆盖所述栅介质层的栅电极层，所述栅极结构的侧壁与所述隔离层顶面的夹角为直角或锐角；侧墙，位于所述栅极结构的两侧并覆盖所述栅极结构的侧壁；源漏掺杂层，位于所述栅极结构两侧的沟道层结构中，且位于所述侧墙远离所述栅极结构的一侧。

相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供衬底，所述衬底上形成有底部鳍部，所述底部鳍部顶部形成有沟道结构；在所述沟道结构侧部的所述衬底上形成隔离层，所述隔离层覆盖所述底部鳍部的侧壁；形成覆盖所述隔离层和沟道结构顶部的牺牲层；形成贯穿所述牺牲层的沟槽，所述沟槽横跨所述沟道结构并向所述沟道结构两侧延伸，所述沟槽底部和所述底部鳍部的顶部相齐平，且所述沟槽侧壁与所述衬底表面的夹角为直角或钝角；在所述沟槽中形成伪栅层，所述伪栅层横跨所述沟道结构，并覆盖所述沟道结构的部分顶部和部分侧壁；形成所述伪栅层后，去除所述牺牲层；去除所述牺牲层后，在所述伪栅层侧部的所述隔离层上形成层间介质层，所述层间介质层露出所述伪栅层的顶部；去除所述伪栅层，在所述层间介质层中形成栅极开口；在所述栅极开口中形成栅极结构。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例提供的半导体结构中，所述栅极结构的侧壁与隔离层顶面的夹角为直角或锐角，因此，与形状为梯形的栅极结构相比，本发明实施例的栅极结构产生足部缺陷(footing defect)的概率较低，而源漏掺杂层位于栅极结构两侧的沟道层结构中，这相应有利于降低所述源漏掺杂层与栅极结构之间发生短接的概率，从而提高半导体结构的性能。

本发明实施例提供的半导体结构的形成方法中，在形成伪栅层之前，先在隔离层上形成牺牲层，并在牺牲层中形成沟槽，伪栅层相应形成在所述沟槽中；与直接刻蚀伪栅层所对应的材料层以形成伪栅层的方案相比，本发明实施例采用在牺牲层中形成沟槽的方式，以提供用于形成所述伪栅层的空间，也就是说，所述伪栅层的形貌由沟槽来决定，其中，在形成贯穿所述牺牲层的沟槽的过程中，易于使得所述沟槽侧壁与衬底表面的夹角为直角或钝角，因此，在所述沟槽中形成伪栅层之后，在沟道结构侧壁、伪栅层侧壁和隔离层顶面围成的拐角处，所述伪栅层产生足部缺陷的概率较低，相应的，后续去除伪栅层时，有利于将所述伪栅层去除干净，降低了产生伪栅层的残留物的概率，而且，足部缺陷的改善，也降低了在栅极开口的底部拐角处产生凹陷(divot)的概率，栅极开口的形貌质量较佳，这相应提高了栅极结构在栅极开口中的形成质量，同时，这也降低了栅极结构产生足部缺陷的概率，而源漏掺杂层通常形成在栅极结构两侧，从而有利于降低源漏掺杂层与栅极结构之间发生短接的概率；综合上述几个方面，通过在牺牲层中形成沟槽，再在沟槽中形成伪栅层的方案，有利于提高半导体结构的性能。

附图说明

图1至图6是一种半导体结构的形成方法中各步骤对应的结构示意图；

图7是本发明半导体结构一实施例的结构示意图；

图8至图18是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

具体实施方式

目前半导体结构的性能仍有待提高。现结合一种半导体结构的形成方法分析其性能有待提高的原因。

图1至图6是一种半导体结构的形成方法中各步骤对应的结构示意图。

参考图1，图1(a)为俯视图，图1(b)为图1(a)沿Y方向的剖视图，图1(c)为图1(a)沿X方向的剖视图，提供衬底10、所述衬底10上形成有鳍部12，所述鳍部12露出的衬底10上形成有隔离层11，所述隔离层11覆盖鳍部12的部分侧壁。

参考图2，图2(a)为俯视图，图2(b)为图2(a)沿Y方向的剖视图，图2(c)为图2(a)沿X方向的剖视图，形成覆盖所述隔离层11和鳍部12的伪栅材料层14；在所述伪栅材料层14上形成栅极掩膜层20。

参考图3，图3(a)为俯视图，图3(b)为图3(a)沿Y方向的剖视图，图3(c)为图3(a)沿X方向的剖视图，以栅极掩膜层20为掩膜，刻蚀伪栅材料层14，形成横跨鳍部11的伪栅层15，所述伪栅层15覆盖鳍部11的部分顶部和部分侧壁。

参考图4，图4(a)为俯视图，图4(b)为图4(a)沿Y方向的剖视图，图4(c)为图4(a)沿X方向的剖视图，在所述伪栅层15两侧的鳍部12中形成源漏掺杂层16；形成源漏掺杂层16后，在所述伪栅层15侧部的隔离层11和源漏掺杂层16上形成层间介质层17，所述层间介质层17覆盖所述伪栅层15的侧壁，并露出所述伪栅层15的顶部。

参考图5，图5(a)为俯视图，图5(b)为图5(a)沿Y方向的剖视图，图5(c)为图5(a)沿X方向的剖视图，去除所述伪栅层15，在所述层间介质层17中形成栅极开口18。

参考图6，图6(a)为俯视图，图6(b)为图6(a)沿Y方向的剖视图，图6(c)为图6(a)沿X方向的剖视图，在栅极开口18中形成栅极结构30。

如图3所示，在刻蚀伪栅材料层14的过程中，不仅刻蚀位于鳍部12顶部的伪栅材料层14，还刻蚀位于鳍部12侧部的隔离层11上的伪栅材料层14，也就是说，当完成对高于鳍部12顶部的伪栅材料层14的刻蚀，继续对低于鳍部12顶部的伪栅材料层14进行刻蚀时，受到鳍部12的影响，等离子体难以进入较深的位置处，从而导致在鳍部12侧壁、伪栅层15侧壁和隔离层11顶部围成的拐角处，所述伪栅层15容易产生足部缺陷(如图3中虚线圈所示)。具体地，当所述隔离层11露出的鳍部12侧壁与所述隔离层11顶面的夹角为钝角或直角时，相应导致所述伪栅层15的足部缺陷形成于所述鳍部12侧壁、伪栅层15侧壁、以及所述隔离层11顶面围成的三维拐角(3D corner)区域中，从而导致所述伪栅层15产生三维拐角缺陷。

相应的，如图5所示，去除所述伪栅层15，形成栅极开口18后，所述栅极开口18的底部拐角处容易产生凹陷(divot)19，后续在栅极开口18中形成栅极结构30时，栅极结构30填充至凹陷19中的难度较大，从而容易降低栅极结构30在栅极开口18中的形成质量。

而且，即使栅极结构30能够填充于凹陷19中，这也相应容易导致所述栅极结构30产生足部缺陷(如图6中虚线圈所示)，而源漏掺杂层16位于栅极结构30两侧的鳍部12中，所述栅极结构30的足部缺陷，容易导致源漏掺杂层16与栅极结构30之间发生短接。

上述两个问题，均容易导致半导体结构的性能下降。

为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供衬底，所述衬底上形成有底部鳍部，所述底部鳍部顶部形成有沟道结构；在所述沟道结构侧部的所述衬底上形成隔离层，所述隔离层覆盖所述底部鳍部的侧壁；形成覆盖所述隔离层和沟道结构顶部的牺牲层；形成贯穿所述牺牲层的沟槽，所述沟槽横跨所述沟道结构并向所述沟道结构两侧延伸，所述沟槽底部和所述底部鳍部的顶部相齐平，且所述沟槽侧壁与所述衬底表面的夹角为直角或钝角；在所述沟槽中形成伪栅层，所述伪栅层横跨所述沟道结构，并覆盖所述沟道结构的部分顶部和部分侧壁；形成所述伪栅层后，去除所述牺牲层；去除所述牺牲层后，在所述伪栅层侧部的所述隔离层上形成层间介质层，所述层间介质层露出所述伪栅层的顶部；去除所述伪栅层，在所述层间介质层中形成栅极开口；在所述栅极开口中形成栅极结构。

与直接刻蚀伪栅层所对应的材料层以形成伪栅层的方案相比，本发明实施例采用在牺牲层中形成沟槽的方式，以提供用于形成所述伪栅层的空间，也就是说，所述伪栅层的形貌由沟槽来决定，其中，在形成贯穿所述牺牲层的沟槽的过程中，易于使得所述沟槽侧壁与衬底表面的夹角为直角或钝角，因此，在所述沟槽中形成伪栅层之后，在沟道结构侧壁、伪栅层侧壁和隔离层顶面围成的拐角处，所述伪栅层产生足部缺陷的概率较低，相应的，后续去除伪栅层时，有利于将所述伪栅层去除干净，降低了产生伪栅层的残留物的概率，而且，足部缺陷的改善，也降低了在栅极开口的底部拐角处产生凹陷的概率，栅极开口的形貌质量较佳，这相应提高了栅极结构在栅极开口中的形成质量，同时，这也降低了栅极结构产生足部缺陷的概率，而源漏掺杂层通常形成在栅极结构两侧，从而有利于降低源漏掺杂层与栅极结构之间发生短接的概率；综合上述几个方面，通过在牺牲层中形成沟槽，再在沟槽中形成伪栅层的方案，有利于提高半导体结构的性能。

为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图7是本发明半导体结构一实施例的结构示意图，图7(a)为俯视图，图7(b)为图7(a)沿Y方向的剖视图，图7(c)为图7(a)在沟道层结构一侧沿X方向的剖视图。

所述半导体结构包括：衬底400；底部鳍部405，位于所述衬底400上；沟道层结构420，位于所述底部鳍部405的顶部；隔离层440，位于所述底部鳍部405侧部的所述衬底400上，所述隔离层440覆盖所述底部鳍部405的侧壁，并露出所述沟道层结构420，所述沟道层结构420的侧壁与所述隔离层440顶面的夹角(未标示)为直角或钝角；栅极结构640，位于所述隔离层440上且横跨所述沟道层结构420，所述栅极结构640包括覆盖所述沟道层结构420的部分顶部和部分侧壁的栅介质层641、以及覆盖所述栅介质层641的栅电极层642，所述栅极结构640的侧壁与所述隔离层440顶面的夹角α为直角或锐角；侧墙605，位于所述栅极结构640的两侧并覆盖所述栅极结构640的侧壁；源漏掺杂层610，位于所述栅极结构640两侧的沟道层结构420中，且位于所述侧墙605远离所述栅极结构640的一侧。

所述衬底400用于为半导体结构的形成提供工艺平台。

本实施例中，所述衬底400的材料为硅。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓和镓化铟中的一种或多种，所述衬底还能够为绝缘体上的硅基底或者绝缘体上的锗基底等其他类型的基底。

本实施例中，所述半导体结构为三维立体式晶体管，因此，所述衬底400上形成有底部鳍部405，所述底部鳍部405用于在所述半导体结构的形成过程中支撑沟道层结构420。

本实施例中，所述底部鳍部405和衬底400为一体结构。相应的，所述底部鳍部405和衬底400的材料相同，所述底部鳍部405的材料为硅。

所述沟道层结构420用于提供晶体管的沟道。

本实施例中，所述半导体结构为鳍式场效应晶体管(FinFET)，因此，所述沟道层结构420为沟道鳍部。

具体地，所述沟道层结构420(也即沟道鳍部)的材料包括硅、锗化硅、锗或Ⅲ-Ⅴ族半导体材料。所述沟道层结构420的材料根据晶体管的沟道导电类型和性能需求而定。本实施例中，所述沟道层结构420的材料为硅。

作为一种示例，以所述半导体结构为鳍式场效应晶体管为例，所述沟道层结构420和底部鳍部405为一体结构，也就是说，所述沟道层结构420和底部鳍部405构成一体结构的鳍部。

本实施例中，所述沟道层结构420的侧壁与所述隔离层440顶面的夹角(未标示)为直角或钝角。

所述隔离层440用于实现不同器件区之间的隔离作用。具体地，所述隔离层440为浅沟槽隔离(STI)结构。

所述隔离层440的材料为绝缘材料。作为一种示例，所述隔离层440的材料为氧化硅。

所述栅极结构640用于控制晶体管的沟道的开启或关断。

本实施例中，所述栅极结构640横跨沟道层结构420(也即沟道鳍部)，并覆盖沟道层结构420的部分顶部和部分侧壁。

传统工艺中形成的栅极结构的形状通常为梯形，与形状为梯形的栅极结构相比，本实施例中，所述栅极结构640的侧壁与所述隔离层440顶面的夹角α为直角或锐角，也就是说，所述栅极结构640的侧壁垂直于所述隔离层440顶面，或者，所述栅极结构640为倒梯形，因此，栅极结构640产生足部缺陷的概率较低，而源漏掺杂层610位于所述栅极结构640两侧的沟道层结构420中，这相应有利于降低所述源漏掺杂层610与栅极结构640之间发生短接的概率，从而提高半导体结构的性能。

而且，所述沟道层结构420的侧壁与所述隔离层440顶面的夹角(未标示)为直角或钝角，因此，通过使所述栅极结构640的侧壁与所述隔离层440顶面的夹角α为直角或锐角，相应降低在所述沟道层结构420侧壁、栅极结构640侧壁、以及所述隔离层440顶面围成的三维拐角(3D corner)区域中，所述栅极结构640产生足部缺陷的概率，即改善了所述栅极结构640的三维拐角缺陷。

需要说明的是，所述栅极结构640的侧壁与所述隔离层440顶面的夹角α至多为90度。当所述栅极结构640的侧壁与所述隔离层440顶面的夹角α大于90度时，所述栅极结构640的形状为梯形，则容易导致栅极结构640产生足部缺陷。

但是，所述栅极结构640的侧壁与所述隔离层440顶面的夹角α也不宜过小。如果所述栅极结构640的侧壁与所述隔离层440顶面的夹角α过小，则容易导致所述栅极结构640的底部宽度尺寸过小，从而容易降低所述栅极结构640的机械强度。

为此，本实施例中，所述栅极结构640的侧壁与所述隔离层440顶面的夹角α为86度至90度。

具体地，所述栅极结构640包括栅介质层641、以及覆盖所述栅介质层641的栅电极层642。

所述栅介质层641用于隔离所述栅电极层642和沟道。

所述栅介质层641的材料包括HfO₂、ZrO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al₂O₃、SiO₂和La₂O₃中的一种或多种。

本实施例中，所述栅极结构640为金属栅极结构。因此，所述栅介质层641包括高k栅介质层。高k栅介质层的材料为高k介质材料，其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介电材料。具体地，所述高k栅介质层的材料可以选自HfO₂、ZrO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al₂O₃等。

在其他实施例中，所述栅介质层还可以包括位于高k栅介质层和沟道层结构之间的栅氧化层。作为一种示例，栅氧化层的材料可以为氧化硅。

所述栅电极层642用于将所述栅极结构340的电性引出。

所述栅电极层642的材料包括TiN、TaN、Ta、Ti、TiAl、W、AL、TiSiN和TiAlC中的一种或多种。

所述栅电极层642可以包括功函数层以及覆盖功函数层的电极层，所述栅电极层642也可以仅包括功函数层。其中，功函数层用于调节所形成晶体管的阈值电压。

所述侧墙605用于保护所述栅极结构640的侧壁，还用于定义源漏掺杂层610的形成位置。

所述侧墙605可以为单层结构或叠层结构，所述侧墙605的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。作为一种示例，所述侧墙605为单层结构，所述侧墙605的材料为氮化硅。

所述源漏掺杂层610用于作为所形成晶体管的源区或漏区。

具体地，所述源漏掺杂层610的掺杂类型与相对应的晶体管的沟道导电类型相同。当晶体管为PMOS晶体管时，源漏掺杂层610的材料包括掺杂有P型离子的锗化硅，P型离子包括B、Ga或In。当晶体管为NMOS晶体管时，源漏掺杂层610的材料包括掺杂有N型离子的硅或碳化硅，N型离子包括P、As或Sb。

本实施例中，所述半导体结构还包括：保护层430，位于所述底部鳍部405的侧壁和所述隔离层440之间。

在所述半导体结构的形成过程中，需要进行多次刻蚀步骤，所述保护层130还会覆盖所述沟道层结构420的顶部和侧壁，从而对沟道层结构420起到保护作用。

所述保护层430的材料选取为：所述保护层430与隔离层440的刻蚀选择比大于5:1。

所述保护层430的材料包括Si、SiCO、SiOC、SiOCN、TiO和AlO中的一种或多种。本实施例中，所述保护层130的材料为SiOC。

在其他实施例中，所述半导体结构中也可以不含有所述保护层。

需要说明的是，所述保护层430的厚度不宜过小，也不宜过大。如果所述保护层430的厚度过小，则对沟道层结构420的保护效果相应较差；在所述半导体结构的形成过程中，还需去除位于沟道层结构420上的保护层430，因此，如果所述保护层430的厚度过大，相应增加去除所述保护层430的工艺时间，从而降低制造效率，且还容易增加工艺成本。为此，本实施例中，所述保护层430的厚度为0.5纳米至8纳米。

还需要说明的是，本实施例以所述半导体结构为鳍式场效应晶体管为例。在其他实施例中，所述半导体结构也可以为全包围栅极(Gate-all-around，GAA)晶体管。相应的，所述沟道层结构悬置于所述底部鳍部的顶部上方，沿所述衬底表面的法线方向，所述沟道层结构包括一个或多个间隔的沟道层；在所述栅极结构中，所述栅介质层环绕覆盖所述沟道层的部分顶部、部分侧壁和部分底部。

图8至图18是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

参考图8，图8(a)为俯视图，图8(b)为图8(a)沿Y方向的剖视图，图8(c)为图8(a)在沟道结构一侧沿X方向的剖视图，提供衬底100，所述衬底100上形成有底部鳍部105，所述底部鳍部105顶部形成有沟道结构120。

其中，图8(a)中的点划线表示沟道结构120的轮廓。

所述衬底100用于为半导体结构的形成提供工艺平台。

本实施例中，所述衬底100的材料为硅。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓和镓化铟中的一种或多种，所述衬底还能够为绝缘体上的硅基底或者绝缘体上的锗基底等其他类型的基底。

本实施例中，所述形成方法用于形成三维立体式晶体管，因此，所述衬底100上形成有底部鳍部105，所述底部鳍部105用于支撑沟道结构120。

本实施例中，所述底部鳍部105和衬底100为一体结构。相应的，所述底部鳍部105和衬底100的材料相同，所述底部鳍部105的材料为硅。

所述沟道结构120用于提供晶体管的沟道。

本实施例中，所述形成方法用于形成鳍式场效应晶体管，因此，所述沟道结构120为沟道鳍部。

具体地，所述沟道结构120(也即沟道鳍部)的材料包括硅、锗化硅、锗或Ⅲ-Ⅴ族半导体材料。所述沟道结构120的材料根据晶体管的沟道导电类型和性能需求而定。本实施例中，所述沟道结构120的材料为硅。

作为一种示例，所述沟道结构120和底部鳍部105为一体结构，也就是说，所述沟道结构120和底部鳍部105构成一体结构的鳍部。

需要说明的是，在其他实施例中，所述形成方法用于形成GAA晶体管，相应的，所述沟道结构包括一个或多个堆叠的沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层。

本实施例中，所述沟道结构120的侧壁与所述衬底100顶面的夹角(未标示)为直角或钝角。

继续参考图8，所述形成方法还包括：形成覆盖所述沟道结构120的侧壁和顶部的保护层130。

在后续制程中，所述保护层130用于对沟道结构120起到保护作用，从而降低沟道结构120受损的概率。

所述保护层130的材料选取为：所述保护层130与后续形成于所述保护层130上方的膜层之间具有较高的刻蚀选择比，从而在后续制程中对沟道结构120起到保护作用，同时，在后续刻蚀所述保护层130时，减小对其他膜层的损伤。

具体地，后续在所述保护层130上形成隔离层和牺牲层，所述保护层130与隔离层的刻蚀选择比大于5:1，所述保护层130与牺牲层的刻蚀选择比大于5:1。

所述保护层130的材料包括Si、SiCO、SiOC、SiOCN、TiO和AlO中的一种或多种。本实施例中，所述保护层130的材料为SiOC。

需要说明的是，所述保护层130的厚度不宜过小，也不宜过大。如果所述保护层130的厚度过小，则所述保护层130所起到的保护效果相应较差；后续还需去除位于沟道结构120上的保护层130，因此，如果所述保护层130的厚度过大，相应增加去除所述保护层130的工艺时间，从而降低制造效率，且还容易增加工艺成本。为此，本实施例中，所述保护层130的厚度为0.5纳米至8纳米。

作为一种示例，采用沉积工艺(例如，化学气相沉积工艺或原子层沉积工艺)形成所述保护层130。

需要说明的是，在其他实施例中，根据实际情况，也可以不形成所述保护层。

结合参考图8和图9，图9(a)为俯视图，图9(b)为图9(a)沿Y方向的剖视图，图9(c)为图9(a)在沟道结构一侧沿X方向的剖视图，在所述沟道结构120侧部的所述衬底100上形成隔离层140，所述隔离层140覆盖所述底部鳍部105的侧壁。

所述隔离层140用于实现不同器件区之间的隔离作用。具体地，所述隔离层140为浅沟槽隔离(STI)结构。

所述隔离层140的材料为绝缘材料。作为一种示例，所述隔离层140的材料为氧化硅。

本实施例中，形成所述隔离层140的步骤中，所述隔离层140还覆盖所述沟道结构120的侧壁。

通过使所述隔离层140还覆盖所述沟道结构120的侧壁，以填充由沟道结构120、底部鳍部105和衬底100围成的空间，从而为后续制程提供平坦面。相应的，在后续刻蚀牺牲层的过程中，仅对高于沟道结构120顶部的牺牲层进行刻蚀，这提高了等离子体与牺牲层的接触效果，而且，提高了对所述衬底100上方各区域的牺牲层的刻蚀深度一致性，从而提高对牺牲层的刻蚀效果，进而提高刻蚀后的牺牲层侧壁形貌质量。

具体地，形成所述隔离层140的步骤包括：形成覆盖所述衬底100和保护层130的隔离材料层110(如图8所示)；以位于所述沟道结构120顶部的所述保护层130的顶面作为停止位置，对所述隔离材料层110进行平坦化处理，平坦化处理后的剩余隔离材料层110作为隔离层140。

以位于所述沟道结构120顶部的所述保护层130的顶面作为停止位置，对所述隔离材料层110进行平坦化处理，有利于提高隔离层140的顶面平坦度。

作为一种示例，所述平坦化处理的工艺为化学机械研磨工艺。在另一些实施例中，所述平坦化处理的工艺为还可以为回刻蚀工艺。在其他实施例中，还可以是化学机械研磨工艺和回刻蚀工艺相结合的工艺。

因此，本实施例中，所述隔离层140的顶部和保护层130的顶部相齐平。

需要说明的是，在另一些实施例中，在未形成所述保护层的情况下，仍可以以所述沟道结构顶部作为平坦化处理的停止位置，从而形成覆盖所述沟道结构120侧壁的隔离层。

还需要说明的是，在其他实施例中，根据工艺需求，也可以为：所述隔离层覆盖所述底部鳍部的侧壁，并露出所述沟道结构。例如，在平坦化处理后，还可以去除部分厚度的隔离层，使剩余隔离层露出所述沟道结构。

参考图10，图10(a)为俯视图，图10(b)为图10(a)沿Y方向的剖视图，图10(c)为图10(a)在沟道结构一侧沿X方向的剖视图，形成覆盖所述隔离层140和沟道结构120顶部的牺牲层200。

所述牺牲层200用于为后续形成沟槽提供工艺基础，从而定义伪栅层的形成位置。

后续在沟槽中形成伪栅层后，还需去除所述牺牲层200，因此，所述牺牲层200的材料选取为：所述牺牲层200易于被去除，且所述牺牲层200与伪栅层、保护层130以及隔离层140之间均具有较高的刻蚀选择比，从而减小后续去除所述牺牲层200的工艺对伪栅层、保护层130、沟道结构120和隔离层140的损伤；此外，所述牺牲层200易于实现精确的图形传递，从而在所述牺牲层200中形成沟槽后，有利于提高沟槽的形貌质量。

具体地，所述牺牲层200与伪栅层、保护层130以及隔离层140的刻蚀选择比均大于3:1。

本实施例中，形成所述牺牲层200的步骤中，所述牺牲层200的材料包括SiN、SiCO、SiOC、SiCN、SiBCN、TiN和TaN中的一种或多种。

作为一种示例，所述牺牲层200的材料为SiN。

本实施例中，采用沉积工艺形成所述牺牲层200。例如，所述沉积工艺为化学气相沉积工艺。

继续参考图10，在所述牺牲层200的顶部形成具有栅极掩膜开口215的栅极掩膜层210。

所述栅极掩膜层210用于作为后续刻蚀牺牲层200以形成沟槽230的刻蚀掩膜，所述栅极掩膜开口215用于定义后续伪栅层的形成位置和尺寸。

作为一种示例，所述栅极掩膜层210的材料为光刻胶。在其他实施例中，所述栅极掩膜层210的材料还可以为介电材料。

其中，根据工艺情况，可以采用单次曝光的方式对栅极掩膜层210进行图形化，以形成栅极掩膜开口215；或者，可以采用自对准多重图形化工艺，形成栅极掩膜开口215。其中，自对准多重图形化工艺包括自对准双重图形化(Self-aligned Double Patterning，SADP)工艺或自对准四重图形化(Self-aligned Quadruple Patterning，SAQP)工艺。

结合参考图10至图12，形成贯穿所述牺牲层200的沟槽230(如图12所示，所述沟槽230横跨所述沟道结构120并向所述沟道结构120两侧延伸，所述沟槽230底部和所述底部鳍部105的顶部相齐平，且所述沟槽230侧壁与所述衬底100表面的夹角β(如图12所示)为直角或钝角。

其中，图11(a)为俯视图，图11(b)为图11(a)沿Y方向的剖视图，图11(c)为图11(a)在沟道结构一侧沿X方向的剖视图；图12(a)为俯视图，图12(b)为图12(a)沿Y方向的剖视图，图12(c)为图12(a)在沟道结构一侧沿X方向的剖视图。

所述牺牲层200用于定义伪栅层的形成区域，所述沟槽230用于为后续形成伪栅层提供空间位置。

与直接刻蚀伪栅层所对应的材料层以形成伪栅层的方案相比，本实施例采用在牺牲层200中形成沟槽230的方式，以提供用于形成所述伪栅层的空间，也就是说，所述伪栅层的形貌由沟槽230来决定，其中，在形成贯穿所述牺牲层200的沟槽230的过程中，易于使得所述沟槽230侧壁与衬底100表面的夹角β为直角或钝角，也就是说，易于使所述沟槽230侧壁垂直于衬底100表面，或者，使得所述沟槽230的形状为倒梯形，因此，在所述沟槽230中形成伪栅层之后，在沟道结构120侧壁、伪栅层侧壁和隔离层140顶面围成的拐角处，所述伪栅层产生足部缺陷的概率较低，相应的，后续去除伪栅层时，有利于将所述伪栅层去除干净，从而降低了产生伪栅层的残留物的概率。

具体地，所述沟道结构120的侧壁与所述衬底100顶面的夹角(未标示)为直角或钝角，因此，通过使所述沟槽230侧壁与所述衬底100表面的夹角β为直角或钝角，相应降低在所述沟道结构120侧壁、伪栅层侧壁、以及隔离层140顶面围成的三维拐角(3D corner)区域中，所述伪栅层产生足部缺陷的概率，即改善了所述伪栅层的三维拐角缺陷。

而且，后续还需去除伪栅层，以形成栅极开口，伪栅层的足部缺陷的改善，也降低了在栅极开口的底部拐角处产生凹陷(divot)的概率，栅极开口的形貌质量较佳，这相应降低了栅极结构在栅极开口中的形成难度，提高了栅极结构在栅极开口中的形成质量，同时，这也降低了栅极结构产生足部缺陷的概率，而源漏掺杂层通常形成在栅极结构两侧的沟道结构120中，从而有利于降低源漏掺杂层与栅极结构之间发生短接的概率。

综合上述几个方面，通过在牺牲层200中形成沟槽230，再在沟槽230中形成伪栅层的方案，有利于提高半导体结构的性能。

本实施例中，所述沟槽230横跨所述沟道结构120并向所述沟道结构120两侧延伸，所述沟槽230底部和所述底部鳍部105的顶部相齐平，因此，后续在沟槽230中形成伪栅层后，伪栅层能够覆盖沟道结构120的部分侧壁。

具体地，在形成所述沟槽230的步骤中，以所述栅极掩膜层210为掩膜，沿所述栅极掩膜开口215对牺牲层200进行刻蚀。

需要说明的是，由于后续形成伪栅层后，即可去除牺牲层200，所述牺牲层200的材料受到后续制程的限制少，因此，能够灵活选取牺牲层200的材料，以满足牺牲层200与其余膜层(例如，沟道结构120)的刻蚀选择比。相应的，在形成牺牲层200之前，在所述隔离层140顶部低于沟道结构120顶部的情况下，即使沟槽230露出的牺牲层200出现足部缺陷的问题，也易于通过增加刻蚀量的方式，消除所述牺牲层200的足部缺陷，并减小对沟道结构120的损伤。

本实施例中，由于所述隔离层140还覆盖所述沟道结构120的侧壁，因此，形成贯穿所述牺牲层200的沟槽230的步骤中，沿所述衬底100表面的法线方向，所述沟槽230延伸至部分厚度的隔离层140中，且所述沟道结构120两侧的沟槽230底部和底部鳍部105顶部相齐平。

也就是说，形成所述沟槽230的过程中，不仅刻蚀牺牲层200，还刻蚀部分厚度的隔离层140。

所述隔离层140与沟道结构120之间的刻蚀选择比通常较高，因此，刻蚀所述隔离层140的步骤对沟道结构120的损伤较小，且所述沟槽230露出的隔离层140出现足部缺陷的概率较低。

此外，所述沟槽230外部的沟道结构120仍被隔离层140覆盖，从而在后续去除牺牲层200的过程中，剩余隔离层140对沟道结构120起到保护作用。

具体地，形成所述沟槽230的步骤包括：在所述沟道结构120顶部形成贯穿所述牺牲层200的初始沟槽220，所述初始沟槽220还向沟道结构120两侧延伸，并露出所述沟道结构120两侧的隔离层140；去除所述初始沟槽220露出的部分厚度的隔离层140，形成位于所述牺牲层200和隔离层140中的沟槽230。

本实施例中，形成所述沟槽230的步骤中，采用干法刻蚀工艺，刻蚀所述牺牲层200，形成所述初始沟槽220。干法刻蚀工艺具有各向异性刻蚀的特性，从而有利于提高所述初始沟槽220的侧壁形貌质量和尺寸精度。具体地，所述干法刻蚀工艺为等离子体干法刻蚀工艺。

需要说明的是，由于能够灵活选取牺牲层200的材料，以满足牺牲层200与沟道结构120的刻蚀选择比，因此，所述干法刻蚀工艺可以采用刻蚀副产物更易挥发的刻蚀气体，例如，刻蚀气体为氟基(F-based)气体。

相应的，通过采用刻蚀副产物易于挥发的刻蚀气体，有利于提高对牺牲层200的刻蚀效果，从而降低所述初始沟槽220露出的牺牲层200产生足部缺陷的概率。

而且，由于所述沟槽230侧壁与所述衬底100表面的夹角β可以为直角或钝角，因此，采用刻蚀副产物更易挥发的刻蚀气体进行刻蚀后，即使所述初始沟槽220与所述隔离层140表面的夹角为钝角，所述初始沟槽220的形貌仍满足工艺需求。

本实施例中，所述干法刻蚀工艺的参数包括：刻蚀气体包括C_xH_yF_z，副反应气体包括Cl₂和HBr中的一种或多种，载气包括Ar、H₂、N₂和O₂中的一种或多种，其中，x≥1，y≥0，z≥1。

其中，通过采用副反应气体，有利于扩大刻蚀工艺的工艺窗口，例如，在低功率情况下提高刻蚀剖面的垂直度，从而有利于提高所述初始沟槽220的侧壁形貌质量。

本实施例中，所述干法刻蚀工艺的参数包括：源功率(source power)为400W至2000W，偏置功率(bias power)为0W至2000W。

在等离子体干法刻蚀工艺的过程的中，通过源功率，将刻蚀气体等离子体化，因此，等离子体干法刻蚀工艺的源功率不宜过小，也不宜过大。如果源功率过小，则对刻蚀气体的解离效果变差，从而降低对所述牺牲层200的刻蚀速率；如果源功率过大，则容易导致产生的等离子体的电子密度过大，从而降低等离子体稳定性，且导致刻蚀过程中产生的刻蚀副产物过多，从而降低初始沟槽220的侧壁形貌质量和尺寸精度。为此，本实施例中，所述等离子体干法刻蚀工艺的源功率为400W至2000W。

在等离子体干法刻蚀工艺的过程的中，将偏置射频功率施加于衬底100表面，通过偏置功率，推动高能等离子体向衬底100运动，并使等离子体具有较高的速率和能量，从而实现刻蚀。因此，所述等离子体干法刻蚀工艺的偏置功率不宜过大。如果偏置功率过大，则容易导致等离子体具有过高的速率和能量，从而容易引起等离子体损伤的问题。为此，本实施例中，所述干法刻蚀工艺的偏置功率为0W至2000W。

本实施例中，可以采用干法刻蚀工艺和湿法刻蚀工艺中的一种或两种，刻蚀部分厚度的隔离层140。

作为一种示例，采用干法刻蚀工艺刻蚀部分厚度的隔离层140。具体地，所述干法刻蚀工艺为等离子体干法刻蚀工艺。

需要说明的是，所述隔离层140的材料为氧化硅，且所述隔离层140与沟道结构120的材料之间的刻蚀选择比较高，因此，干法刻蚀工艺可以采用刻蚀副产物更易挥发的刻蚀气体，例如，刻蚀气体为氟基(F-based)气体。

而且，通过采用刻蚀副产物更易挥发的刻蚀气体，有利于提高对隔离层140的刻蚀效果，从而降低所述沟槽230露出的隔离层140出现足部缺陷的概率。

此外，所述隔离层140与沟道结构120的材料之间的刻蚀选择比较高，因此，易于合理控制刻蚀隔离层140时的工艺参数，获得满足形貌需求的沟槽230。

同时，采用刻蚀副产物更易挥发的刻蚀气体进行刻蚀后，即使所述沟槽230露出的隔离层140侧壁与所述衬底100表面的夹角为钝角，所述沟槽230的形貌仍满足工艺需求。

本实施例中，所述干法刻蚀工艺的参数包括：刻蚀气体包括C_xH_yF_z、NF₃和SF中的至少两种，载气包括Ar、H₂、N₂和O₂中的一种或多种，其中，x≥1，y≥0，z≥1。

与刻蚀所述牺牲层200时相类似的理由，本实施例中，刻蚀所述隔离层140的步骤中，所述干法刻蚀工艺的参数包括：源功率为400W至2000W，偏置功率为0W至800W。

具体地，在同一制程中，并在同一腔室中，依次刻蚀所述牺牲层200和部分厚度的所述隔离层140，以形成所述沟槽230。

通过在同一制程中，并在同一腔室中进行刻蚀，不仅提高了制造效率，而且在未破真空(air break)的情况下进行刻蚀，有利于提高工艺稳定性和工艺可靠性。

需要说明的是，在形成所述沟槽230的步骤中，所述沟槽230侧壁与所述衬底100表面的夹角β至少为90度。当所述沟槽230侧壁与所述衬底100表面的夹角β小于90度时，所述沟槽230的形状为梯形，则容易导致后续形成于沟槽230中的伪栅层产生足部缺陷。

但是，所述沟槽230侧壁与所述衬底100表面的夹角β也不宜过大。如果所述沟槽230侧壁与所述衬底100表面的夹角β过大，则容易导致所述沟槽230的底部宽度尺寸过小，从而导致后续形成于沟槽230中的伪栅层的底部宽度过小，进而容易降低所述伪栅层的机械强度。

为此，本实施例中，在形成所述沟槽230的步骤中，所述沟槽230侧壁与所述衬底100表面的夹角β为90度至94度。

如图12所示，本实施例示出了所述沟槽230侧壁与所述衬底100表面的夹角β为钝角的情况，从而降低刻蚀工艺的刻蚀难度。

参考图13，图13(a)为俯视图，图13(b)为图13(a)沿Y方向的剖视图，图13(c)为图1(a)在沟道结构一侧沿X方向的剖视图，在所述沟槽230中形成伪栅层300，所述伪栅层300横跨所述沟道结构120，并覆盖所述沟道结构120的部分顶部和部分侧壁。

所述伪栅层300为后续形成栅极结构占据空间位置。

由前述记载可知，所述伪栅层300形成在沟槽230中，与直接刻蚀伪栅层所对应的材料层以形成伪栅层的方案相比，在沟道结构120侧壁、伪栅层300侧壁和隔离层140顶面围成的拐角处，所述伪栅层300产生足部缺陷的概率较低，也就是说，本实施例所述伪栅层300的形貌质量较佳。

本实施例中，伪栅层300的材料为无定形硅。无定形硅不具有晶向，因此，对无定形硅的刻蚀速率均一性和刻蚀效果均一性较佳，相应的，在后续刻蚀去除伪栅层的步骤中，有利于提高对伪栅层的刻蚀速率均一性，且有利于将伪栅层去除干净。在其他实施例中，所述伪栅层的材料还可以为多晶硅。

具体地，形成所述伪栅层300的步骤包括：在所述沟槽230中形成伪栅材料层(图未示)；对伪栅材料层进行平坦化处理(例如，化学机械研磨处理)，去除高于牺牲层200顶部的伪栅材料层，保留沟槽230中的剩余伪栅材料层作为伪栅层300。

需要说明的是，所述形成方法还包括：去除所述栅极掩膜层210。

作为一种示例，在对伪栅材料层进行平坦化处理的过程中，去除所述栅极掩膜层210。在其他实施例中，还可以在形成沟槽230后，形成所述伪栅层300之前，去除所述栅极掩膜层。

参考图14，图14(a)为俯视图，图14(b)为图14(a)沿Y方向的剖视图，图14(c)为图14(a)在沟道结构一侧沿X方向的剖视图，形成所述伪栅层300后，去除所述牺牲层200。

去除所述牺牲层200，为后续形成层间介质层和源漏掺杂层提供工艺基础。

本实施例中，采用湿法刻蚀工艺，去除所述牺牲层200。湿法刻蚀工艺具有各向同性刻蚀的特性，有利于将所述牺牲层200去除干净，而且，通过采用湿法刻蚀工艺，有利于减小对伪栅层的损伤。

具体地，所述牺牲层200的材料为SiN，湿法刻蚀工艺采用的刻蚀溶液相应为磷酸溶液。

结合参考图15至图16，去除所述牺牲层200后，在所述伪栅层300侧部的所述隔离层140上形成层间介质层320，所述层间介质层320露出所述伪栅层300的顶部。

其中，图15(a)为俯视图，图15(b)为图15(a)沿Y方向的剖视图，图15(c)为图15(a)在沟道结构一侧沿X方向的剖视图；图16(a)为俯视图，图16(b)为图16(a)沿Y方向的剖视图，图16(c)为图16(a)在沟道结构一侧沿X方向的剖视图。

所述层间介质层320用于实现相邻晶体管之间的电隔离，所述层间介质层320还用于为后续形成所述栅极开口提供工艺平台。

所述层间介质层320材料为绝缘材料。本实施例中，所述层间介质层320的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅。

结合参考图16，去除所述牺牲层200后，形成所述层间介质层320之前，还包括：在伪栅层300的侧壁形成侧墙305。

所述侧墙305用于保护所述伪栅层300的侧壁、以及后续形成的栅极结构的侧壁，还用于定义后续源漏掺杂层的形成位置。

所述侧墙305可以为单层结构或叠层结构，所述侧墙305的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。作为一种示例，所述侧墙305为单层结构，所述侧墙305的材料为氮化硅。

继续参考图16，形成所述侧墙305后，在伪栅层300两侧的沟道结构120中形成源漏掺杂层310。

所述源漏掺杂层310用于作为所形成晶体管的源区或漏区。

具体地，所述源漏掺杂层310的掺杂类型与相对应的晶体管的沟道导电类型相同。当晶体管为PMOS晶体管时，源漏掺杂层310的材料包括掺杂有P型离子的锗化硅，P型离子包括B、Ga或In。当晶体管为NMOS晶体管时，源漏掺杂层310的材料包括掺杂有N型离子的硅或碳化硅，N型离子包括P、As或Sb。

继续参考图15，由于所述隔离层140还覆盖所述沟道结构120的侧壁，因此，在去除所述牺牲层200后，形成层间介质层320之前，所述形成方法还包括：去除高于所述伪栅层300底面的隔离层140，使剩余的所述隔离层140覆盖所述底部鳍部105的侧壁，并露出所述沟道结构120。

具体地，在形成所述源漏掺杂层310之前，去除高于所述伪栅层300底面的隔离层140。

通过去除高于所述伪栅层300底面的隔离层140，露出所述沟道结构120，从而为后续形成源漏掺杂层310提供工艺基础。

本实施例中，采用干法刻蚀工艺，对所述伪栅层300露出的隔离层140进行回刻蚀处理。

需要说明的是，与传统工艺中通过一次刻蚀工艺对沟道结构侧部的隔离层进行刻蚀，使隔离层露出沟道结构的方案相比，本实施例通过两次刻蚀的方式，在形成沟槽230的过程中，刻蚀伪栅层所在区域的隔离层140，并在去除牺牲层200后，刻蚀伪栅层露出的隔离层140，使隔离层140露出沟道结构120，刻蚀隔离层140的制程对传统工艺的改动较小，工艺兼容性较高。

还需要说明的是，由于所述沟道结构120的顶部和侧壁形成有保护层130，因此，所述形成方法还包括：在去除高于所述伪栅层300底面的隔离层140后，形成层间介质层320之前，去除剩余的所述隔离层140和伪栅层300露出的所述保护层130。

具体地，在形成所述源漏掺杂层310之前，去除剩余的所述隔离层140和伪栅层300露出的所述保护层130。

通过去除剩余的所述隔离层140和伪栅层300露出的所述保护层130，从而为后续形成源漏掺杂层310提供工艺基础。

作为一种示例，采用干法刻蚀工艺，刻蚀去除剩余的所述隔离层140和伪栅层300露出的所述保护层130，从而提高刻蚀工艺的可控性。

需要说明的是，在其他实施例中，通过调整工艺参数，也可以为：在去除高于所述伪栅层底面的隔离层的步骤中，去除高于所述伪栅层底面的所述保护层。

还需要说明的是，去除所述牺牲层200后，所述形成方法还包括：对所述伪栅层300的侧壁进行尺寸修正(trim)处理，用于减小所述伪栅层300的宽度。

受到光刻工艺的限制，当沟槽230的宽度大于伪栅层300的宽度预设值时，在去除所述牺牲层200，可以通过对所述伪栅层300的侧壁进行尺寸修正处理的方式，仍能形成满足宽度预设值的伪栅层300。

其中，由于形成所述伪栅层300后，还会去除所述牺牲层200，从而能够实现对所述伪栅层300的侧壁进行尺寸修正处理。

作为一种示例，可以采用刻蚀工艺，对所述伪栅层300的侧壁进行尺寸修正处理。

具体地，在去除高于所述伪栅层300底面的隔离层140之后，对所述伪栅层300的侧壁进行尺寸修正处理，从而整体性地对所述伪栅层300进行尺寸修正处理。

在其他实施例中，根据实际情况，也可以不进行所述尺寸修正处理。

参考图17，图17(a)为俯视图，图17(b)为图17(a)沿Y方向的剖视图，图17(c)为图17(a)在沟道结构一侧沿X方向的剖视图，去除所述伪栅层300(如图16所示)，在所述层间介质层320中形成栅极开口330。

所述栅极开口330用于为后续形成栅极结构提供空间位置。

具体地，采用干法刻蚀工艺和湿法刻蚀工艺中的一种或两种，刻蚀去除所述伪栅层300。

本实施例中，去除所述伪栅层300后，所述形成方法还包括：去除所述栅极开口330露出的所述保护层130。

所述栅极开口330中的沟道结构120用于提供晶体管的沟道，因此，通过去除所述栅极开口330露出的保护层130，从而避免保护层130对晶体管的正常性能产生不良影响。

具体地，采用干法刻蚀工艺和湿法刻蚀工艺中的一种或两种，去除所述栅极开口330露出的所述保护层130。

参考图18，图18(a)为俯视图，图18(b)为图18(a)沿Y方向的剖视图，图18(c)为图18(a)在沟道结构一侧沿X方向的剖视图，在所述栅极开口330(如图17所示)中形成栅极结构340。

所述栅极结构340用于控制晶体管的沟道的开启或关断。

本实施例中，所述栅极结构340包括覆盖所述栅极开口330的底部和侧壁的栅介质层341、以及覆盖所述栅介质层341的栅电极层342。

所述栅介质层341用于隔离所述栅电极层342和沟道。

所述栅介质层341的材料包括HfO₂、ZrO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al₂O₃、SiO₂和La₂O₃中的一种或多种。

本实施例中，所述栅极结构340为金属栅极结构。因此，所述栅介质层341包括高k栅介质层。具体地，所述高k栅介质层的材料可以选自HfO₂、ZrO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al₂O₃等。

在其他实施例中，所述栅介质层还可以包括位于高k栅介质层和沟道结构之间的栅氧化层。作为一种示例，栅氧化层的材料可以为氧化硅。

所述栅电极层342用于将所述栅极结构340的电性引出。

所述栅电极层342的材料包括TiN、TaN、Ta、Ti、TiAl、W、AL、TiSiN和TiAlC中的一种或多种。

所述栅电极层342可以包括功函数层以及覆盖功函数层的电极层，所述栅电极层342也可以仅包括功函数层。其中，功函数层用于调节所形成晶体管的阈值电压。

需要说明的是，在其他实施例中，所述沟道结构包括一个或多个堆叠的沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层。相应的，在所述层间介质层中形成栅极开口后，在所述栅极开口中形成栅极结构之前，所述形成方法还包括：去除所述栅极开口中的所述牺牲层；在所述栅极开口中形成栅极结构的步骤中，所述栅极结构环绕覆盖所述沟道层的部分顶部、部分侧壁和部分底部。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (22)

1.一种半导体结构，其特征在于，包括：

衬底；

底部鳍部，位于所述衬底上；

沟道层结构，位于所述底部鳍部的顶部；

隔离层，位于所述底部鳍部侧部的所述衬底上，所述隔离层覆盖所述底部鳍部的侧壁，并露出所述沟道层结构，所述沟道层结构的侧壁与所述隔离层顶面的夹角为直角或钝角；

栅极结构，位于所述隔离层上且横跨所述沟道层结构，所述栅极结构包括覆盖所述沟道层结构的部分顶部和部分侧壁的栅介质层、以及覆盖所述栅介质层的栅电极层，所述栅极结构的侧壁与所述隔离层顶面的夹角为直角或锐角；

侧墙，位于所述栅极结构的两侧并覆盖所述栅极结构的侧壁；

源漏掺杂层，位于所述栅极结构两侧的沟道层结构中，且位于所述侧墙远离所述栅极结构的一侧。

2.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：保护层，位于所述底部侧壁的侧壁和所述隔离层之间。

3.如权利要求1所述的半导体结构，其特征在于，所述栅极结构侧壁与所述隔离层顶面的夹角为86度至90度。

4.如权利要求2所述的半导体结构，其特征在于，所述保护层的材料包括Si、SiCO、SiOC、SiOCN、TiO和AlO中的一种或多种。

5.如权利要求2所述的半导体结构，其特征在于，所述保护层的厚度为0.5纳米至8纳米。

6.如权利要求1所述的半导体结构，其特征在于，所述栅介质层的材料包括HfO₂、ZrO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al₂O₃、SiO₂和La₂O₃中的一种或多种；

所述栅电极层的材料包括TiN、TaN、Ta、Ti、TiAl、W、AL、TiSiN和TiAlC中的一种或多种。

7.如权利要求1所述的半导体结构，其特征在于，所述沟道层结构为沟道鳍部；或者，

所述沟道层结构悬置于所述底部鳍部的顶部上方，沿所述衬底表面的法线方向，所述沟道层结构包括一个或多个间隔的沟道层；

所述栅介质层环绕覆盖所述沟道层的部分顶部、部分侧壁和部分底部。

8.一种半导体结构的形成方法，其特征在于，包括：

提供衬底，所述衬底上形成有底部鳍部，所述底部鳍部顶部形成有沟道结构；

在所述沟道结构侧部的所述衬底上形成隔离层，所述隔离层覆盖所述底部鳍部的侧壁；

形成覆盖所述隔离层和沟道结构顶部的牺牲层；

形成贯穿所述牺牲层的沟槽，所述沟槽横跨所述沟道结构并向所述沟道结构两侧延伸，所述沟槽底部和所述底部鳍部的顶部相齐平，且所述沟槽侧壁与所述衬底表面的夹角为直角或钝角；

在所述沟槽中形成伪栅层，所述伪栅层横跨所述沟道结构，并覆盖所述沟道结构的部分顶部和部分侧壁；

形成所述伪栅层后，去除所述牺牲层；

去除所述牺牲层后，在所述伪栅层侧部的所述隔离层上形成层间介质层，所述层间介质层露出所述伪栅层的顶部；

去除所述伪栅层，在所述层间介质层中形成栅极开口；

在所述栅极开口中形成栅极结构。

9.如权利要求8所述的半导体结构的形成方法，其特征在于，在所述沟道结构侧部的所述衬底上形成隔离层的步骤中，所述隔离层还覆盖所述沟道结构的侧壁；

形成贯穿所述牺牲层的沟槽的步骤包括：在所述沟道结构顶部形成贯穿所述牺牲层的初始沟槽，所述初始沟槽还向所述沟道结构两侧延伸，并露出所述沟道结构两侧的隔离层；去除所述初始沟槽露出的部分厚度的所述隔离层，形成位于所述牺牲层和隔离层中的沟槽；

去除所述牺牲层后，在所述伪栅层侧部的所述隔离层上形成层间介质层之前，所述形成方法还包括：去除高于所述伪栅层底面的隔离层，剩余的所述隔离层覆盖所述底部鳍部的侧壁，并露出所述沟道结构。

10.如权利要求9所述的半导体结构的形成方法，其特征在于，在所述沟道结构侧部的所述衬底上形成隔离层之前，所述形成方法还包括：形成覆盖所述沟道结构的侧壁和顶部的保护层；

所述形成方法还包括：在去除高于所述伪栅层底面的隔离层后，在所述伪栅层侧部的所述隔离层上形成层间介质层之前，去除所述隔离层和伪栅层露出的所述保护层；或者，在去除高于所述伪栅层底面的隔离层的步骤中，还去除高于所述伪栅层底面的所述保护层；

在所述栅极开口中形成栅极结构之前，所述形成方法还包括：去除所述栅极开口露出的所述保护层。

11.如权利要求10所述的半导体结构的形成方法，其特征在于，在所述沟道结构侧部的所述衬底上形成隔离层的步骤包括：形成覆盖所述衬底和保护层的隔离材料层；

以位于所述沟道结构顶部的所述保护层的顶面作为停止位置，对所述隔离材料层进行平坦化处理。

12.如权利要求8～10中任一项所述的半导体结构的形成方法，其特征在于，去除所述牺牲层后，所述形成方法还包括：对所述伪栅层的侧壁进行尺寸修正处理，用于减小所述伪栅层的宽度。

13.如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述沟槽的步骤中，在同一制程中，并在同一腔室中，采用刻蚀工艺依次刻蚀所述牺牲层和部分厚度的所述隔离层。

14.如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述沟槽的步骤中，采用干法刻蚀工艺，去除所述初始沟槽露出的部分厚度的所述隔离层。

15.如权利要求14所述的半导体结构的形成方法，其特征在于，所述干法刻蚀工艺的参数包括：刻蚀气体包括C_xH_yF_z、NF₃和SF中的至少两种，载气包括Ar、H₂、N₂和O₂中的一种或多种，其中，x≥1，y≥0，z≥1。

16.如权利要求14所述的半导体结构的形成方法，其特征在于，所述干法刻蚀工艺的参数包括：源功率为400W至2000W，偏置功率为0W至800W。

17.如权利要求8所述的半导体结构的形成方法，其特征在于，在形成所述沟槽的步骤中，所述沟槽侧壁与所述衬底表面的夹角为90度至94度。

18.如权利要求8所述的半导体结构的形成方法，其特征在于，形成覆盖所述隔离层和沟道结构顶部的牺牲层的步骤中，所述牺牲层的材料包括SiN、SiCO、SiOC、SiCN、SiBCN、TiN和TaN中的一种或多种。

19.如权利要求8所述的半导体结构的形成方法，其特征在于，形成所述沟槽的步骤包括：采用干法刻蚀工艺刻蚀所述牺牲层。

20.如权利要求19所述的半导体结构的形成方法，其特征在于，所述干法刻蚀工艺的参数包括：刻蚀气体包括C_xH_yF_z，副反应气体包括Cl₂和HBr中的一种或多种，载气包括Ar、H₂、N₂和O₂中的一种或多种，其中，x≥1，y≥0，z≥1。

21.如权利要求19所述的半导体结构的形成方法，其特征在于，所述干法刻蚀工艺的参数包括：源功率为400W至2000W，偏置功率为0W至2000W。

22.如权利要求8所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述沟道结构为沟道鳍部；

或者，

所述提供基底的步骤中，所述沟道结构包括一个或多个堆叠的沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层；

在所述层间介质层中形成栅极开口后，在所述栅极开口中形成栅极结构之前，所述形成方法还包括：去除所述栅极开口中的所述牺牲层；

在所述栅极开口中形成栅极结构的步骤中，所述栅极结构环绕覆盖所述沟道层的部分顶部、部分侧壁和部分底部。

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