CN109003976B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，方法包括：提供衬底以及位于衬底上分立的鳍部；在衬底上形成隔离结构，隔离结构顶部低于鳍部顶部；形成横跨鳍部的伪栅结构，伪栅结构覆盖鳍部的部分侧壁和顶部表面，伪栅结构包括栅氧化层以及位于栅氧化层上的栅极层，栅极层还覆盖部分所述隔离结构；去除栅极层，露出隔离结构；去除栅极层后在隔离结构上形成保护层；形成保护层后去除栅氧化层；去除栅氧化层后形成横跨鳍部的高k栅介质层，高k栅介质层覆盖鳍部的部分侧壁和顶部。在去除栅氧化层的过程中，保护层对隔离结构起到保护作用，避免隔离结构发生刻蚀损耗，从而有利于避免短沟道效应的恶化。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
但是，现有技术形成的半导体器件的电学性能和良率仍有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，提高半导体器件的电学性能和良率。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底以及位于所述衬底上分立的鳍部；在所述衬底上形成隔离结构，所述隔离结构的顶部低于所述鳍部的顶部；形成横跨所述鳍部的伪栅结构，所述伪栅结构覆盖所述鳍部的部分侧壁和顶部表面，所述伪栅结构包括栅氧化层以及位于所述栅氧化层上的栅极层，所述栅极层还覆盖部分所述隔离结构；去除所述栅极层，露出所述隔离结构；去除所述栅极层后，在所述隔离结构上形成保护层；形成所述保护层后，去除所述栅氧化层；去除所述栅氧化层后，形成横跨所述鳍部的高k栅介质层，所述高k栅介质层覆盖所述鳍部的部分侧壁和顶部。
相应的，本发明还提供一种半导体结构，包括：衬底；鳍部，位于所述衬底上；隔离结构，位于所述衬底上，所述隔离结构的顶部低于所述鳍部的顶部；保护层，位于所述隔离结构上；高k栅介质层，横跨所述鳍部且覆盖所述鳍部的部分侧壁和顶部。
与现有技术相比，本发明的技术方案具有以下优点：
去除栅极层后，在隔离结构上形成保护层，因此后续在去除栅氧化层的过程中，所述保护层对所述隔离结构起到保护作用，避免所述隔离结构发生刻蚀损耗，从而防止位于所述隔离结构内的部分鳍部暴露的问题，且能够防止在所述鳍部和所述隔离结构顶部的拐角处产生足部(Footing)的问题，有利于避免短沟道效应的恶化，进而提高半导体器件的电学性能和良率。
可选方案中，所述保护层还位于所述鳍部顶部的栅氧化层表面，所述鳍部顶部的剩余栅氧化层和保护层可作为所形成半导体结构的栅介质层的一部分，也就是说，位于所述鳍部顶部拐角处的栅介质层厚度增大了，从而有利于提高半导体器件的可靠性性能，例如经时击穿(Time Dependent Dielectric Breakdown，TDDB)等。
附图说明
图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图；
图5至图38是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，半导体器件的电学性能和良率仍有待提高。
结合参考图1至图4，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。现结合一种半导体结构的形成方法分析电学性能和良率仍有待提的原因。
结合参考图1和图2，图1是立体图(仅示意出两个鳍部)，图2是图1在伪栅结构位置处沿垂直于鳍部延伸方向割线(如图1中a1a2割线所示)的剖面结构示意图，提供衬底10以及位于所述衬底10上分立的鳍部11；在所述衬底10上形成隔离结构12，所述隔离结构12的顶部低于所述鳍部11的顶部；形成横跨所述鳍部11的伪栅结构(未标示)，所述伪栅结构覆盖所述鳍部11的部分侧壁和顶部表面，且还覆盖部分所述隔离结构12，所述伪栅结构包括位于部分所述鳍部11表面的栅氧化层13、以及位于所述栅氧化层13上的栅极层14。
参考图3，图3是基于图1的立体图，在所述伪栅结构(未标示)露出的隔离结构12上形成层间介质层15，所述层间介质层15露出所述伪栅结构顶部。
参考图4，图4是基于图3在伪栅结构位置处沿垂直于鳍部延伸方向割线(如图3中b1b2割线所示)的剖面结构示意图，依次去除所述栅极层14和栅氧化层13，在所述层间介质层15(如图3所示)内形成露出部分所述鳍部11和隔离结构12的开口(图未示)。
去除所述栅极层14后，所述开口中的隔离结构12暴露在后续去除所述栅氧化层13的工艺环境中，在半导体制造中，通常栅氧化层13和隔离结构12的材料均为氧化硅，因此在去除所述栅氧化层13的工艺过程中，所述隔离结构12容易发生刻蚀损耗(即STI Loss)，从而导致所述隔离结构12的厚度减小，且在所述鳍部11和所述隔离结构12顶部的拐角处(如图4中虚线圈所示)，所述隔离结构12容易具有足部，即沿朝向所述鳍部11侧壁的方向上，所述隔离结构12的厚度逐渐增大，相邻所述鳍部11之间的隔离结构12顶部形貌为凹面，进而导致短沟道效应的恶化。
而且，当所述鳍部11的侧壁不与所述衬底10垂直时，即当所述鳍部11的顶部尺寸小于底部尺寸时，所述隔离结构12的损耗导致露出于所述隔离结构12的鳍部11的底部尺寸增大。
例如，去除所述伪栅结构之前，露出于所述隔离结构12的鳍部11的底部尺寸为L1(如图2所示)，去除所述栅氧化层13之后，露出于所述隔离结构12的鳍部11的底部尺寸为L2(如图4所示)，当所述鳍部11的侧壁不与所述衬底10垂直时，则L2大于L1，从而加剧了短沟道效应的恶化；且所述栅氧化层13的厚度越大，所述隔离结构12的损耗越严重，相应的，短沟道效应越严重，所形成半导体器件的电学性能和良率越差。
为了解决所述技术问题，本发明去除栅极层后，在露出的隔离结构上形成保护层，所述保护层在去除所述栅氧化层的过程中对所述隔离结构起到保护作用，避免所述隔离结构发生刻蚀损耗，从而有利于避免短沟道效应的恶化。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图38是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图5，图5为立体图(仅示意出两个鳍部)，提供衬底100以及位于所述衬底100上分立的鳍部110。
所述衬底100为后续形成鳍式场效应晶体管提供工艺操作基础，所述鳍部110用于提供所形成鳍式场效应晶体管的沟道。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。所述衬底100的材料可以选取适宜于工艺需求或易于集成的材料。
所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110的材料为硅。其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
所述鳍部110的侧壁可以与所述衬底100表面不垂直，即所述鳍部110的顶部尺寸小于底部尺寸，所述鳍部110的侧壁也可以与所述衬底100表面相垂直，即所述鳍部110的顶部尺寸等于底部尺寸。
本实施例中，以所形成的鳍式场效应晶体管为CMOS器件为例，所述衬底100包括PMOS区Ⅰ和NMOS区Ⅱ，且所述PMOS区Ⅰ和NMOS区Ⅱ为用于形成核心(Core)器件的核心区。在其他实施例中，所述衬底可以仅包括NMOS区或PMOS区。
需要说明的是，本实施例中，所述衬底100还可以包括用于形成周边(I/O)器件(或称为输入/输出器件)的周边区(图未示)。
继续参考图5，在所述衬底100上形成隔离结构(Shallow Trench Isolation，STI)101，所述隔离结构101的顶部低于所述鳍部110的顶部。
所述隔离结构101用于对相邻半导体器件起到隔离作用，还用于对相邻鳍部110起到隔离作用。
本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
结合参考图6至图10，图6是基于图5的立体图，图7是图6在伪栅结构一侧位置处沿垂直于鳍部延伸方向割线(如图6中B1B2割线所示)的剖面结构示意图，图8是图6在PMOS区鳍部位置处沿鳍部延伸方向割线(如图6中C1C2割线所示)的剖面结构示意图，图9是基于图7的剖面结构示意图，图10是基于图8的剖面结构示意图，形成横跨所述鳍部110的伪栅结构(Dummy Gate)(未标示)，所述伪栅结构覆盖所述鳍部110的部分侧壁和顶部表面，所述伪栅结构包括栅氧化层121(如图10所示)以及位于所述栅氧化层121上的栅极层122(如图10所示)，所述栅极层122覆盖部分所述隔离结构101。
本实施例中，采用后形成高k栅介质层后形成栅电极层(high k last metal gatelast)的工艺形成金属栅极结构，所述伪栅结构为后续形成金属栅极结构占据空间位置。
所述栅氧化层121的材料为氧化硅或氮氧化硅，所述栅极层122的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本实施例中，所述栅氧化层121的材料为氧化硅，所述栅极层122的材料为多晶硅。
具体地，结合参考图6至图8，在所述鳍部110表面形成伪栅氧化膜120(如图6所示)；在所述伪栅氧化膜120上形成伪栅膜，所述伪栅膜还覆盖所述隔离结构101；在所述伪栅膜表面形成栅极掩膜层210(如图6所示)，所述栅极掩膜层210定义出待形成的栅极层122的图形；以所述栅极掩膜层210为掩膜，图形化所述伪栅膜，在部分所述隔离结构101上形成栅极层122，所述栅极层122横跨所述鳍部110，且覆盖部分所述鳍部110顶部和侧壁上的伪栅氧化膜120。
本实施例中，形成所述栅氧化层121的工艺为热氧化工艺。具体地，采用原位蒸汽生成氧化(In-situ Stream Generation，ISSG)工艺形成所述栅氧化层121，即形成所述伪栅氧化膜120的工艺为原位蒸汽生成氧化工艺。
所述原位蒸汽生成氧化工艺的反应气体仅与硅发生反应，因此所述伪栅氧化膜120仅形成于所述鳍部110表面。
因此，结合参考图9和图10，形成所述栅极层122后，以所述栅极掩膜层210为掩膜，去除露出于所述栅极层122的伪栅氧化膜120(如图6所示)，保留被所述栅极层122覆盖的伪栅氧化膜120，且剩余伪栅氧化膜120作为所述栅氧化层121(如图10所示)。
相应的，去除露出于所述栅极层122的伪栅氧化膜120后，露出所述栅极层122两侧的鳍部110表面。
本实施例中，采用干法刻蚀工艺去除露出于所述栅极层122的伪栅氧化膜120，所述干法刻蚀工艺为SiCoNi刻蚀工艺。
SiCoNi刻蚀工艺对所述伪栅氧化膜120的刻蚀速率大于对所述鳍部110的刻蚀速率，因此，在去除露出于所述栅极层122的伪栅氧化膜120的同时，可以减小对所述鳍部110的损耗；且SiCoNi刻蚀工艺有利于改善刻蚀工艺对图形密集区(Dense Area)和图形稀疏区(Iso Area)的负载效应(Loading Effect)，从而提高各区域中所述伪栅氧化膜120的去除速率均一性。
在另一实施例中，还可以采用湿法刻蚀工艺去除露出于所述栅极层的伪栅氧化膜。所述伪栅氧化膜的材料为氧化硅，相应的，所述湿法刻蚀工艺所采用的刻蚀溶液为稀释氢氟酸。
需要说明的是，形成所述伪栅结构后，保留位于所述栅极层122顶部上的栅极掩膜层210。所述栅极掩膜层210的材料为氮化硅，所述栅极掩膜层210在后续工艺过程中用于对所述栅极层122顶部起到保护作用。
还需要说明的是，由于所述PMOS区Ⅰ和NMOS区Ⅱ的伪栅结构的形成工艺相同，因此图8和图10仅以所述PMOS区Ⅰ为例进行说明，未示出所述NMOS区Ⅱ的的结构示意图。
此外，当所述衬底100还包括周边区(图未示)时，还在周边区形成所述伪栅结构。
结合参考图11和图12，图11是基于图9的剖面结构示意图，图12是基于图10的剖面结构示意图，形成所述伪栅结构(未标示)后，还包括步骤：在所述伪栅结构的侧壁和顶部形成侧墙300。
所述侧墙300用于在后续工艺中定义掺杂外延层的位置。
所述侧墙300的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述侧墙300可以为单层结构或叠层结构。本实施例中，所述侧墙300为单层结构，所述侧墙300的材料为氮化硅。
本实施例中，形成所述侧墙300所采用的工艺为原子层沉积工艺，相应的，所述侧墙300还形成于鳍部110的侧壁和顶部、以及所述隔离结构101上。
其中，所述栅极层122顶部形成有栅极掩膜层210，因此所述侧墙300位于所述伪栅结构的侧壁和所述栅极掩膜层210表面。
形成所述侧墙300后，还包括步骤：以所述侧墙300为掩膜，在所述伪栅结构两侧的鳍部110内形成源漏轻掺杂区(LDD)(图未示)。
本实施例中，所述衬底100包括PMOS区Ⅰ和NMOS区Ⅱ，因此所述PMOS区Ⅰ的源漏轻掺杂区的掺杂离子为P型离子，所述NMOS区Ⅱ的源漏轻掺杂区的掺杂离子为N型离子。
结合参考图13至图20，图13是基于图11的剖面结构示意图，图14是基于图12的剖面结构示意图，图15是基于图13的剖面结构示意图，图16是基于图14的剖面结构示意图，图17是基于图15的剖面结构示意图，图18是基于图17在NMOS区鳍部位置处沿鳍部延伸方向割线(如图6中D1D2割线所示)的剖面结构示意图，图19是基于图17的剖面结构示意图，图20是基于图18的剖面结构示意图，需要说明的是，形成所述源漏轻掺杂区(图未示)后，还包括步骤：在所述伪栅结构(未标示)两侧的鳍部110内形成掺杂外延层(未标示)。
所述掺杂外延层用于作为所形成半导体器件的源区(Source)或漏区(Drain)。
具体地，所述PMOS区Ⅰ的掺杂外延层为第一掺杂外延层115(如图15所示)，所述第一掺杂外延层115的材料为P型掺杂的Si或SiGe，所述NMOS区Ⅱ的掺杂外延层为第二掺杂外延层125(如图19所示)，所述第二掺杂外延层125的材料为N型掺杂的Si或SiC。
以下结合附图，对形成所述第一掺杂外延层115和第二掺杂外延层125的步骤做详细说明。
本实施例中，以先形成第一掺杂外延层115，后形成第二掺杂外延层125的工艺顺序为例进行说明。
结合参考图13和图14，在所述PMOS区域I的侧墙300上形成第一掩膜层310；刻蚀位于所述PMOS区域I伪栅结构(未标示)两侧鳍部110的部分顶部上的第一掩膜层310和侧墙300，暴露出所述PMOS区域I伪栅结构两侧的鳍部110的部分顶部表面；在所述鳍部110顶部被暴露出来后，继续刻蚀所述PMOS区域I部分厚度的鳍部110，在刻蚀后的所述鳍部110内形成P区凹槽111(如图14所示)。
其中，在刻蚀所述鳍部110顶部上的第一掩膜层310和侧墙300的工艺过程中，还刻蚀位于所述PMOS区域I伪栅结构顶部以及所述隔离结构101上的第一掩膜层310和侧墙300。
形成所述第一掩膜层310的工艺可以为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。本实施例中，采用原子层沉积工艺形成所述第一掩膜层310。因此，所述第一掩膜层310还位于所述NMOS区Ⅱ的侧墙300上。
所述第一掩膜层310用于作为形成所述P区凹槽111的刻蚀掩膜，使得所述P区凹槽111与前述形成的PMOS区Ⅰ源漏轻掺杂区之间具有一定距离，避免所述PMOS区Ⅰ的源漏轻掺杂区被完全刻蚀去除，且还用于避免后续在所述PMOS区域I和NMOS区域II的鳍部110侧壁上进行外延生长工艺；此外，位于所述NMOS区域II的第一掩膜层310后续还将作为所述NMOS区域II的掩膜层的一部分。
所述第一掩膜层310的材料可以为氮化硅、氧化硅、氮化硼或氮氧化硅。所述第一掩膜层310的材料与鳍部110的材料不同，所述第一掩膜层310的材料与所述隔离结构101的材料也不相同。本实施例中，所述第一掩膜层310的材料为氮化硅。
所述第一掩膜层310的材料与所述侧墙300的材料相同，从而有利于降低刻蚀工艺的工艺难度。
需要说明的是，在刻蚀位于PMOS区域I伪栅结构两侧鳍部110顶部上的第一掩膜层310之前，还在所述NMOS区域II的第一掩膜层310上形成第一图形层(图未示)。所述第一图形层起到保护所述NMOS区域II第一掩膜层310的作用，所述第一图形层还覆盖所述PMOS区域I中不期望被刻蚀的区域。
还需要说明的是，如图13所示，为了增加后续在所述P区凹槽111内所形成的第一掺杂外延层115(如图15所示)的体积，在刻蚀所述PMOS区域I鳍部110的同时，还刻蚀位于所述鳍部110侧壁上的第一掩膜层310和侧墙300，使得形成所述P区凹槽111后，位于所述PMOS区域I鳍部110侧壁上的第一掩膜层310和侧墙300的顶部与所述鳍部110的顶部齐平。
结合参考图15和图16，在所述P区凹槽111(如图14所示)内形成第一掺杂外延层115。
本实施例中，采用选择性外延(EPI)工艺，在所述P区凹槽111内形成应力层，且在形成所述应力层的工艺过程中，原位自掺杂P型离子以形成所述第一掺杂外延层115。所述第一掺杂外延层115的顶部高于所述P区凹槽111的顶部。
所述应力层为PMOS区Ⅰ所对应器件的沟道区提供压应力作用，从而提高PMOS区Ⅰ器件的载流子迁移率。
在其他实施例中，还可以在所述P区凹槽内形成应力层后，对所述应力层进行P型离子掺杂形成第一掺杂外延层。
结合参考图17和图18，在所述NMOS区Ⅱ的第一掩膜层310上形成第二掩膜层320；刻蚀位于所述NMOS区Ⅱ伪栅结构(未标示)两侧鳍部110的部分顶部上的第二掩膜层320、第一掩膜层310和侧墙300，暴露出所述NMOS区Ⅱ伪栅结构两侧的鳍部110的部分顶部表面；在所述鳍部110顶部被暴露出来后，继续刻蚀所述NMOS区Ⅱ部分厚度的鳍部110，在刻蚀后的所述鳍部110内形成N区凹槽121(如图18所示)。
其中，在刻蚀所述鳍部110顶部上的第二掩膜层320、第一掩膜层300和侧墙300的工艺过程中，还刻蚀位于所述NMOS区Ⅱ伪栅结构顶部以及所述隔离结构101上的第二掩膜层320、第一掩膜层300和侧墙300。
形成所述第二掩膜层320的工艺可以为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。本实施例中，采用原子层沉积工艺形成所述第二掩膜层320。因此，所述第二掩膜层320还覆盖所述PMOS区域I的隔离结构101、第一掩膜层310、第一掺杂外延层115和伪栅结构。
有关所述第二掩膜层320的材料和形成工艺可参考前述第一掩膜层310的相关描述，在此不再赘述。
本实施例中，所述第二掩膜层320的材料为氮化硅，所述第二掩膜层320的材料与所述第一掩膜层310和侧墙300的材料相同，从而有利于降低刻蚀工艺的工艺难度。
所述第二掩膜层320用于作为形成所述N区凹槽121的刻蚀掩膜，通过所述第二掩膜层320可以增加所形成N区凹槽121与NMOS区Ⅱ所对应器件沟道区的距离，从而有利于改善短沟道效应。
需要说明的是，在刻蚀位于NMOS区Ⅱ伪栅结构两侧鳍部110顶部上的第二掩膜层320之前，还在所述PMOS区Ⅰ的第二掩膜层320上形成第二图形层(图未示)。所述第二图形层起到保护所述PMOS区Ⅰ第二掩膜层320的作用，所述第二图形层还覆盖所述NMOS区Ⅱ中不期望被刻蚀的区域。
还需要说明的是，如图17所示，为了增加后续在所述N区凹槽121所形成的第二掺杂外延层125(如图19所示)的体积，在刻蚀所述NMOS区Ⅱ鳍部110的同时，还刻蚀位于所述鳍部110侧壁上的第二掩膜层320、第一掩膜层310和侧墙300，使得形成所述N区凹槽121后，位于所述NMOS区Ⅱ鳍部110侧壁上的第二掩膜层320、第一掩膜层310和侧墙300的顶部与所述鳍部110的顶部齐平。
结合参考图19和图20，在所述N区凹槽121(如图18所示)内形成第二掺杂外延层125。
本实施例中，采用选择性外延工艺，在所述N区凹槽121内形成应力层，且在形成所述应力层的工艺过程中，原位自掺杂N型离子以形成所述第二掺杂外延层125。所述第二掺杂外延层125的顶部高于所述N区凹槽121的顶部。
所述应力层为NMOS区Ⅱ所对应器件的沟道区提供拉应力作用，从而提高NMOS区Ⅱ器件的载流子迁移率。
在其他实施例中，还可以在所述N区凹槽内形成应力层后，对所述应力层进行N型离子掺杂形成第二掺杂外延层。
需要说明的是，本实施例中，以先形成所述第一掺杂外延层115，后形成所述第二掺杂外延层125为例进行说明。在其他实施例中，还可以先所述第二掺杂外延层，后形成所述第一掺杂外延层。
结合参考图21至图23，图21是基于图19的剖面结构示意图，图22是基于图16的剖面结构示意图，图23是基于图21在伪栅结构位置处沿垂直于鳍部延伸方向割线(如图6中A1A2割线所示)的剖面结构示意图，本实施例中，形成所述第一掺杂外延层115和第二掺杂外延层125后，还包括步骤：在所述伪栅结构(未标示)露出的隔离结构101上形成层间介质层102，所述层间介质层102露出所述伪栅结构顶部。
所述层间介质层102用于实现半导体器件之间的电隔离，也用于定义金属栅极结构的尺寸和位置。
本实施例中，所述层间介质层102的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅、氮氧化硅或碳氮氧化硅等其他介质材料。
具体地，形成所述层间介质层102的步骤包括：在所述伪栅结构露出的隔离结构101上形成介质材料层，所述介质材料层覆盖所述伪栅结构；通过化学机械研磨等方式去除高于所述伪栅结构顶部的介质材料层，露出所述伪栅结构顶部，剩余所述介质材料层作为层间介质层102。
需要说明的是，所述伪栅结构露出的隔离结构101上形成有所述第二掩膜层320，因此所述层间介质层102还覆盖所述第二掩膜层320。
还需要说明的是，所述伪栅结构顶部形成有栅极掩膜层210(如图20所示)，因此形成所述层间介质层102的步骤中，还去除所述栅极掩膜层210。本实施例中，形成所述层间介质层102后，所述层间介质层102顶部与所述栅极层122顶部齐平。
此外，由于所述PMOS区Ⅰ和NMOS区Ⅱ的层间介质层102的形成工艺相同，因此图22仅以所述PMOS区Ⅰ为例进行说明，未示出所述NMOS区Ⅱ的的结构示意图。
结合参考图24至图26，图24是基于图21的剖面结构示意图，图25是基于图22的剖面结构示意图，图26是基于图23的剖面结构示意图，去除所述栅极层122(如图23所示)，露出所述隔离结构101。
通过去除所述栅极层122，为后续去除所述栅氧化层121提供工艺基础。
本实施例中，去除所述栅极层122的工艺为湿法刻蚀工艺。所述栅极层122的材料为多晶硅，相应的，所述湿法刻蚀工所采用的刻蚀溶液为四甲基氢氧化氨(TMAH)溶液。
本实施例中，去除所述栅极层122后，在所述层间介质层102内形成露出所述栅氧化层121和部分所述隔离结构101的开口105(如图25所示)，且所述开口105位于所述PMOS区域I和NMOS区Ⅱ的层间介质层102内。
需要说明的是，当所述衬底100还包括周边区(图未示)时，去除所述栅极层122的步骤中，还去除所述周边区的栅极层122，相应的，所述开口105还位于所述周边区的层间介质层102内。
结合参考图27至图32，图27是基于图24的剖面结构示意图，图28是基于图25的剖面结构示意图，图29是基于图26的剖面结构示意图，图30是基于图27的剖面结构示意图，图31是基于图28的剖面结构示意图，图32是基于29的剖面结构示意图，去除所述栅极层122(如图23所示)后，在所述隔离结构101上形成保护层410(如图32所示)。
所述保护层410覆盖所述隔离结构101，因此后续在去除所述栅氧化层121的过程中，所述保护410能够对所述隔离结构101起到保护作用，避免所述隔离结构101发生刻蚀损耗，从而防止位于所述隔离结构101内的部分鳍部110暴露的问题，且能够防止在所述鳍部110和所述隔离结构101顶部的拐角处(如图32中虚线圈所示)产生足部的问题，有利于避免短沟道效应的恶化，进而提高半导体器件的电学性能和良率。
因此，所述保护层410的材料与所述栅氧化层121的材料不同。本实施例中，所述保护层410的材料为氮化硅。在其他实施例中，所述保护层的材料还可以是氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮化硼、碳氮化硼或高k栅介质材料。
需要说明的是，所述保护层410的厚度不宜过小，也不宜过大。如果所述保护层410的厚度过小，则容易导致后续对所述隔离结构101的保护作用不明显，所述隔离结构101容易发生刻蚀损耗；如果所述保护层410的厚度过大，则造成工艺成本的浪费，且容易增加工艺风险。为此，本实施例中，所述保护层410的厚度为
Figure BDA0001314242650000131
至
Figure BDA0001314242650000132
以下结合附图，对形成所述保护层410的步骤做详细说明。
结合参考图27至图29，在所述栅氧化层121(如图29所示)表面和所述隔离结构101表面形成保护膜400(如图29所示)。
所述保护膜400为后续保护层410的形成提供工艺基础。
本实施例中，所述保护层410的材料为氮化硅，相应的，所述保护膜400的材料为氮化硅。
本实施例中，形成所述保护膜400的工艺为原子层沉积工艺。
因此，形成所述保护膜400的步骤中，所述保护膜400位于所述开口105(如图28所示)的侧壁和底部，所述保护膜400还位于所述层间介质层102的顶部。
在后续步骤中，为了去除所述栅氧化层121，则需要先去除所述保护膜400，暴露出所述栅氧化层121，所以为了在露出所述栅氧化层121的同时，保证所述隔离结构101上具有剩余保护膜400以保护所述隔离结构101，形成所述保护膜400后，位于所述隔离结构101表面的保护膜400厚度大于位于所述鳍部110侧壁上的保护膜400厚度。
由于所述原子层沉积工艺的工艺特性，所述隔离结构101表面、所述鳍部110顶部和所述层间介质层102顶部的工艺环境相同，所述开口105侧壁和所述鳍部110侧壁的工艺环境相同，因此所述隔离结构101表面、所述鳍部110顶部和所述层间介质层102顶部的保护膜400的厚度相同，所述开口105侧壁和所述鳍部110侧壁的保护膜400的厚度相同。
其中，位于所述隔离结构101表面的保护膜400厚度和位于所述鳍部110侧壁上的保护膜400厚度根据后续所述保护层410的厚度而定，也就是说，位于所述隔离结构101表面的保护膜400厚度与位于所述鳍部110侧壁上的保护膜400厚度的差值，为所述保护层410的厚度。
但是，所述保护膜400的厚度不宜过小，也不宜过大。如果所述保护膜400的厚度过小，难以控制所述保护膜400的厚度，提高形成所述保护膜400的工艺难度，尤其是位于所述鳍部110侧壁上的保护膜400；如果所述保护膜400的厚度过大，则造成工艺成本的浪费，且容易增加工艺风险。为此，本实施例中，形成所述保护膜400后，位于所述隔离结构101表面的保护膜400厚度为
Figure BDA0001314242650000141
至
Figure BDA0001314242650000142
位于所述鳍部110侧壁上的保护膜400厚度为
Figure BDA0001314242650000143
至
Figure BDA0001314242650000144
需要说明的是，所述隔离结构101表面和所述鳍部110顶部的保护膜400的厚度相同，后续暴露出所述栅氧化层121后，不仅所述隔离结构101上具有剩余保护膜400，所述鳍部110顶部也具有剩余保护膜400，因此通过合理设定所述保护膜400的厚度，可以避免出现后续所述鳍部110顶部上剩余保护膜400厚度过大的问题，从而避免出现所形成半导体器件的栅介质层厚度过大的问题，进而避免对所形成半导体器件的电学性能和良率产生不良影响。
相应的，根据位于所述隔离结构101表面的保护膜400厚度和位于所述鳍部110侧壁上的保护膜400厚度，合理设定所述原子层沉积工艺参数。
具体地，所述原子层沉积工艺的参数包括：采用的前驱体为含硅和氮的前驱体，工艺温度为80℃至200℃，压强为1mTorr至20Torr，前驱体的气体流量为500sccm至5000sccm，沉积次数为8次至100次。其中，所述沉积次数根据所述保护膜400的厚度而定。
所述原子层沉积工艺的压强越小，沉积速率越慢，且在较小的压强条件下，能够实现所述隔离结构101表面的保护膜400厚度大于所述鳍部110侧壁上的保护膜400厚度的工艺效果。
但是，所述原子层沉积工艺的压强不宜过小，也不宜过大。如果所述压强过小，则容易降低所述保护膜400的形成效率；如果所述压强过大，容易导致所述保护膜400的沉积速率过快，从而容易导致所述隔离结构101表面的保护膜400厚度与所述鳍部110侧壁上的保护膜400厚度的差异不明显的问题。为此，本实施例中，所述原子层沉积工艺的压强为1mTorr至20Torr。
结合参考30至图32，去除位于所述鳍部110侧壁上的栅氧化层121表面的保护膜400(如图29所示)，剩余保护膜400作为保护层410(如图2所示)，所述保护层410还位于所述鳍部110顶部的栅氧化层121表面。
通过去除位于所述鳍部110侧壁上的保护膜400，露出所述栅氧化层121，从而为后续去除所述栅氧化层121提供工艺基础。
本实施例中，去除位于所述鳍部110侧壁上的栅氧化层121表面的保护膜400所采用的工艺为湿法刻蚀工艺。
所述保护膜400的材料为氮化硅，相应的，所述湿法刻蚀工艺所采用的刻蚀溶液为磷酸溶液。其中所述湿法刻蚀工艺的具体参数根据位于所述鳍部110侧壁上的保护膜400厚度而定。
湿法刻蚀工艺具有各向同性刻蚀的特性，因此所述湿法刻蚀工艺不仅刻蚀位于所述鳍部110侧壁上的保护膜400，还刻蚀位于所述隔离结构101表面、所述鳍部110顶部、所述层间介质层102顶部和所述开口105侧壁的保护膜400。
且由于所述隔离结构101表面、所述鳍部110顶部和所述层间介质层102顶部的保护膜400的厚度相同，所述开口105侧壁和所述鳍部110侧壁的保护膜400的厚度相同，因此在所述湿法刻蚀工艺后，所述鳍部110侧壁和所述开口105侧壁的保护膜400被去除，所述隔离结构101表面、所述鳍部110顶部和所述层间介质层102顶部具有剩余保护膜400；也就是说，所述保护层410位于所述隔离结构101表面、所述鳍部110顶部和所述层间介质层102顶部。
需要说明的是，当所述衬底100还包括周边区(图未示)时，在形成所述保护膜400的步骤中，所述保护膜400还形成于所述周边区开口105的底部和侧壁、以及所述周边区的层间介质层102上；且在刻蚀所述保护膜400的步骤中，在所述周边区形成图形层(图未示)，因此所述保护层410还位于所述周边区开口105露出的栅氧化层121上、隔离结构101表面以及所述周边区的层间介质层102上。
结合参考33至图35，图33是基于图30的剖面结构示意图，图34是基于图31的剖面结构示意图，图35是基于32的剖面结构示意图，形成所述保护层410后，去除所述栅氧化层121(如图32所示)。
通过去除所述栅氧化层121，从而为后续形成高k栅介质层提供工艺基础。
本实施例中，采用干法刻蚀工艺去除所述栅氧化层121，所述干法刻蚀工艺为SiCoNi刻蚀工艺。
在另一实施例中，还可以采用Cartas刻蚀工艺去除所述栅氧化层。其中，所述Cartas刻蚀工艺指的是采用通过热处理所形成的氢氟酸对所述栅氧化层进行刻蚀的工艺。
所述鳍部110侧壁的栅氧化层121暴露在刻蚀环境中，因此所述鳍部110侧壁的栅氧化层121被刻蚀去除。
在去除所述栅氧化层121的工艺过程中，所述保护层410能够对所述隔离结构101起到保护作用，避免所述隔离结构101发生刻蚀损耗，从而防止位于所述隔离结构101内的部分鳍部110暴露的问题，且能够防止在所述鳍部110和所述隔离结构101顶部的拐角处(如图32中虚线圈所示)产生足部的问题。
由于所述保护层410还形成于所述鳍部110顶部的栅氧化层121上，因此在所述刻蚀工艺后，所述鳍部110顶部的栅氧化层121被保留。
所述保护层410的材料可作为栅介质材料，因此所述鳍部110顶部的保护层410、栅氧化层121以及后续所形成的高k栅介质层可作为叠层结构的栅介质层，相比所述鳍部110顶部仅形成有高k栅介质层的方案，位于所述鳍部110顶部拐角处的栅介质层厚度增大了，从而有利于提高半导体器件的可靠性性能，例如经时击穿(Time Dependent DielectricBreakdown，TDDB)等。
需要说明的是，当所述衬底100还包括周边区(图未示)时，由于所述周边区的保护膜400(如图29所示)被保留，即所述周边区的保护层410覆盖所述栅氧化层121，因此也相应增加了所述周边区所对应器件的栅介质层厚度，从而有利于提高周边器件的性能。
结合参考36至图38，图36是基于图33的剖面结构示意图，图37是基于图34的剖面结构示意图，图38是基于35的剖面结构示意图，去除所述栅氧化层121(如图32所示)后，形成横跨所述鳍部110的高k栅介质层510，所述高k栅介质层510覆盖所述鳍部110的部分侧壁和顶部表面。
通过采用高k栅介质层510材料代替传统的二氧化硅栅介质材料，从而克服由鳍式场效应管晶体管特征尺寸不断缩小所引起的漏电流问题。
所述高k栅介质层510的材料为相对介电常数大于氧化硅相对介电常数的栅介质材料。本实施例中，所述高k栅介质层510的材料为HfO2。在其他实施例中，所述高k栅介质层的材料还可以为HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
所述鳍部110顶部形成有所述保护层410，因此所述高k栅介质层510覆盖所述鳍部110侧壁以及所述鳍部110顶部的保护层410表面。
本实施例中，形成所述高k栅介质层510的工艺为原子层沉积工艺，因此所述高k栅介质层120还形成于所述隔离结构101表面的保护层410上、以及所述层间介质层102顶部；也就是说，所述高k栅介质层510位于所述开口105(如图37所示)的底部和侧壁、以及所述层间介质层102顶部。
需要说明的是，形成所述高k栅介质层510之前，还包括步骤：在所述鳍部110表面形成界面层(IL，Interfacial Layer)123(如图38所示)。
所述界面层123通过对所述鳍部110进行氧化所形成，因此所述界面层123仅形成于所述鳍部110的侧壁表面。相应的，所述界面层123位于所述鳍部110侧壁和所述高k栅介质层510之间。
本实施例中，所述鳍部110的材料为硅，因此所述界面层123的材料为氧化硅。
一方面，所述界面层123用于作为所形成半导体器件栅介质层的一部分；另一方面，所述界面层123用于为形成所述高k栅介质层510提供良好的界面基础，从而提高所形成高k栅介质层510的质量，减小所述高k栅介质层510与所述鳍部110之间的界面态密度，且避免所述高k栅介质层510与所述鳍部110直接接触造成的不良影响。
相应的，本发明还提供一种半导体结构。
继续结合参考36至图38，图36是在掺杂外延层位置处沿垂直于鳍部延伸方向割线(如图6中B1B2割线所示)的剖面结构示意图，图37是在PMOS区鳍部位置处沿鳍部延伸方向割线(如图6中C1C2割线所示)的剖面结构示意图，图38是在层间介质层开口位置处沿垂直于鳍部延伸方向割线(如图6中A1A2割线所示)的剖面结构示意图，所述半导体结构包括：
衬底100；鳍部110，位于所述衬底100上；隔离结构101，位于所述衬底100上，所述隔离结构101的顶部低于所述鳍部110的顶部；保护层410，位于所述隔离结构101上；高k栅介质层510，横跨所述鳍部110且覆盖所述鳍部110的部分侧壁和顶部表面。
所述衬底100为鳍式场效应晶体管的形成提供工艺操作基础，所述鳍部110用于提供鳍式场效应晶体管的沟道。
本实施例中，所述衬底100为硅衬底。
所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110的材料为硅。
所述鳍部110的侧壁可以与所述衬底100表面不垂直，即所述鳍部110的顶部尺寸小于底部尺寸，所述鳍部110的侧壁也可以与所述衬底100表面相垂直，即所述鳍部110的顶部尺寸等于底部尺寸。
本实施例中，以所述鳍式场效应晶体管为CMOS器件为例，所述衬底100包括PMOS区Ⅰ和NMOS区Ⅱ，且所述PMOS区Ⅰ和NMOS区Ⅱ为用于形成核心器件的核心区。在其他实施例中，所述衬底可以仅包括NMOS区或PMOS区。
需要说明的是，本实施例中，所述衬底100还可以包括用于形成周边器件(或称为输入/输出器件)的周边区(图未示)。
所述隔离结构101用于对相邻半导体器件起到隔离作用，还用于对相邻鳍部110起到隔离作用。
本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
需要说明的是，所述半导体结构还包括：位于所述隔离结构101上的层间介质层102，所述层间介质层102内具有贯穿所述层间介质层102的开口105(如图37所示)。
所述层间介质层102用于实现半导体器件之间的电隔离，也用于定义金属栅极结构的尺寸和位置。
本实施例中，所述层间介质层102的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅、氮氧化硅或碳氮氧化硅等其他介质材料。
由于所述PMOS区Ⅰ和NMOS区Ⅱ的层间介质层102的形成工艺相同，因此图37仅以所述PMOS区Ⅰ为例进行说明，未示出所述NMOS区Ⅱ的的结构示意图。
此外，当所述衬底100还包括周边区(图未示)时，所述开口105还位于所述周边区的层间介质层102内。
还需要说明的是，本实施例中，所述半导体结构还包括：位于所述高k栅介质层510和所述鳍部110顶部之间的栅氧化层121。
所述PMOS区Ⅰ和NMOS区Ⅱ为核心区，在半导体制造中，通常在所述PMOS区Ⅰ和NMOS区Ⅱ的鳍部110表面形成栅氧化层121，再去除所述栅氧化层121，随后在露出的鳍部110上形成高k栅介质层510。
所述保护层410用于在去除所述栅氧化层121的过程中，对所述隔离结构101起到保护作用，避免所述隔离结构101发生刻蚀损耗，从而防止位于所述隔离结构101内的部分鳍部110暴露的问题，且能够防止在所述鳍部110和所述隔离结构101顶部的拐角处(如图32中虚线圈所示)产生足部的问题，有利于避免短沟道效应的恶化，进而提高半导体器件的电学性能和良率。
由于所述保护层410通过沉积工艺形成，且在形成所述保护层410的步骤中，所述保护层410覆盖所述鳍部110顶部的栅氧化层121以及所述层间介质层102顶部，因此去除所述栅氧化层121的步骤中，所述鳍部110顶部的栅氧化层121在所述保护层410的保护作用下被保留；相应的，所述保护层410还位于所述高k栅介质层510和所述栅氧化层121之间，所述保护层410还位于所述层间介质层102顶部。
具体地，所述保护层410位于所述开口105露出的隔离结构101表面、所述开口105露出的鳍部110顶部以及所述层间介质层102顶部。也就是说，所述保护层410位于所述开口105底部和层间介质层102顶部。
所述保护层410的材料与所述栅氧化层121的材料不同。本实施例中，所述保护层410的材料为氮化硅。在其他实施例中，所述保护层的材料还可以是氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮化硼、碳氮化硼或高k栅介质材料。
需要说明的是，所述保护层410的厚度不宜过小，也不宜过大。如果所述保护层410的厚度过小，则容易导致对所述隔离结构101的保护作用不明显，所述隔离结构101容易发生刻蚀损耗；如果所述保护层410的厚度过大，则造成工艺成本的浪费，且容易增加工艺风险。为此，本实施例中，所述保护层410的厚度为
Figure BDA0001314242650000211
至
Figure BDA0001314242650000212
所述高k栅介质层510用于克服由鳍式场效应管晶体管特征尺寸不断缩小所引起的漏电流问题。
所述高k栅介质层510的材料为相对介电常数大于氧化硅相对介电常数的栅介质材料。本实施例中，所述高k栅介质层510的材料为HfO2。在其他实施例中，所述高k栅介质层的材料还可以为HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
所述鳍部110顶部具有所述保护层410，因此所述高k栅介质层510覆盖所述鳍部110侧壁以及所述鳍部110顶部的保护层410表面。
本实施例中，所述高k栅介质层510通过沉积工艺形成，因此所述高k栅介质层120还位于所述隔离结构101表面的保护层410上、以及所述层间介质层102顶部的保护层410上。
也就是说，所述高k栅介质层510位于所述开口105底部和所述层间介质层102顶部的保护层410上、以及所述开口105的侧壁上。
本发明所述半导体结构采用前述形成方法所形成，对所述半导体结构的具体描述，请参考前述实施例中的相应描述，在此不再赘述。
所述半导体结构的隔离结构101的损耗较少，从而防止位于所述隔离结构101内的部分鳍部110暴露的问题，且能够防止在所述鳍部110和所述隔离结构101顶部的拐角处产生足部(如图32中虚线圈所示)的问题，有利于避免短沟道效应的恶化，进而提高半导体器件的电学性能和良率。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (15)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底以及位于所述衬底上分立的鳍部；
在所述衬底上形成隔离结构，所述隔离结构的顶部低于所述鳍部的顶部；
形成横跨所述鳍部的伪栅结构，所述伪栅结构覆盖所述鳍部的部分侧壁和顶部表面，所述伪栅结构包括栅氧化层以及位于所述栅氧化层上的栅极层，所述栅极层还覆盖部分所述隔离结构；
去除所述栅极层，露出所述隔离结构；
去除所述栅极层后，在所述隔离结构上形成保护层，所述保护层覆盖所述隔离结构，所述保护层的材料与所述栅氧化层的材料不同；
形成所述保护层后，去除所述栅氧化层；
去除所述栅氧化层后，形成横跨所述鳍部的高k栅介质层，所述高k栅介质层覆盖所述鳍部的部分侧壁和顶部。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护层的材料为氮氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮化硼、碳氮化硼或高k栅介质材料。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护层的厚度为
Figure FDA0002971526050000011
至
Figure FDA0002971526050000012
4.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述隔离结构上形成保护层的步骤包括：
在所述栅氧化层表面和所述隔离结构表面形成保护膜；
去除位于所述鳍部侧壁上的栅氧化层表面的保护膜，剩余保护膜作为保护层。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，形成所述保护膜后，位于所述隔离结构表面的保护膜厚度大于位于所述鳍部侧壁上的保护膜厚度。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述保护层还位于所述鳍部顶部的栅氧化层表面。
7.如权利要求5所述的半导体结构的形成方法，其特征在于，形成所述保护膜后，位于所述隔离结构表面的保护膜厚度为
Figure FDA0002971526050000021
至
Figure FDA0002971526050000022
位于所述鳍部侧壁上的保护膜厚度为
Figure FDA0002971526050000023
至
Figure FDA0002971526050000024
8.如权利要求4所述的半导体结构的形成方法，其特征在于，形成所述保护膜的工艺为原子层沉积工艺。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述保护膜的材料为氮化硅，所述原子层沉积工艺的参数包括：采用的前驱体为含硅和氮的前驱体，工艺温度为80℃至200℃，压强为1mTorr至20Torr，前驱体的气体流量为500sccm至5000sccm，沉积次数为8次至100次。
10.如权利要求4所述的半导体结构的形成方法，其特征在于，去除位于所述鳍部侧壁上的栅氧化层表面的保护膜所采用的工艺为湿法刻蚀工艺。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述栅氧化层的工艺为热氧化工艺。
12.一种半导体结构，其特征在于，包括：
衬底；
鳍部，位于所述衬底上；
栅氧化层，位于所述鳍部的部分侧壁和顶部表面；
隔离结构，位于所述衬底上，所述隔离结构的顶部低于所述鳍部的顶部；保护层，位于所述隔离结构上，所述保护层覆盖所述隔离结构，所述保护层的材料与所述栅氧化层的材料不同；
高k栅介质层，横跨所述鳍部且覆盖所述鳍部的部分侧壁和顶部。
13.如权利要求12所述的半导体结构，其特征在于，所述保护层的材料为氮氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮化硼、碳氮化硼或高k栅介质材料。
14.如权利要求12所述的半导体结构，其特征在于，所述保护层的厚度为
Figure FDA0002971526050000025
至
Figure FDA0002971526050000026
15.如权利要求12所述的半导体结构，其特征在于，所述半导体结构还包括：
位于所述高k栅介质层和所述鳍部顶部之间的栅氧化层；
所述保护层还位于所述高k栅介质层和所述栅氧化层之间。
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