CN115630408A - 一种pcb-芯片混合指纹的安全提取结构 - Google Patents

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Abstract

本发明提供了一种PCB‑芯片混合指纹的安全提取结构，其特征在于：包括印制电路板和设置在印制电路板内的指纹提取电路，所述印制电路板上方设有芯片，芯片内部设有PUF电路，印制电路板包括底层印制电路板和顶层印制电路板，所述指纹提取电路包括分立电阻和埋入式电容；所述指纹提取电路通过芯片的端口与芯片内部PUF电路进行串接。本发明的安全提取结构通过提取芯片内部和电路板级混合的延时信号，实现了芯片内部的信息密钥安全保护，具有很好的防篡改和防伪造效果。

Description

一种PCB-芯片混合指纹的安全提取结构
技术领域
本发明属于集成电路设计以及硬件安全防伪领域，更具体地，涉及一种PCB-芯片混合指纹的安全提取结构。
背景技术
硬件是构建芯片信息***的基石，但当前攻击者可以通过物理探测、侵入式与半侵入式等硬件攻击技术直接获取芯片内存储的关键数据甚至数字密钥，所以硬件安全存在一定隐患，因此，加强硬件安全技术至关重要。PUF(Physical Unclonable Function, PUF)是一种极具前景的硬件安全原语，通过提取电路在制造过程中不可避免的工艺偏差来生成设备独一无二的指纹，当PUF接收到输入激励（Challenge）时，可以产生与之对应的响应（Response）。它可用于提供独特的身份，或生成和存储加密密钥，以防止物理设备的篡改攻击。
当前，设备指纹信息可从芯片中提取，也可以从印制电路板（PCB）中提取。芯片级指纹信息来源主要是输入信号在传输路径上的延时、频率和功耗。这些信息可以用于物联网设备的加密、认证和身份识别等应用。但新的研究发现，芯片拆焊、去封装等侵入操作不会对芯片内部产生影响从而改变PUF的映射关系，这就导致PUF可受光子、电磁辐射分析等半侵入式物理攻击。基于印制电路板（PCB）的指纹技术通过提取PCB在制造过程中的随机性差异生成独特指纹，包括提取迹线阻抗、特定电路的输出变化等参数并将其量化为数字响应，主要用于电路板防伪认证。然而，PCB指纹技术无法检测到针对芯片的篡改和伪造，同时自身也容易被攻击者探测。
且目前的PUF技术的安全防护只针对芯片，如果芯片外部电路受损或改变时，其内部PUF的响应不会随之而改变，即PUF技术目前无法有效应对外部PCB电路的篡改攻击、拆焊等物理攻击，这就导致了外部印制电路板的认证需要另辟蹊径。
针对上述问题，本申请拟提出一种“PCB-芯片”混合指纹的安全提取结构，通过电路板上的RC延时电路产生物理特征信号并将该信号引入到芯片内部，与芯片内部的PUF电路进行耦合量化成混合数字指纹并从中提取稳定且高熵的密钥。实现了芯片级的入侵保护和电路板级篡改的检测。该结构整体上具有不可克隆的特点，进而保证硬件***的安全性与可信度。
发明内容
针对背景技术当中所提到的芯片级PUF电路容易受到侵入式攻击和基于印制电路板PUF容易被篡改伪造的问题。本发明提供了面向PCB与芯片安全的混合指纹提取结构。旨在提取芯片内部和电路板级混合的延时信号，从而实现了芯片内部的信息密钥安全保护，同时也到达到了防止电路板被篡改和伪造的目的。
本发明为解决现有技术中存在的问题采用的技术方案如下：
一种PCB-芯片混合指纹的安全提取结构，包括印制电路板（PCB）和设置在印制电路板内的指纹提取电路，所述印制电路板上方设有芯片1，芯片1内部设有PUF电路2，印制电路板包括底层印制电路板13和顶层印制电路板10，所述指纹提取电路包括分立电阻9和埋入式电容；所述指纹提取电路通过芯片1的端口与芯片内部PUF电路2进行串接。
所述芯片1采用球栅阵列封装（Ball Grid Array Package，BGA）技术封装，芯片1外部设有若干芯片引脚。
所述若干芯片引脚为芯片内部PUF电路与顶层印制电路板10的连接引脚。
所述PUF电路2包括但不限于采用Arbiter、RO等常用PUF电路实现。
所述指纹提取电路包括两个分立电阻9和两个埋入式双层锯齿电容5，两个双层锯齿电容5分别与两个分立电阻9串联，每个双层锯齿电容5与分立电阻9组成的指纹提取电路与芯片1通过芯片1引脚连通。
所述顶层印制电路板10上开设有通孔A4，指纹提取电路通过通孔A4与芯片引脚连通，进而与芯片内PUF电路连接。
所述双层锯齿电容5包括平行设置的两层结构，包括上层电容电路板和下层电容电路板，所述上层电容电路板上设置有若干上层印制铜迹线6，所述下层电容电路板上设置有下层印制铜迹线7，上下层印制铜迹线均包括若干条在贴合于电容电路板面均呈锯齿状分布的铜迹线。
所述底层印制电路板13上设置有基底8，双层锯齿电容5设置在基底8上，所述分立电阻9设置在印制电路板与双层锯齿电容5之间。
所述双层锯齿电容5上开设有贯通电容、基底8和底层印制电路板13的通孔B11，双层锯齿电容5通过通孔B11接地。
所述双层锯齿电容5上开设有贯通电容的通孔C12，双层锯齿电容5通过通孔C12与分立电阻9电路连接。
印制电路板（PCB）上的RC延时电路结构由电容器和分立电阻构成。对于板上的一阶RC延时电路，使用金属铜迹线设计了一个双层锯齿电容器，如图2所示，通过印制在上层电容电路板上的上层印制铜迹线6，和印制在下层电容电路板上的下层印制铜迹线7组成双层锯齿电容5，上下层铜迹线均贴合于电容电路板面呈锯齿状分布，双层锯齿电容5内形成了一个横向和垂直叠加的电容，充电时其内部会产生横向电场和垂直电场。
每组分立电阻和埋入式电容串联构成了PCB偏差提取电路，将该结构嵌入印制电路板的内层并布局于芯片1的下方，如图1所示。通过通孔与芯片的引脚连接，从而将PCB指纹特征信号引入芯片内部的PUF电路。在该延时电路中，主要的延时特性是由电容贡献的，本发明中双层锯齿电容的锯齿铜迹线结构可以得到足够大的电容密度，进而实现难以仿制的工艺制作偏差。由于电路板PCB在制造过程中的随机工艺差异，其电容延时特性可以看成每一个PCB独有的指纹信息，不同的PCB由于其电容的制造偏差将会产生不同的延时特性。当把RC电路通过引脚引入芯片内PUF当中时，它等同于续接了内部断开的延迟路径，这些新延迟链同时包含了PCB级与芯片级的延时信息。当片内的信号到达输出I/O口时，会转化为RC电路的输入电压，通过对电容的充电达到延时的效果，最后由芯片引脚返回到芯片内部电路当中。从而将PCB特有的指纹信息与芯片内部PUF电路串接耦合用以产生数字响应1或者0。整个混合型PUF结构完全基于数字化实现的，不需要额外的模拟电路即可达到需要的延时效果，同时它反映了PCB迹线延时及阻抗、电容器、电阻、I/O和IC工艺的变化。
与现有的技术相比，本发明的有益效果：
本发明提供的“PCB-芯片”混合指纹的安全提取结构，包括印制电路板（PCB）上的PCB指纹提取电路结构和芯片内部的片上PUF电路结构。PCB指纹提取电路通过RC所构成延迟电路可以提取PCB在制造过程中的随机差异，芯片内部的片上PUF电路结构可以提取芯片在制造过程中的随机性差异，两者通过芯片端口进行耦合串接，最终产生包含每个PCB特有信息的数字响应。总的来说，该PUF电路将芯片和电路板在制造过程中的随机性差异转换成独一无二的输入-输出对应关系。
与现有技术相比，本发明将双层锯齿电容嵌入芯片下方的PCB内层，并与分立电阻和BGA封装的引脚结合，攻击者无法对引脚上的信号实施任何探测，而且即使被探测也无法被伪造，任何改变外部电路板物理环境的尝试都会导致输出结果永久失效，且无法重建，因此具有很好的防篡改和防伪造效果。并且，本发明中的双层锯齿电容结构不仅能够增大电容密度，而且能够获得足够多的制造误差，使得其PCB的独有指纹信息更难以仿制。芯片和PCB完全耦合成一个完整的不可分割的整体，因此该结构可以实现防篡改和防探测特性外，最重要的是防侵入攻击破坏，进而实现完备的半侵入式攻击防护，实现硬件***级的安全与可信。
附图说明
图1 为与BGA封装芯片结合的埋入式电容体系结构；
图2 为双层锯齿电容立体结构示意图；
图3为 Arbiter PUF延时电路与PCB的RC延时电路耦合结构；
其中：1-芯片，2- PUF电路，3-芯片引脚，4-通孔A，5- 双层锯齿电容，6-上层印制铜迹线，7-下层印制铜迹线，8-基底，9-分立电阻，10-顶层印制电路板，11-通孔B，12-通孔C，13-底层印制电路板。
具体实施方式
下面通过实施例，并结合附图，对本发明的技术方案作进一步具体的说明，如图1-2所示，本发明提供了一种基于PCB与芯片安全的混合指纹提取架构，该结构主要包括印制电路板（PCB）上的PCB指纹提取电路结构和芯片内部的片上PUF电路结构，如图1所示。PCB指纹提取电路结构由RC延迟电路组成；芯片内部的PUF电路包括但不限于采用Arbiter、RO等常用PUF电路实现。该结构中双层锯齿电容被嵌入在芯片下方的PCB内层，并与分立电阻和BGA封装的Pad引脚结合，从而将外部PCB电路板的物理特征耦合到PUF电路内。通过该方式，可以将PUF电路的状态输出与PCB的指纹提取电路完整性的建立起了耦合和对应联系，任何将芯片拆卸或破坏外部线路等尝试进行伪造的行为都会破坏芯片与PCB板之间的联系，从而导致PUF的输出永久改变。
对于印制电路板上的一阶RC延时电路，基本要求是它们要表现出足够的PCB制造变化，考虑到要与片内延时信号进行匹配，电容值也需要控制在一个合理的范围。较大的容值会使外部延时电路比内部PUF具有更明显的延时偏差，这将导致响应偏置性急速恶化，并且增加PCB面积消耗，较小的容值又难以提取到足够的PCB指纹特征。
所以，我们使用金属铜线设计了一个双层锯齿电容5，如图2。铜线分别附着在双层电容电路板上，并且有端子使它们形成了一个横向和垂直叠加的电容，充电时其内部会产生横向电场和垂直电场。铜线呈锯齿状分布，它们在很小的面积内互相包围。这样的目的有三个：1）获得足够的制造误差；2）增大电容密度；3）增加仿制难度。对于电阻，由于其制造精度一般较高，我们采用了分立电阻。
电容器和电阻构成了PCB偏差提取电路，其主要外部偏差由双层锯齿电容5贡献。将它嵌入PCB板的内层并布局于芯片的下方，如图1所示。通过通孔与芯片的引脚连接，从而将PCB指纹特征信号引入芯片内部，这样保证了PUF不受芯片入侵攻击和电路板克隆、篡改等操作
具体实例工作过程如下：
本发明所采用的片内PUF以Arbiter PUF电路为实例进行说明混合指纹的安全提取结构。如图3所示，芯片内部的Arbiter PUF电路由一个N级开关延迟模块和一个Arbiter模块构成；开关延迟模块可以但不限于采用N个（N为大于1的正整数）二选二的多路开关级联构成，N个多路开关在N比特激励信号b的控制下形成两条延时路径，包括延时路径1和延时路径2。两条路径通过芯片引脚Pad0，Pad1，Pad2和Pad3与外部PCB指纹提取电路相连，外部PCB指纹提取电路为RC延时电路，在该延时电路中，主要的延时特性是由电容C贡献的，本发明中电容结构可以得到足够大的电容密度，进而实现难以仿制的工艺制作偏差。这样就能够建立芯片与PCB板的紧耦合，进而可以产生唯一的激励-响应对应关系。
具体工作过程：如图3所示，当输入N位激励信号b时，N个多路开关会在N位激励信号b的控制下形成两条延时路径----延时路径1和延时路径2。由于芯片在制造过程中存在不可避免的工艺偏差，故在理想状态下本应该对称的两条延迟路径在工况下所产生的延迟信号存在一定偏差，从而生成了两路不同的片内延迟信号。本发明将PCB双层锯齿电容嵌入芯片下方的PCB内层，并与分立电阻和球状引脚栅格阵列封装（BGA）的芯片引脚结合构成RC延时电路，经过芯片引脚分别接入芯片内的延迟路径1和延迟路径2中。芯片内部的N级开关延迟模块通过芯片引脚Pad0和Pad1与外部RC延时电路模块相连构成延时路径1。通过芯片引脚Pad2和Pad3与外部RC延时电路模块相连构成延时路径2。由于印刷电路板（PCB）在制造过程中的随机工艺差异，两条在设计时完全相同的RC延迟模块在制造后也会有所差异，因此会产生两路不同的RC延迟信号，该RC延迟信号叠加在片上Arbiter PUF电路延迟信号上，最后将总延迟信号输入到芯片内部的Arbiter模块，Arbiter模块再根据两条延迟路径上总延迟信号的大小生成数字响应0或者1。只需要用到4个Pad引脚和2条外部延迟线，就可以生成2N个激励响应对，对外部引脚和资源的消耗很小。
本发明的保护范围并不限于上述的实施例，显然，本领域的技术人员可以对本发明进行各种改动和变形而不脱离本发明的范围和精神。倘若这些改动和变形属于本发明权利要求及其等同技术的范围内，则本发明的意图也包含这些改动和变形在内。

Claims (10)

1.一种PCB-芯片混合指纹的安全提取结构，其特征在于：包括印制电路板和设置在印制电路板内的指纹提取电路，所述印制电路板上方设有芯片，芯片内部设有PUF电路，印制电路板包括底层印制电路板和顶层印制电路板，所述指纹提取电路包括分立电阻和埋入式电容；所述指纹提取电路通过芯片的端口与芯片内部PUF电路进行串接。
2.如权利要求1所述的一种PCB-芯片混合指纹的安全提取结构，其特征在于：所述芯片采用球栅阵列封装技术封装，芯片外部设有若干芯片引脚。
3.如权利要求2所述的一种PCB-芯片混合指纹的安全提取结构，其特征在于：所述若干芯片引脚为芯片内部PUF电路与顶层印制电路板的连接引脚。
4.如权利要求2所述的一种PCB-芯片混合指纹的安全提取结构，其特征在于：所述顶层印制电路板上开设有通孔A，指纹提取电路通过通孔A与芯片引脚连通，进而与芯片内PUF电路连接。
5.如权利要求1所述的一种PCB-芯片混合指纹的安全提取结构，其特征在于：所述PUF电路采用Arbiter或RO电路实现。
6.如权利要求2所述的一种PCB-芯片混合指纹的安全提取结构，其特征在于：所述指纹提取电路包括两个分立电阻和两个埋入式双层锯齿电容，两个双层锯齿电容分别与两个分立电阻串联，每个双层锯齿电容与分立电阻组成的指纹提取电路与芯片通过芯片引脚连通。
7.如权利要求6所述的一种PCB-芯片混合指纹的安全提取结构，其特征在于：所述双层锯齿电容包括平行设置的两层结构，包括上层电容电路板和下层电容电路板，所述上层电容电路板上设置有若干上层印制铜迹线，所述下层电容电路板上设置有下层印制铜迹线，上下层印制铜迹线均包括若干条在贴合于电容电路板面均呈锯齿状分布的铜迹线。
8.如权利要求6所述的一种PCB-芯片混合指纹的安全提取结构，其特征在于：所述底层印制电路板上设置有基底，双层锯齿电容设置在基底上，所述分立电阻设置在印制电路板与双层锯齿电容之间。
9.如权利要求8所述的一种PCB-芯片混合指纹的安全提取结构，其特征在于：所述双层锯齿电容上开设有贯通电容、基底和底层印制电路板的通孔B，双层锯齿电容通过通孔B接地。
10.如权利要求6所述的一种PCB-芯片混合指纹的安全提取结构，其特征在于：所述双层锯齿电容上开设有贯通电容的通孔C，双层锯齿电容通过通孔C与分立电阻电路连接。
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