CN115376895A - 图案化结构及其制造方法 - Google Patents

Abstract

一种制造图案化结构的方法包括以下流程。于第一方向上依序堆叠形成硬遮罩层与光阻层。光阻层形成于硬遮罩层上。于垂直第一方向的第二方向上对硬遮罩层与光阻层执行等向性蚀刻工艺，使得硬遮罩层在第二方向上的宽度小于光阻层在第二方向上的宽度。如此，减少破坏光阻层厚度与形状并缩短硬遮罩层的尺寸，有利于后续形成的结构或元件的关键尺寸精确缩小。

Description

图案化结构及其制造方法

技术领域

本发明有关于图案化结构以及制造图案化结构的方法。

背景技术

对于半导体结构或半导体元件的工艺来说，通过遮罩(mask)来实现图案化，是相当重要且受重视的步骤。尤其对于形成的半导体结构或半导体元件来说，遮罩的尺寸，与半导体结构或半导体元件上的关键尺寸(critical dimension,CD)有相当的关联性。

如何在确保遮罩尺寸能够缩小的前提下，确保遮罩上通过光阻(photoresist)形成的图案不受损，为本领域技术人员所欲解决的问题之一。

发明内容

本发明的一态样有关于制造图案化结构的方法。

根据本发明的一实施方式，一种制造图案化结构的方法包括以下流程。于第一方向上依序堆叠形成硬遮罩层与光阻层。光阻层形成于硬遮罩层上。于垂直第一方向的第二方向上对硬遮罩层与光阻层执行等向性蚀刻工艺，使得硬遮罩层在第二方向上的宽度小于光阻层在第二方向上的宽度。

根据本发明的一实施方式，在于向上依序堆叠形成硬遮罩层与光阻层的步骤中，硬遮罩层与光阻层依序堆叠形成于底层上。光阻层的材料相同于底层的材料。

根据本发明的一实施方式，方法进一步包括通过该光阻层图案化硬遮罩。

在一些实施方式中，在于第一方向上依序堆叠形成硬遮罩层与光阻层的步骤中，硬遮罩层与光阻层依序堆叠形成于底层上，底层为半导体材料层，在执行等向性蚀刻工艺后，通过被图案化的硬遮罩层的图案来图案化半导体材料层。

根据本发明的一实施方式，在执行等向性蚀刻工艺前，于第一方向直接蚀刻光阻层与硬遮罩层，以同时减少光阻层在第二方向上的宽度以及硬遮罩层在第二方向上的宽度。

根据本发明的一实施方式，等向性蚀刻工艺使用自由基化合物。

根据本发明的一实施方式，在执行等向性蚀刻工艺后，光阻层在第一方向上完全覆盖硬遮罩层。

根据本发明的一实施方式，其中在执行等向性蚀刻工艺后，光阻层在第一方向上具有均等的厚度。

本发明的一态样有关于一种图案化结构。光阻层在第一方向上具有均等的厚度。

根据本发明的一实施方式，一种图案化结构包括硬遮罩层以及光阻层。光阻层于第一方向上堆叠于硬遮罩层上。硬遮罩层在第二方向的宽度小于光阻层在第二方向上的宽度，第二方向垂直于第一方向。光阻层在第一方向上完全覆盖硬遮罩层。

在本发明一或多个实施方式中，光阻层在第一方向上具有均等的厚度。

综上所述，通过于堆叠的硬遮罩层与光阻层的侧面执行高蚀刻选择比的等向性蚀刻，即可确保在不破坏光阻层厚度与形状的基础下，缩短硬遮罩层的尺寸，从而有利于减少后续形成的结构或元件的关键尺寸。

以上所述仅用以阐述本发明所欲解决的问题、解决问题的技术手段、及其产生的功效等等，本发明的具体细节将在下文的实施方式及相关图式中详细介绍。

附图说明

本发明的优点与图式，应由接下来列举的实施方式，并参考附图，以获得更好的理解。这些图式的说明仅仅是列举的实施方式，因此不该认为是限制了个别实施方式，或是限制了发明权利要求书的范围。

图1至图3根据本发明的一实施方式绘示制造用于图案化的结构的方法中不同流程的剖面示意图；

图4根据本发明的一实施方式绘示制造图案化结构的方法的流程图；以及

图5至图7根据本发明的一实施方式绘示制造图案化结构的方法中不同流程的剖面示意图。

【符号说明】

100:图案化结构

120:底层

140:硬遮罩层

160:光阻层

165:有效光阻区域

200:方法

210～230:流程

300:图案化结构

320:底层

340:硬遮罩层

360:光阻层

400:等向性蚀刻

D1:方向

D2:方向

T1:厚度

T2:厚度

T3:厚度

T4:厚度

W1:宽度

W2:宽度

W3:宽度

W4:宽度

具体实施方式

下文举实施例配合所附图式进行详细说明，但所提供的实施例并非用以限制本发明所涵盖的范围，而结构运作的描述非用以限制其执行的顺序，任何由元件重新组合的结构，所产生具有均等功效的装置，皆为本发明所涵盖的范围。另外，附图仅以说明为目的，并未依照原尺寸作图。为便于理解，下述说明中相同元件或相似元件将以相同的符号标示来说明。

另外，在全篇说明书与权利要求书所使用的用词(terms)，除有特别注明外，通常具有每个用词使用在此领域中、在此发明的内容中与特殊内容中的平常意义。某些用以描述本发明的用词，将于下或在此说明书的别处讨论，以提供本领域技术人员在有关本发明的描述上额外的引导。

在本文中，“第一”、“第二”等等用语仅是用于区隔具有相同技术术语的元件或操作方法，而非旨在表示顺序或限制本发明。

此外，“包含”、“包括”、“提供”等相似的用语，在本文中都是开放式的限制，意指包含但不限于。

进一步地，在本文中，除非内文中对于冠词有所特别限定，否则“一”与“该”可泛指单一个或多个。将进一步理解的是，本文中所使用的“包含”、“包括”、“具有”及相似词汇，指明其所记载的特征、区域、整数、步骤、操作、元件与/或组件，但不排除其所述或额外的其一个或多个其它特征、区域、整数、步骤、操作、元件、组件，与/或其中的群组。

请参照图1至图3。图1至图3根据本发明的一实施方式绘示制造用于图案化的结构的方法中不同流程的剖面示意图。

如图1所示，在本发明的一实施方式中，图案化的结构包括堆叠的硬遮罩(hardmask,HD)层140与光阻(photoresist,PR)层160。在垂直的第一方向D1上，硬遮罩层140与光阻层160依序堆叠于底层(under layer,UL)120上。

在一些实施方式中，底层120例如是半导体材料的层，例如包括硅基板的层。硬遮罩层140形成于底层120之上，随后光阻层160形成于硬遮罩层140上。如此，可以通过光阻层160于硬遮罩层140上形成图案，再通过硬遮罩层140上的图案来图案化半导体材料的底层120。

在一些实施方式中，底层120的材料相同于光阻层160，或是其它光阻材料。硬遮罩层140形成于底层120之上，随后光阻层160形成于硬遮罩层140上。如此，可以通过光阻层160于硬遮罩层140上形成图案，光阻材料的底层120则作为光阻层160的延伸层，通过硬遮罩层140来形成进一步的光阻图案。

为了简单说明的目的，相同或相似的尺寸、长度、宽度或厚度使用相同或相似的标号来表示。在图1至图3中，硬遮罩层140在第一方向D1具有厚度T1，并在第二方向D2上具有宽度W1，其中第二方向D2垂直于第一方向D1。相似地，光阻层160在第一方向D1具有厚度T2，并在第二方向D2上具有宽度W2。在本发明中，第一方向D1指堆叠的垂直方向，第二方向D2指水平延伸的方向，第二方向D2垂直第一方向D1。

图2接续图1。为了减少硬遮罩层140的尺寸，先移除部分的光阻层160，使部分的硬遮罩层140裸露而不为光阻层160所覆盖。不为光阻层160覆盖的硬遮罩层140将能够被移除。

如图2所示，部分的光阻层160被移除，使得光阻层160的宽度W2减少。这样的制造可以被称作是光阻层160的修剪(trim)工艺。在一些实施方式中，使光阻层160宽度W2减少的修剪工艺，可以通过等离子体(plasma)来实现。由于是通过等离子体来实现修剪工艺，伴随宽度W2的减少，光阻层160的厚度T2也会随之减少。这使得光阻层160的厚度T2可能会偏离设计的数值。

图3接续图2。基于修剪后宽度W2减少的光阻层160，裸露部分的硬遮罩层140能够通过蚀刻(etch)工艺而被移除。在本实施方式中，硬遮罩层140未被光阻层160覆盖的部分被移除，硬遮罩层140的宽度W1减少，形成图案化结构100。图案化结构100能够用于图案化底层120。

在一些实施方式中，硬遮罩层140的蚀刻，也会与光阻层160作用。因此，伴随硬遮罩层140的蚀刻，光阻层160也会被侵蚀(erosion)。由于硬遮罩层140是由外向内来蚀刻，光阻层160的侵蚀也是由外向内。如此，光阻层160将不再均匀，而形成一个凸出的山丘形状，在图3中以虚线表示。这对应到，针对第二方向D2上的不同位置，光阻层160的有效光阻区域165的厚度将有所不同。这将使得后续通过光阻层160对硬遮罩层140做进一步工艺时，于硬遮罩层140上的图案可能偏离设计，导致硬遮罩层140上图案所对应的关键尺寸(CD)/IMB不稳定。当要再根据硬遮罩层140执行图案化来形成半导体结构/元件时，也将可能偏离预先设计的图案与关键尺寸。

请参照图4，并根据图4绘示的不同流程分别参照图5至图7。图4根据本发明的一实施方式绘示制造图案化结构300的方法200的流程图。在本实施方式中，方法200包括流程210至流程230。图5至图7根据本发明的一实施方式绘示制造图案化结构300的方法200中不同流程的剖面示意图。

请同时参照图4与图5。在流程210，在垂直的第一方向D1上形成依序堆叠的硬遮罩层340以及光阻层360。在本实施方式中，硬遮罩层340以及光阻层360依序形成于底层320之上。

在一些实施方式中，底层320例如是半导体材料的层，例如包括硅基板的层。硬遮罩层340形成于底层320之上，随后光阻层360形成于硬遮罩层340上。如此，可以通过光阻层360于硬遮罩层340上形成图案，再通过硬遮罩层340上的图案来图案化半导体材料的底层320。而在一些实施方式中，底层320的材料是光阻材料，例如相同于光阻层360，使得在通过硬遮罩层340图案化后，光阻材料的底层320则作为光阻层360的延伸层，通过硬遮罩层340来形成进一步的光阻图案。

在图5至图7中，硬遮罩层340在垂直的第一方向D1具有厚度T3，并在侧向的第二方向D2上具有宽度W3。第二方向D2垂直于第一方向D1。相似地，光阻层360在第一方向D1具有厚度T4，并在第二方向D2上具有宽度W4。

请回到图5。在图5中，硬遮罩层340与光阻层360例如可以通过沉积工艺来形成。通过方法200的后续流程，可以减少硬遮罩层340的宽度W3减少至预定厚度，其为原本厚度的一半或一半以下，使得硬遮罩层340的尺寸减小。举例而言，硬遮罩层340的宽度W3在形成时例如为40纳米，通过方法200的后续流程，可以减少硬遮罩层340的宽度W3至20纳米，但并不以此限制本发明。与此同时，覆盖减小后硬遮罩层340的光阻层360的中心部分，也能够不会有厚度不均的问题。

请同时参照图4与图6。在选择性的流程220，同时减少硬遮罩层340与光阻层360在垂直第一方向D1的第二方向D2上的宽度W3与宽度W4。应留意到，此时硬遮罩层340的宽度W3尚未减少至所设计的最终厚度。可以理解为，在减少硬遮罩层340至所设计的尺寸前，可以先初步地移除硬遮罩层340的外部，以增加整体流程的速度。

如图6所示，经设计，光阻层360部分被移除后，保留的厚度T4应足够执行后续图案化硬遮罩层340的流程。

在一些实施方式中，能够于第一方向D1提供蚀刻，借以直接蚀刻到光阻层360与硬遮罩层340，借以在第二方向D2上同时减少光阻层360的宽度W4以及硬遮罩层340的宽度W3。

在一些实施方式中，选择性的流程220，可以通过例如图2与图3来实现。详细而言，可以通过等离子体对光阻层360执行修剪工艺，再通过蚀刻方式移除外侧裸露的硬遮罩层340。如此一来，虽然光阻层360的外侧部分可能因侵蚀而厚度不均(未绘示)，对光阻层360中心部分影响较少，仍能确保光阻层360中心覆盖到硬遮罩层340的部分厚度是大致均匀的。

在一些实施方式中，可以设置硬遮罩层340减少的宽度小于预定值，进而确保光阻层360受侵蚀的幅度小，从而使光阻层360的外侧边缘相对中心厚度的不均匀情况不明显，确保光阻层360整体的厚度T4仍保有一定程度的均匀性。

请同时参照图4与图7。在流程230，于第二方向D2提供对硬遮罩层340与光阻层360执行等向性蚀刻(isotropic etching)400，使硬遮罩层340的宽度W3小于光阻层360的宽度W4。意即，在堆叠的硬遮罩层340与光阻层360的侧向执行等向性蚀刻400。

等向性蚀刻400的执行，能够确保在第二方向D2上硬遮罩层340的厚度T3与光阻层360的厚度T4的减少能够是均匀的。而为使硬遮罩层340的宽度W3小于光阻层360的宽度W4，需设置等向性蚀刻400的蚀刻选择比，使等向性蚀刻400对硬遮罩层340与光阻层360的蚀刻速率有所不同。

相较图6，经历流程230后，图7的光阻层360的宽度W4是几乎相同，或是仅稍微减少。

如图7所示，经蚀刻后，硬遮罩层340的宽度W3小于光阻层360的宽度W4。在一些实施方式中，硬遮罩层340的宽度W3相较于图5是减少了二分之一，意即硬遮罩层340在第二方向D2的尺寸是减少了一半。

接续图6均匀厚度的光阻层360，在图7中，经侧向的等向性蚀刻400，光阻层360在第一方向D1上具有均等的厚度T4。如前所述，由于至少在光阻层360中心覆盖到硬遮罩层340的部分厚度是均匀的，故在图7中光阻层360覆盖硬遮罩层340的厚度也将是均匀的。

如此一来，在后续通过光阻层360来图案化硬遮罩层340时，因为确保光阻层360覆盖硬遮罩层340的中心部分厚度均匀，故光阻层360的有效光阻区域能够保持完整，确保硬遮罩层340的图案化能够达到设计的目标。换言之，硬遮罩层340的边缘，将不会因光阻层360厚度不均而在被图案化时产生缺陷，硬遮罩层340的边缘效应(side effect)能够被改善。这使得硬遮罩层340的关键尺度能够有效且精确的减小。

对于高蚀刻选择比的等向性蚀刻400来说，硬遮罩层340对光阻层360的蚀刻选择比大于一，使得较多的硬遮罩层340在等向性蚀刻400被移除。

在一些实施方式中，流程230的高蚀刻选择比的等向性蚀刻400，能够通过中性、非离子(without ion)方式来实现。例如，在一些实施方式中，流程230高蚀刻选择比的等向性蚀刻400，例如可以通过自由基化合物，可调地来提供高蚀刻的选择比。这样的蚀刻方式，能够以原子级的精密度，以单层原子的方式一层一层剥落材料表面的原子。然而应理解到，本发明并不以此限制流程230所使用的等向性蚀刻400工艺。在一些实施方式中，其他能够实现高的蚀刻选择比的等向性蚀刻技术，也包括在本发明中。在一些实施方式中，高蚀刻选择比的等向性蚀刻400包括中性、非离子的湿蚀刻(wet etching)方式。

在一些实施方式中，流程220与流程230分属不同方向的蚀刻，故得分流使用不同机台设备，以增加方法200整体的速度，节约所需时间。举例而言，在一些实施方式中，于流程220，可以在第一机台于第一方向D1提供直接蚀刻，以同时移除底层320上光阻层360与硬遮罩层340；随后，将底层320、硬遮罩层340与光阻层360从第一机台取出，并改将堆叠的底层320、硬遮罩层340与光阻层360的侧面朝上放入另一第二机台，来进行流程230以执行等向性蚀刻工艺。

经历方法200的流程210至流程230，如图7所示，图案化结构300形成于底层320上。在本实施方式中，图案化结构300包括硬遮罩层340以及光阻层360。光阻层360于第一方向D1上堆叠于硬遮罩层340上。硬遮罩层340在第二方向D2的宽度W3小于光阻层360在第二方向D2上的宽度W4，使得光阻层360在第一方向D1上完全覆盖硬遮罩层340。

在通过光阻层360在第一方向D1上完全覆盖硬遮罩层340的情况下，在一些实施方式中，也可以计划使用具高厚度的硬遮罩层340。

如图7所示，图案化结构300的光阻层360在第一方向D1上具有均等的厚度T4。在一些实施方式中，光阻层360至少在覆盖硬遮罩层340的中心部分具有均匀的厚度。

在一些实施方式中，底层320例如是半导体材料的层，能够通过减少尺寸的硬遮罩层340来执行图案化来形成半导体结构或元件，形成的半导体结构或元件能够具有符合设计的关键尺寸。在一些实施方式中，通过硬遮罩层340来执行图案化形成的半导体结构，例如是导线或互联结构的图案化。在一些实施方式中，图案化结构300能够应用于多层掩模(multi layer reticle,MLR)的导线或互联结构的图案化工艺，使形成的导线或互联结构的线宽能够合适且精确地按设计缩小，整体的关键尺寸能够缩小。

在一些实施方式中，底层320可以是光阻材料，以作为光阻层360的延伸层，通过硬遮罩层340图案化后作为后续更进一步的光阻。

综上所述，本发明提供一种用于图案化的图案化结构，以及图案化结构的制造方法。通过于堆叠的硬遮罩层与光阻层的侧面执行高蚀刻选择比的等向性蚀刻，即可确保在不破坏光阻层厚度与形状的基础下，缩短硬遮罩层的尺寸，从而有利于减少后续形成的结构或元件的关键尺寸，或是有利于后续形成光阻材料的延伸层。

虽然本发明已以实施方式发明如上，然其并非用以限定本发明，本领域技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视权利要求书所界定者为准。

Claims (10)

1.一种制造图案化结构的方法，其特征在于，包括：

于第一方向上依序堆叠形成硬遮罩层与光阻层，其中该光阻层形成于该硬遮罩层上；以及

于垂直该第一方向的第二方向上对该硬遮罩层与该光阻层执行等向性蚀刻工艺，使得该硬遮罩层在第二方向上的宽度小于该光阻层在第二方向上的宽度。

2.根据权利要求1所述的方法，其特征在于，在于该第一方向上依序堆叠形成该硬遮罩层与该光阻层的步骤中，该硬遮罩层与该光阻层依序堆叠形成于底层上，该光阻层的材料相同于该底层的材料。

3.根据权利要求1所述的方法，其特征在于，进一步包括：

通过该光阻层图案化该硬遮罩。

4.根据权利要求3所述的方法，其特征在于，在于该第一方向上依序堆叠形成该硬遮罩层与该光阻层的步骤中，该硬遮罩层与该光阻层依序堆叠形成于底层上，该底层为半导体材料层，在执行该等向性蚀刻工艺后，通过被图案化的该硬遮罩层的图案来图案化该半导体材料层。

5.根据权利要求1所述的方法，其特征在于，在执行该等向性蚀刻工艺前，于该第一方向蚀刻该光阻层与该硬遮罩层，以同时减少该光阻层在该第二方向上的该宽度以及该硬遮罩层在该第二方向上的该宽度。

6.根据权利要求1所述的方法，其特征在于，该等向性蚀刻工艺使用自由基化合物。

7.根据权利要求1所述的方法，其特征在于，在执行该等向性蚀刻工艺后，该光阻层在该第一方向上完全覆盖该硬遮罩层。

8.根据权利要求1所述的方法，其特征在于，在执行该等向性蚀刻工艺后，该光阻层在该第一方向上具有均等的厚度。

9.一种图案化结构，其特征在于，包括：

硬遮罩层；以及

光阻层，于第一方向上堆叠于该硬遮罩层上，其中该硬遮罩层在第二方向的宽度小于该光阻层在该第二方向上的宽度，该第二方向垂直于该第一方向，该光阻层在该第一方向上完全覆盖该硬遮罩层。

10.根据权利要求9所述的图案化结构，其特征在于，该光阻层在该第一方向上具有均等的厚度。

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