CN115275954A - 防倒灌gpi电路 - Google Patents
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Abstract
本发明公开了一种防倒灌GPI电路，包括ESD保护模块、上下拉电阻模块、触发器模块和缓冲输出模块；ESD保护模块连接于PAD端、作为电路的ESD泄放路径；上下拉电阻模块连接于PAD端，用于在PAD端浮空时将PAD端上拉至IO电源电压或下拉至地电平；触发器模块连接于缓冲输出模块；触发器模块通过钳位模块连接于PAD端，用以通过PAD端接收外部信号；ESD保护模块包括连接于PAD端的第一LD_NMOS管、第一电阻，连接于IO电源电压端的第一二极管和连接于第一电阻的第二LD_NMOS管；上下拉电阻模块包括上拉电阻和下拉电阻，上拉电阻一端通过第一LD_PMOS管连接于PAD端、另一端通过第一PMOS管连接于IO电源电压，下拉电阻一端连接于PAD端、另一端通过第三LD_NMOS管接地。
Description
技术领域
本发明涉及集成电路技术领域，特别是涉及一种防倒灌GPI电路。
背景技术
GPIO（General-purpose input/output），通用型之输入输出的简称，GPI就是通用型输入的简称。GPI的接脚可以供使用者自由使用，其根据实际使用场景可作为通用输入，如当clk generator（时钟发生器），chip select（芯片选择器）等。GPI作为端口扩展器，具有低功耗，速度快，驱动能力可选，ESD（Electro-Static discharge，静电释放）能力强，具有上下拉电阻等特点。
不同芯片在进行信号交互的时候，并不能确定来源信号的电源域和本身电路的电源域是否是一样的，如果出现端口输入的电压比芯片本身IO电源电压高的情况，就会出现倒灌现象。
发明内容
本发明的主要目的在于提供一种防倒灌GPI电路，旨在支持PAD端电压大于IO电源电压输入，并且不会往IO电源电压倒灌电流。
为实现上述目的，本发明提供一种防倒灌GPI电路，包括ESD保护模块、上下拉电阻模块、触发器模块和缓冲输出模块；所述ESD保护模块连接于PAD端、作为电路的ESD泄放路径；所述上下拉电阻模块连接于所述PAD端，用于在所述PAD端浮空时将PAD端上拉至IO电源电压或下拉至地电平；所述触发器模块连接于所述缓冲输出模块，所述缓冲输出模块用于输出信号至后续电路；
所述触发器模块通过钳位模块连接于所述PAD端，用以通过所述PAD端接收外部信号；所述ESD保护模块包括连接于所述PAD端的第一LD_NMOS管、第一电阻，连接于IO电源电压端的第一二极管和连接于所述第一电阻的第二LD_NMOS管；所述上下拉电阻模块包括上拉电阻和下拉电阻，所述上拉电阻一端通过第一LD_PMOS管连接于所述PAD端、另一端通过第一PMOS管连接于IO电源电压，所述下拉电阻一端连接于所述PAD端、另一端通过第三LD_NMOS管接地。
优选地，所述钳位模块包括第四LD_NMOS管和第五LD_NMOS管，所述第四LD_NMOS管的源极和所述第五LD_NMOS管的漏极连接于所述PAD端，所述第四LD_NMOS管的漏极和所述第五LD_NMOS管的源极连接于所述触发器模块；
所述第四LD_NMOS管的漏极和所述第五LD_NMOS管的栅极连接有第一偏置电压，所述第一偏置电压用于接通所述第四LD_NMOS管的漏极和所述第五LD_NMOS管。
优选地，所述触发器模块包括施密特触发器，所述施密特触发器通过钳位模块连接于所述PAD端，所述钳位模块将所述施密特触发器的电压限制在所述IO电源电压相同的电位上。
优选地，所述第一LD_PMOS管的栅极、源极和衬底连接于所述PAD端，其漏极连接于所述上拉电阻。
优选地，所述第一PMOS管的栅极连接有第二偏置电压，所述第三LD_NMOS管的栅极连接有第三偏置电压；所述第一PMOS管的源极和衬底连接于所述IO电源电压，漏极连接于所述上拉电阻；所述第三LD_NMOS管的漏极连接于所述下拉电阻，源极和衬底接地。
优选地，所述第一LD_NMOS管的漏极连接于所述PAD端，源极、栅极和衬底接地；所述第二LD_NMOS管的的漏极通过所述第一电阻连接于所述PAD端，源极、栅极和衬底接地；所述第一二极管的正极接地、负极连接于所述IO电源电压。
优选地，所述缓冲输出模块包括串联的多个反相器。
本发明的技术方案可以在保证不出现电流倒灌的前提下，支持PAD端电压大于IO电源电压输入。
附图说明
图1为本发明防倒灌GPI电路的原理示意图；
图2为本发明防倒灌GPI电路的电路示意图；
图3为本发明防倒灌GPI电路中触发器模块的电路示意图；
图4为本发明防倒灌GPI电路中缓冲输出模块的电路示意图。
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
下面结合附图对本发明进一步说明。
本发明实施例的防倒灌GPI电路，应用于芯片的端口电路，当不同芯片进行信号交互时，可避免外部的高压倒灌入芯片内部。
如图1所示，本发明实施例的防倒灌GPI电路包括ESD保护模块、上下拉电阻模块、触发器模块和缓冲输出模块；所述ESD保护模块连接于PAD端、作为电路的ESD泄放路径；所述上下拉电阻模块连接于所述PAD端，用于在所述PAD端浮空时将PAD端上拉至IO电源电压或下拉至地电平；所述触发器模块连接于所述缓冲输出模块，所述缓冲输出模块用于输出信号至后续电路；
如图2所示，所述触发器模块通过钳位模块连接于所述PAD端，用以通过所述PAD端接收外部信号；所述ESD保护模块包括连接于所述PAD端的第一LD_NMOS管LDN1、第一电阻R1，连接于IO电源电压VDDIO端的第一二极管D1和连接于所述第一电阻R1的第二LD_NMOS管LDN2；所述上下拉电阻模块包括上拉电阻Rup和下拉电阻Rdown，所述上拉电阻Rup一端通过第一LD_PMOS管LDP1连接于所述PAD端PAD、另一端通过第一PMOS管PM1连接于IO电源电压VDDIO，所述下拉电阻Rdown一端连接于所述PAD端PAD、另一端通过第三LD_NMOS管LDN3接地。
在本发明实施例中，ESD保护模块主要用于保护芯片内部器件，ESD保护模块对地采用GGNMOS的结构，作为PAD端对地的静电释放路径，IO电源电压VDDIO对地通过反偏二极管（即第一二极管D1）作为地对电源的静电释放路径。当PAD端PAD对地释放静电时，通过第一LD_NMOS管LDN1和第二LD_NMOS管LDN2泄放到地，当PAD端PAD对IO电源电压VDDIO释放静电时，电流先泄放到地、再通过第一二极管D1泄放到IO电源电压VDDIO上。当地对PAD端PAD释放静电时，可以通过第一LD_NMOS管LDN1和第二LD_NMOS管LDN2的衬底对漏端的寄生二极管来泄放。第一电阻R1和第二LD_NMOS管LDN2作为次级ESD保护对芯片内部元器件进行保护。因此，当PAD端PAD的电源大于IO电源电压VDDIO时，在ESD保护模中没有对IO电源电压VDDIO的倒灌通路，完整的静电释放通路也保证了电路强壮的静电释放能力。上下拉电阻Rdown模块是用于当PAD端PAD为高压时，断开上拉电阻Rup连通IO电源电压VDDIO的通路，以避免PAD端PAD对IO电源电压VDDIO的倒灌。钳位电路是用于当PAD端PAD为高压时，不能让高压直接连接到触发器模块，以避免触发器模块和后续的缓冲输出模块发生耐压问题。
在具体实施例中，第一LD_NMOS管LDN1、第二LD_NMOS管LDN2、第三LD_NMOS管LDN3和第一LD_PMOS管LDP1均为高压LDMOS( Laterally Diffused Metal OxideSemiconductor，横向扩散金属氧化物半导体)，其耐压大于IO电源电压VDDIO，具体的耐压值可根据电路具体的工艺要求和使用情况进行设定。上述的LDMOS为大于IO电源电压VDDIO的任意类型的LDMOS，若IO电源电压VDDIO为5V，则LDMOS则可以为8V的LDMOS，也可以是10V、20V的LDMOS，甚至为40V的LDMOS，可根据外接电压的大小来选择LDMOS的型号。在电路中使用高压LDMOS，可以保证整个GPI电路不会有耐压问题。
如图2所示，在具体实施例中，ESD保护模块的具体连接方式为：所述第一LD_NMOS管LDN1的漏极连接于所述PAD端PAD，源极、栅极和衬底接地；所述第二LD_NMOS管LDN2的的漏极通过所述第一电阻R1连接于所述PAD端PAD，源极、栅极和衬底接地；所述第一二极管D1的正极接地、负极连接于所述IO电源电压VDDIO。
在具体实施例中，第一电阻R1的阻值可根据电路设计使用的工艺的规则来选择。
如图2所示，所述第一LD_PMOS管LDP1的栅极、源极和衬底连接于所述PAD端PAD，其漏极连接于所述上拉电阻Rup。
在上下拉电阻Rdown模块中，通过接通第一PMOS管PM1，使得第一LD_PMOS管LDP1的漏极接通IO电源电压VDDIO，由于第一LD_PMOS管LDP1的栅极、源极和衬底均连接于PAD端PAD，其衬底到漏极的寄生二极管为反偏；当PAD端PAD电压大于IO电源电压VDDIO时，第一LD_PMOS管LDP1的衬底电压大于漏极电压，此时，第一LD_PMOS管LDP1的寄生二极管不导通，第一LD_PMOS管LDP1断开以切断电流倒灌的通路，以实现上下拉电阻Rdown模块中对IO电源电压VDDIO的防倒灌。同时，连接于PAD端PAD的MOS管均为高压LDMOS，其耐压大于IO电源电压VDDIO，具体的耐压值可根据电路具体的工艺要求和使用情况进行设定，可保证上下拉电阻Rdown模块中不会有耐压问题。
具体地，上下拉电阻Rdown模块中，通过接通第三LD_NMOS管LDN3，由下拉电阻Rdown将PAD端PAD下拉到0，以实现下拉功能。通过接通第一PMOS管PM1，以使第一LD_PMOS管LDP1的漏极接通IO电源电压VDDIO；当PAD端PAD为浮空状态时，第一LD_PMOS管LDP1的寄生二极管导通，使得连接于PAD端PAD的衬底的电平与漏极的电平相近，从而实现了将PAD端PAD上拉到1，以实现上拉功能。
如图2所示，所述第一PMOS管PM1的栅极连接有第二偏置电压PU_control，所述第三LD_NMOS管LDN3的栅极连接有第三偏置电压PD_control；所述第一PMOS管PM1的源极和衬底连接于所述IO电源电压VDDIO，漏极连接于所述上拉电阻Rup；所述第三LD_NMOS管LDN3的漏极连接于所述下拉电阻Rdown，源极和衬底接地。在具体实施例中，第二偏置电压PU_control和第三偏置电压PD_control用于分别接通第一PMOS管PM1和第三LD_NMOS管LDN3。
在优选实施例中，如图2所示，钳位模块包括第四LD_NMOS管LDN4和第五LD_NMOS管LDN5，所述第四LD_NMOS管LDN4的源极和所述第五LD_NMOS管LDN5的漏极连接于所述PAD端PAD，所述第四LD_NMOS管LDN4的漏极和所述第五LD_NMOS管LDN5的源极连接于所述触发器模块；所述第四LD_NMOS管LDN4的漏极和所述第五LD_NMOS管LDN5的栅极连接有第一偏置电压TIEH，所述第一偏置电压TIEH用于接通所述第四LD_NMOS管LDN4的漏极和所述第五LD_NMOS管LDN5。
具体地，如图2所示，第一偏置电压TIEH恒为IO电源电压VDDIO，用于保证第四LD_NMOS管LDN4和第五LD_NMOS管LDN5一直导通。第四LD_NMOS管LDN4和第五LD_NMOS管LDN5为高压LDMOS管，其耐压电平大于IO电源电压VDDIO，具体的耐压值可根据电路具体的工艺要求和使用情况进行设定。在具体实施例中，IO电源电压VDDIO为5V，第一偏置电压TIEH等于5V；若PAD端PAD的电压为10V，则设定第四LD_NMOS管LDN4和第五LD_NMOS管LDN5为10V的LDMOS管；当PAD端PAD输入10V电压时，经过第四LD_NMOS管LDN4和第五LD_NMOS管LDN5后，第四LD_NMOS管LDN4的漏极和第五LD_NMOS管LDN5的源极会被钳位到5V减去压降VTH，即发送至触发器模块的信号不会超过5V，使得触发器模块不存在耐压问题。
优选地，所述触发器模块包括施密特触发器，所述施密特触发器通过钳位模块连接于所述PAD端PAD，所述钳位模块将所述施密特触发器的电压限制在所述IO电源电压VDDIO相同的电位上。
具体地，施密特触发器可保证IO电源电压VDDIO在PAD端PAD输入信号时避免误翻转。施密特触发器中使用的器件均为IO电源电压VDDIO的器件，由于钳位模块限制发送至触发器模块的信号的电平，所以施密特触发器中的器件不存在耐压问题。
如图3所示，在具体实施例中，施密特触发器的结构可采用现有技术中已公开的电路结构。在本发明具体实施例中，施密特触发器包括依次串接在IO电源电压VDDIO和IO地之间的第二PMOS管PM2、第三PMOS管PM3、第四PMOS管PM4、第一NMOS管NM1、第二NMOS管NM2和第三NMOS管NM3；施密特触发器还包括第五PMOS管PM5、第六PMOS管PM6和第四NMOS管NM4，以及由第七PMOS管PM7和第五NMOS管NM5组成的反相器。
如图3所示，第二PMOS管PM2的源极连接于IO电源电压VDDIO、栅极连接于第一控制信号IEN_control、漏极连接于第三PMOS管PM3的源极；第三PMOS管PM3的漏极连接于第四PMOS管PM4的源极、栅极与第四PMOS管PM4的栅极相互连接于第四LD_NMOS管LDN4；第四PMOS管PM4的漏极连接于第一NMOS管NM1的漏极；第二PMOS管PM2、第三PMOS管PM3、第四PMOS管PM4的衬底连接于IO电源电压VDDIO。第一控制信号IEN_control用于接通或关断第二PMOS管PM2。
如图3所示，第一NMOS管NM1的栅极与第二NMOS管NM2的栅极相互连接于第五LD_NMOS管LDN5，第一NMOS管NM1的源极连接于第二NMOS管NM2的漏极，第二NMOS管NM2的源极连接于第三NMOS管NM3的漏极，第三NMOS管NM3的源极接地、栅极连接于第二控制信号IE_control；第一NMOS管NM1、第二NMOS管NM2和第三NMOS管NM3的衬底连接于IO地。第二控制信号IE_control用于接通或关断第一NMOS管NM1。
如图3所示，第五PMOS管PM5的源极连接于第三PMOS管PM3的漏极、漏极接地、栅极连接于第四PMOS管PM4的漏极；第四NMOS管NM4的栅极连接于第四PMOS管PM4的漏极、漏极连接于IO电源电压VDDIO、源极连接于第二NMOS管NM2的漏极；第六PMOS管PM6的源极连接于IO电源电压VDDIO、漏极连接于第四PMOS管PM4的漏极、栅极连接于第二控制信号IE_control；第七PMOS管PM7的栅极与第五NMOS管NM5的栅极相互连接、并连接于第四PMOS管PM4的漏极；第七PMOS管PM7的漏极与第五NMOS管NM5的漏极相互连接、并连接于缓冲输出模块；第七PMOS管PM7的的源极连接于IO电源电压VDDIO，第五NMOS管NM5的源极接地。
优选地，所述缓冲输出模块包括串联的多个反相器。缓冲输出模块连接于触发器模块，接收由触发器模块发送的信号，缓冲输出模块用于增加电路输出的驱动能力。
如图4所示，在本发明具体实施例中，缓冲输出模块包括串联的两个反相器，在另一些实施例中，为了增加电路的驱动能力，缓冲输出模块可以由四个或更多的反相器组成。
如图4所示，在本发明实施例中，缓冲输出模块具体包括连接于IO电源电压VDDIO的第八PMOS管PM8和第九PMOS管PM9、连接于IO地的第六NMOS管NM6和第七NMOS管NM7；第八PMOS管PM8的源极连接于IO电源电压VDDIO、漏极连接于第六NMOS管NM6的漏极、栅极与第六NMOS管NM6的栅极相互连接并连接于触发器模块，第六NMOS管NM6的的源极接地；第九PMOS管PM9的栅极与第七NMOS管NM7的栅极相互连接并连接于第八PMOS管PM8的漏极，第九PMOS管PM9的源极连接于IO电源电压VDDIO、漏极连接于第七NMOS管NM7的漏极，第七NMOS管NM7的源极接地。经缓冲输出模块的信号由第九PMOS管PM9的漏极和第七NMOS管NM7的漏极连接的输出端DC_HV输出。
应当理解的是，以上仅为本发明的优选实施例，不能因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。
Claims (7)
1.一种防倒灌GPI电路，包括ESD保护模块、上下拉电阻模块、触发器模块和缓冲输出模块；所述ESD保护模块连接于PAD端、作为电路的ESD泄放路径；所述上下拉电阻模块连接于所述PAD端，用于在所述PAD端浮空时将PAD端上拉至IO电源电压或下拉至地电平；所述触发器模块连接于所述缓冲输出模块，所述缓冲输出模块用于输出信号至后续电路；其特征在于：
所述触发器模块通过钳位模块连接于所述PAD端，用以通过所述PAD端接收外部信号；所述ESD保护模块包括连接于所述PAD端的第一LD_NMOS管、第一电阻，连接于IO电源电压端的第一二极管和连接于所述第一电阻的第二LD_NMOS管；所述上下拉电阻模块包括上拉电阻和下拉电阻，所述上拉电阻一端通过第一LD_PMOS管连接于所述PAD端、另一端通过第一PMOS管连接于IO电源电压，所述下拉电阻一端连接于所述PAD端、另一端通过第三LD_NMOS管接地。
2.根据权利要求1所述的防倒灌GPI电路，其特征在于，所述钳位模块包括第四LD_NMOS管和第五LD_NMOS管，所述第四LD_NMOS管的源极和所述第五LD_NMOS管的漏极连接于所述PAD端，所述第四LD_NMOS管的漏极和所述第五LD_NMOS管的源极连接于所述触发器模块；
所述第四LD_NMOS管的漏极和所述第五LD_NMOS管的栅极连接有第一偏置电压，所述第一偏置电压用于接通所述第四LD_NMOS管的漏极和所述第五LD_NMOS管。
3.根据权利要求2所述的防倒灌GPI电路，其特征在于，所述触发器模块包括施密特触发器，所述施密特触发器通过钳位模块连接于所述PAD端，所述钳位模块将所述施密特触发器的电压限制在所述IO电源电压相同的电位上。
4.根据权利要求2所述的防倒灌GPI电路，其特征在于，所述第一LD_PMOS管的栅极、源极和衬底连接于所述PAD端，其漏极连接于所述上拉电阻。
5.根据权利要求4所述的防倒灌GPI电路，其特征在于，所述第一PMOS管的栅极连接有第二偏置电压，所述第三LD_NMOS管的栅极连接有第三偏置电压；
所述第一PMOS管的源极和衬底连接于所述IO电源电压，漏极连接于所述上拉电阻；所述第三LD_NMOS管的漏极连接于所述下拉电阻，源极和衬底接地。
6.根据权利要求4所述的防倒灌GPI电路，其特征在于，所述第一LD_NMOS管的漏极连接于所述PAD端，源极、栅极和衬底接地；所述第二LD_NMOS管的的漏极通过所述第一电阻连接于所述PAD端，源极、栅极和衬底接地；所述第一二极管的正极接地、负极连接于所述IO电源电压。
7.根据权利要求1所述的防倒灌GPI电路，其特征在于，所述缓冲输出模块包括串联的多个反相器。
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|---|---|---|---|---|
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| CN117240273A (zh) * | 2023-09-25 | 2023-12-15 | 芯弘微电子(深圳)有限公司 | 一种缩延时驱动电路与电子设备 |
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2021
- 2021-04-29 CN CN202110469419.1A patent/CN115275954A/zh active Pending
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