CN211830608U - 包括具有动态耦合到漏极的本体的nmos晶体管的电路 - Google Patents

包括具有动态耦合到漏极的本体的nmos晶体管的电路 Download PDF

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Abstract

本公开的实施例涉及包括具有动态耦合到漏极的本体的NMOS晶体管的电路。一种电路包括逻辑电路和驱动器。该驱动器包括第一NMOS、PAD以及驱动器保护电路，第一NMOS具有耦合到逻辑电路的栅极和耦合到参考电压的源极，PAD耦合到第一NMOS的漏极。该驱动器保护电路包括第二NMOS和电阻器，第二NMOS具有通过电容器耦合到PAD的漏极、耦合到参考电压的源极以及耦合到电源电压的栅极，电阻器耦合在第二NMOS的漏极和第一NMOS的本体之间。当静电放电(ESD)事件升高相对于参考电压或电源电压的PAD处的电位时，电源电压转换为低电平，使得第二NMOS关断，导致第一NMOS的本体与参考电压隔离并且使用电容器将其本体与PAD耦合。

Description

包括具有动态耦合到漏极的本体的NMOS晶体管的电路
技术领域
本公开总体上涉及集成电路器件，并且更具体地涉及在集成电路器件的输入-输出焊盘(PAD)处具有改进的对静电放电(ESD)应力的保护的集成电路器件。
背景技术
静电放电(ESD)是集成电路(IC)的开发人员所关心的问题。例如，当电压被运行在PAD和器件外部的电路节点之间的导体获得时，ESD电压可能出现在IC的输入-输出PAD处。PAD是芯片上小的导电区域，其形成了使外部导体可以被安装到芯片上的电路节点。在芯片上，PAD被连接到输入缓冲器电路的输入，或连接到驱动器电路的输出，或连接到两者。如下文所讨论的，驱动器电路中的器件本身能够提供对ESD事件的保护。
一种常见的驱动电路是由两个场效应晶体管(FET)形成的逆变器。图1中示出的一个示例，其中PMOS晶体管MP1被连接到PAD13和正输入/输出(I/O)电源单元节点VDDIO之间以进行传导，并且NMOS晶体管MN1被连接到PAD 13和接地/负电源电压节点VSSIO之间以进行传导。晶体管MP1和MN1的栅极分别由逻辑电路11和12的输出驱动。
在输出信号的一种二进制状态下，晶体管MP1和MN1的栅极由关断晶体管MN1和接通晶体管MP1以将PAD 13上拉到VDDIO的电压驱动。在另一种二进制输出状态下，晶体管MP1和MN1的栅极由关断晶体管MP1和接通晶体管MN1以将PAD 13下拉到VSSIO的电压驱动。
在已知的ESD保护策略中，如图1所示，电源-接地对VDDIO、VSSIO和PAD之间的ESD网络包括两个二极管D1、D2和RC触发的NMOS MN2。二极管D1具有耦合到VDDIO的阴极和耦合到PAD13的阳极，二极管D2具有耦合到PAD 13的阴极和耦合到VSSIO的阳极，并且二极管D3具有耦合到VDDIO的阴极和耦合到VSSIO的阳极。
RC触发的NMOS MN2不需要是驱动器电路的一部分，因此，取决于驱动器电路和RC触发的NMOS MN2的位置，寄生电阻可以存在于电源节点VDDIO和接地节点VSSIO之间，其中如图1中的电阻器R1和R2所示，驱动器电路中的器件和RC触发的NMOS MN2被连接到该寄生电阻上。
NMOS晶体管MN2以及二极管D1和D2在ESD事件期间旨在将PAD 13和接地VSSIO之间的电压或电源节点VDDIO和PAD 13之间的电压钳制到一个值，该值不会损坏IC上的电路中连接到PAD13的器件。当晶体管MN2由触发器电路14触发时，其完成了PAD 13和接地VSSIO之间的低电阻电流路径或电源VDDIO和PAD 13之间的低电阻电流路径以达到安全值。这是ESD事件期间电流流动的预期的安全路径(称为ESD网络)。
通常，在PAD 13处有四种类型的ESD事件(在人体模型中)。第一，PAD 13相对于VSSIO可以为正。第二，PAD 13相对于VDDIO可以为正。第三，PAD 13相对于VSSIO可以为负。第四，PAD 13相对于VDDIO可以为负。在第二和第三类型的ESD事件期间，二极管D1和D2能够独立放释放全部ESD电荷，并且PMOS MP1和NMOSMN1两端的电压降近似等于那些二极管的正向接通电压。然而，在第一和第四类型的ESD事件中，NMOS MN2和电阻器R1或R2以及二极管D1和D2被用于释放ESD电荷。因此ESD网络两端的总电压降能够接近于NMOS MN1或PMOS MP1的击穿电压。
因此，在第一或第四类型的ESD事件期间，如果VDDIO和PAD13之间的电压或PAD 13和VSSIO之间的电压变为等于或超过PMOSMP1或NMOS MN1的漏极-本体结的击穿电压，那么驱动器电路中的器件MP1、MN1会被损坏。随着MP1/MN1的漏极和本体之间的半导体结的击穿，在两个节点之间建立了低电阻的电流路径，允许电流流经漏极到达MP1或MN1的本体。在这样的情况下，其中ESD网络两端的总电压降在器件MP1或器件MN1的击穿电压之上，ESD网络将无法保护器件MP1、MN1，并且因此，在该事件期间，ESD网络无法建立低电阻的电流路径。ESD网络中大的电压降可能发生的原因有很多，诸如RC触发的NMOS MN2的触发电压接近于器件MP1/MN1的击穿电压或寄生电阻R1或R2相当高，以及很多其他的原因。
在图1的示例中，示出了在PAD 13相对于VSSIO为正的期间正的ESD事件。当PAD 13处的电压变为等于二极管D1和NMOS MN2的接通电压和R1两端的电压降之和时，电流开始从PAD 13通过二极管D1和NMOS MN2流入VSSIO。然而，如果在PAD 13处的该电压大于MN1的击穿电压，那么MN1的漏极-本体之间的半导体结被击穿，并且如图1所示，电流I1开始流经MN1的漏极-本体。
在图2的示例中，示出了在PAD 13相对于VDDIO为负时“负的”ESD事件。当VDDIO处的电压变为等于NMOS MN2和二极管D2的接通电压和R2两端的电压降之和时，电流开始从VDDIO通过二极管D2和NMOS MN2流入PAD 13。然而，如果在PAD 13处的该电压大于MP1的击穿电压，那么MP1的漏极-本体之间的半导体结被击穿，并且如图2所示，电流I2开始流经MP1的漏极-本体。
然而，PMOS晶体管的漏极-本体结的击穿电压大于NMOS晶体管的漏极-本体结的击穿电压，因此不需要考虑第四类型的ESD事件。这在本领域是熟知的，因此通常会努力帮助保护NMOS晶体管，在示例中所示的是晶体管MN1。
由于硅化物晶体管与非硅化物晶体管相比具有较小的击穿电压，因此一些先前的尝试已经通过使用非硅化物晶体管增强驱动器电路的ESD保护。增强驱动器电路的ESD保护的其他先前的尝试增加了晶体管的栅极长度，或者通过利用在其源极和漏极处具有外部串联电阻的晶体管。然而，实现这些解决方法的面积成本较高，使最终器件的面积增加了一倍(或更多)。此外，尽管这些设计确实提高了ESD的鲁棒性，但是在某些漏极到源极的电压下(考虑到本体和源极短路)，漏极-本体结的击穿仍然可能发生。
因此，在增强ESD的电阻和保护方面还需要进一步的发展。
实用新型内容
本公开的实施例使得能够克服现有技术的缺点中的至少一些缺点。
在第一实施例中，存在输出驱动器和保护电路。该输出驱动器包括第一NMOS晶体管，该NMOS晶体管的漏极耦合到PAD，其源极耦合到参考电压，并且其栅极耦合到第一逻辑电路。该输出驱动器还包括第一PMOS晶体管，该PMOS晶体管的漏极耦合到PAD，其栅极耦合到第二逻辑电路，并且其源极耦合到电源电压。该保护电路包括具有耦合到PAD的阴极和耦合到参考电压的阳极的二极管。该保护电路还包括第二NMOS晶体管，该NMOS晶体管具有通过电容器和电阻器耦合到PAD的漏极、耦合到参考电压的源极和耦合到电源电压的栅极。电阻器耦合在第一NMOS晶体管的本体和第二NMOS晶体管的漏极之间。当出现PAD相对于参考电压为正的ESD事件时，第二NMOS晶体管关断。当没有出现ESD事件时，第二NMOS晶体管保持接通。
在第二实施例中，存在输出驱动器和保护电路。该输出驱动器包括第一NMOS晶体管，该NMOS晶体管的漏极耦合到PAD，其源极耦合到参考电压，并且其栅极耦合到第一逻辑电路。该保护电路包括具有耦合到PAD的阴极和耦合到参考电压的阳极的二极管。该保护电路还包括第二NMOS晶体管，该NMOS晶体管具有通过电容器耦合到PAD的漏极、耦合到参考电压的源极和耦合到电源电压的栅极。第二NMOS晶体管的漏极还耦合到第一NMOS晶体管的本体。电阻器耦合在第一NMOS晶体管的本体和参考电压之间。当出现PAD相对于参考电压为正的ESD事件时，第二NMOS晶体管关断。当没有出现ESD事件时，第二NMOS晶体管保持接通。
在第三实施例中，存在输出驱动器和保护电路。该输出驱动器包括第一NMOS晶体管，该NMOS晶体管的漏极耦合到PAD，其源极耦合到参考电压，并且其栅极耦合到第一逻辑电路。该保护电路包括具有耦合到PAD的阴极和耦合到参考电压的阳极的二极管。该保护电路还包括第二NMOS晶体管，该NMOS晶体管具有通过电容器和电阻器耦合到PAD的漏极、耦合到参考电压的源极和耦合到电源电压的栅极。第二NMOS晶体管的漏极还耦合到第一NMOS晶体管的本体。当出现PAD相对于参考电压为正的ESD事件时，第二NMOS晶体管关断。当没有出现ESD事件时，第二NMOS晶体管保持接通。
在上述三个实施例中，输出驱动器可以包括第一PMOS晶体管，该PMOS晶体管具有耦合到电源电压的源极、耦合到PAD的漏极和耦合到第二逻辑电路的栅极。
根据一个实施例，一种电路，包括：逻辑电路；所述逻辑电路的输出驱动器，所述输出驱动器包括：第一NMOS晶体管，具有耦合到所述逻辑电路的栅极、耦合到参考电压的源极、以及耦合到焊盘的漏极；所述输出驱动器的保护电路，所述保护电路包括：第二NMOS晶体管，具有耦合到所述焊盘的漏极、耦合到所述参考电压的源极、以及耦合到电源电压的栅极；以及电阻器，耦合在所述第二NMOS晶体管的所述漏极和所述第一NMOS晶体管的本体之间；其中当静电放电事件将所述焊盘处的电位提高到相对于所述参考电压为正的电位时，所述电源电压最初是浮动的，使得所述第二NMOS晶体管关断，导致所述第一NMOS晶体管的所述本体与所述参考电压隔离；并且其中在没有静电放电事件出现的情况下，所述电源电压保持足够高，使得所述第二NMOS晶体管接通，以将所述第一NMOS晶体管的所述本体耦合到所述第一NMOS晶体管的所述源极。
根据实施例，所述第一NMOS晶体管的所述栅极直接电连接到所述逻辑电路的输出，其中所述第一NMOS晶体管的所述源极直接电连接到所述参考电压，并且其中所述第一NMOS晶体管的所述漏极直接电连接到所述焊盘。
根据实施例，所述电阻器具有第一端子和第二端子，所述第一端子耦合到所述第二NMOS晶体管的所述源极，所述第二端子耦合到所述第一NMOS晶体管的所述本体与所述第二NMOS晶体管的所述漏极。
根据实施例，所述电阻器具有第一端子和第二端子，所述第一端子直接电连接到所述第二NMOS晶体管的所述源极，所述第二端子直接电连接到所述第一NMOS晶体管的所述本体与所述第二NMOS晶体管的所述漏极。
根据实施例，所述电阻器具有第一端子和第二端子，所述第一端子耦合到所述第二NMOS晶体管的所述漏极，所述第二端子耦合到所述第一NMOS晶体管的所述本体。
根据实施例，所述电阻器具有第一端子和第二端子，所述第一端子直接电连接到所述第二NMOS晶体管的所述漏极，所述第二端子直接电连接到所述第一NMOS晶体管的所述本体。
根据实施例，进一步包括耦合在所述焊盘和所述第二NMOS晶体管的所述漏极之间的电容器。
根据实施例，所述电容器使用集总电容器实现。
根据实施例，所述电容器使用任何器件的电容行为来实现。
根据实施例，所述第一NMOS晶体管是硅化物或非硅化物。
根据实施例，所述第二NMOS晶体管的所述漏极耦合到所述第一NMOS晶体管的所述本体；并且其中所述第二NMOS晶体管的所述漏极通过所述电阻器和电容器耦合到所述焊盘。
根据实施例，所述第二NMOS晶体管的所述漏极直接电连接到所述第一NMOS晶体管的所述本体；并且其中所述第二NMOS晶体管的所述漏极通过直接电连接到所述电阻器的第一端子、所述电阻器的第二端子直接电连接到电容器的第一端子、以及所述电容器的第二端子直接电连接到所述焊盘而耦合到所述焊盘。
根据实施例，所述输出驱动器进一步包括第一PMOS晶体管，所述第一PMOS晶体管具有耦合到所述电源电压的源极、耦合到所述焊盘的漏极、以及耦合到所述逻辑电路的栅极。
根据一个实施例，一种电路，包括：逻辑电路；第一NMOS晶体管，具有耦合到所述逻辑电路的栅极、耦合到焊盘的漏极、以及耦合到参考电压的源极；以及保护电路，耦合到所述焊盘和所述第一NMOS晶体管的本体，所述保护电路配置为：当静电放电事件发生时，将所述焊盘耦合到所述第一NMOS晶体管的所述本体；并且在没有出现所述静电放电事件的情况下，将所述第一NMOS晶体管的所述本体耦合到所述第一NMOS晶体管的所述源极。
根据实施例，所述保护电路包括耦合在所述第一NMOS晶体管的所述本体和源极之间的开关；其中在没有出现所述静电放电事件的情况下，所述开关保持闭合，由此将所述第一NMOS晶体管的所述本体短接到所述第一NMOS晶体管的所述源极；并且其中当所述静电放电事件发生时，所述开关断开，由此允许所述静电放电事件的使用以偏置所述第一NMOS晶体管的所述本体。
根据实施例，所述保护电路包括耦合在所述焊盘和所述第一NMOS晶体管的所述本体之间的电阻器，所述电阻器通过电容器耦合到所述焊盘。
根据实施例，所述保护电路包括耦合在所述第一NMOS晶体管的所述本体和所述参考电压之间的电阻器。
根据实施例，所述第一NMOS晶体管可以是硅化物或非硅化物。
根据实施例，所述电容器使用集总电容器实现。
根据实施例，所述电容器使用任何器件的电容行为来实现。
根据实施例，进一步包括第一PMOS晶体管，所述第一PMOS晶体管具有耦合到所述逻辑电路的栅极、耦合到电源电压的源极和耦合到所述焊盘的漏极。
根据一个实施例，一种电路，包括：逻辑电路；所述逻辑电路的输出驱动器，所述输出驱动器包括：第一晶体管，具有耦合到所述逻辑电路的控制端子、耦合到参考电压的第二导电端子、以及耦合到焊盘的第一导电端子；所述输出驱动器的保护电路，所述保护电路包括：第二晶体管，具有耦合到所述焊盘的第一导电端子、耦合到所述参考电压的第二导电端子、以及耦合以接收电源电压的控制端子；以及电阻器，耦合到所述第二晶体管的所述第一导电端子和所述第一晶体管的本体。
根据实施例，所述电阻器具有第一端子和第二端子，所述第一端子耦合到所述第二晶体管的所述第一导电端子，所述第二端子耦合到所述第一晶体管的所述本体。
根据实施例，所述电阻器具有第一端子和第二端子，所述第一端子耦合到所述第二晶体管的所述第一导电端子和所述第一晶体管的所述本体，所述第二端子耦合到所述参考电压。
根据实施例，所述电阻器具有第一端子和第二端子，所述第一端子耦合到所述第二晶体管的所述第一导电端子，所述第二端子耦合到电容器的第一导电端子，所述电容器的第二导电端子耦合到所述焊盘。
根据实施例，所述第一晶体管是第一NMOS晶体管，其中所述第一NMOS晶体管的所述第一导电端子是漏极，其中所述第一NMOS晶体管的所述第二导电端子是源极，并且其中所述第一NMOS晶体管的所述控制端子是栅极。
根据实施例，所述第二晶体管是第二NMOS晶体管，其中所述第二NMOS晶体管的所述第一导电端子是漏极，其中所述第二NMOS晶体管的所述第二导电端子是源极，并且其中所述第二NMOS晶体管的所述控制端子是栅极。
根据实施例，所述第二晶体管的所述第一导电端子通过电容器耦合到所述焊盘。
根据实施例，所述输出驱动器进一步包括第二晶体管，所述第二晶体管具有耦合到所述逻辑电路的控制端子、耦合到所述焊盘的第二导电端子、以及耦合到所述电源电压的第一导电端子。
根据一个实施例，一种电路，包括：第一NMOS晶体管，具有耦合到焊盘的漏极、耦合到参考电压的源极、以及栅极；第二NMOS晶体管，具有通过电容器耦合到所述焊盘的漏极、耦合到所述参考电压的源极、以及耦合到电源电压的栅极；以及电阻器，耦合在所述第二NMOS晶体管的所述漏极和所述第一NMOS晶体管的本体之间。
根据实施例，进一步包括二极管，所述二极管具有耦合到所述焊盘的阴极和耦合到所述参考电压的阳极。
根据实施例，所述第一NMOS晶体管的所述栅极耦合到第二逻辑电路；并且进一步包括第一PMOS晶体管，所述第一PMOS晶体管具有耦合到所述电源电压的源极、耦合到所述焊盘的漏极、以及耦合到第一逻辑电路的栅极。
根据一个实施例，一种电路，包括：第一NMOS晶体管，具有耦合到焊盘的漏极、耦合到参考电压的源极、以及栅极；第二NMOS晶体管，具有耦合到所述第一NMOS晶体管的本体的漏极，所述第二NMOS晶体管的所述漏极还通过电容器耦合到所述焊盘，所述第二NMOS晶体管还具有耦合到所述参考电压的源极、以及耦合到电源电压的栅极；以及电阻器，耦合在所述第一NMOS晶体管的所述本体和所述参考电压之间。
根据实施例，进一步包括二极管，所述二极管具有耦合到所述焊盘的阴极和耦合到所述参考电压的阳极。
根据实施例，其中所述第一NMOS晶体管的所述栅极耦合到第二逻辑电路；并且进一步包括第一PMOS晶体管，所述第一PMOS晶体管具有耦合到所述电源电压的源极、耦合到所述焊盘的漏极、以及耦合到第一逻辑电路的栅极。
根据一个实施例，一种电路，包括：逻辑电路；所述逻辑电路的输出驱动器，所述输出驱动器包括：第一NMOS晶体管，具有耦合到所述逻辑电路的栅极、耦合到参考电压的源极、以及耦合到焊盘的漏极；所述输出驱动器的保护电路，所述保护电路包括：第二NMOS晶体管，具有耦合到所述焊盘的漏极、耦合到所述参考电压的源极、以及耦合到电源电压的栅极；以及电阻器，耦合在所述第二NMOS晶体管的所述漏极和所述第一NMOS晶体管的本体之间；其中当静电放电事件将所述焊盘处的电位提高到相对于所述参考电压为正的电位时，所述电源电压最初是浮动的；并且其中在没有静电放电事件出现的情况下，所述电源电压保持在逻辑高。
根据实施例，所述第一NMOS晶体管的所述栅极直接电连接到所述逻辑电路的输出，其中所述第一NMOS晶体管的所述源极直接电连接到所述参考电压，并且其中所述第一NMOS晶体管的所述漏极直接电连接到所述焊盘。
根据实施例，所述电阻器具有第一端子和第二端子，所述第一端子直接电连接到所述第二NMOS晶体管的所述源极，所述第二端子直接电连接到所述第一NMOS晶体管的所述本体和所述第二NMOS晶体管的所述漏极。
根据实施例，所述电阻器具有第一端子和第二端子，所述第一端子直接电连接到所述第二NMOS晶体管的所述漏极，所述第二端子直接电连接到所述第一NMOS晶体管的所述本体。
根据实施例，所述第二NMOS晶体管的所述漏极直接电连接到所述第一NMOS晶体管的所述本体；并且其中所述第二NMOS晶体管的所述漏极通过直接电连接到所述电阻器的第一端子焊盘、所述电阻器的第二端子直接电连接到电容器的第一端子，以及所述电容器的第二端子直接电连接到所述焊盘而耦合到所述焊盘。
根据实施例，所述输出驱动器进一步包括第一PMOS晶体管，所述第一PMOS晶体管具有耦合到所述逻辑电路的栅极、耦合到所述电源电压的源极、以及耦合到所述焊盘的漏极。
附图说明
图1是当在PAD节点处经历相对于接地VSSIO“正的”静电放电(ESD)事件时，现有技术ESD保护电路的框图。
图2是当在PAD节点处经历相对于接地VDDIO“负的”ESD事件时，现有技术ESD保护电路的框图。
图3是本文公开的ESD保护电路的第一实施例的框图。
图4是本文公开的ESD保护电路的第二实施例的框图。
图5A和图5B示出了在ESD事件期间具有本文公开的ESD保护电路的驱动器电路的晶体管电流(图5A)和具有现有技术的ESD保护电路的驱动器电路的晶体管电流之间的比较，考虑到ESD网络两端的电压降等于或大于器件的击穿电压(图5B)。
图6A和图6B示出了在驱动器输入节点处脉冲上升和下降时间为100psec、频率为100KHz的电路正常操作期间，具有本文公开的ESD保护电路的驱动器电路的漏电流(图6A)和现有技术的ESD保护电路的驱动器电路的漏电流(图6B)之间的比较。
图7A和图7B示出了在驱动器输入节点处脉冲上升和下降时间为100psec、频率为200MHz的电路正常操作期间，具有本文公开的ESD保护电路的驱动器电路的漏电流(图7A)和现有技术的ESD保护电路的驱动器电路的漏电流(图7B)之间的另一个比较。
图8是本文公开的ESD保护电路的第三实施例的框图。
具体实施方式
下面的公开使得本领域的技术人员能够制造并使用本文公开的主题。除上述详细描述以外，本文描述的一般原理可以被应用于不偏离本公开的精神和范围的实施例和应用。本公开不旨在限制所示的实施例，而是给予与本文公开或建议的原理和特征一致的最宽泛的范围。
初始参考图3，描述了ESD保护电路100的第一实施例。电路100包括PMOS晶体管MP2和NMOS晶体管MN3。PMOS晶体管MP2被连接以在正输入/输出(I/O)电源电压节点VDDIO和PAD13之间导通，并且NMOS晶体管MN3被连接以在PAD 13和接地/负I/O电源电压接地VSSIO之间导通。晶体管MP2和MN3的栅极分别由逻辑电路101和102的输出驱动。二极管D1被连接在PAD103和VSSIO之间，其阴极被连接到PAD 103并且其阳极被连接到VSSIO。
在输出信号的一个二进制状态中，晶体管MP2和MN3的栅极由关断晶体管MN3和接通晶体管MP2以将PAD 103上拉到VDDIO节点的电压驱动。在另一个二进制输出状态中，晶体管MP2和MN3的栅极由关断晶体管MP2和接通晶体管MN3以将PAD 13下拉到VSSIO节点的电压驱动。
NMOS晶体管MN4的漏极通过电容器C(使用集总电容器或使用任何器件的电容行为实现的)耦合到PAD 103，其源极连接到VSSIO，并且其栅极连接到VDDIO。注意，在芯片正常操作期间，VDDIO将处于二进制高状态，将NMOS MN3的本体通过NMOS MN4的小通道电阻和电阻器R5耦合到接地。由于通过NMOS MN3的漏极-本体之间的寄生二极管漏电流可以忽略，因此NMOS MN4的通道电阻和电阻器R5两端的电压降就不重要了，并且因此NMOS MN3的本体接近于零电位。
在PAD 103处的ESD事件期间，当PAD 103相对于VSSIO为负时，一旦接地和PAD 103之间的电位差变得等于它们的正向接通电压时，二极管D1和NMOS MN3中的寄生漏极-本体二极管变为正向偏置，之后电流开始从接地流向PAD 103。由于与NMOS MN3中的寄生漏极-本体二极管相比具有较低的内电阻，因此大约或几乎所有的电流都开始流经二极管D1。由于与NMOS MN3的击穿电压相比，二极管D1的正向接通电压较小，因此二极管D1可以成功保护NMOSMN3。
然而，特殊的问题出现了，当在PAD 103相对于VSSIO为正期间，ESD事件在PAD 103处发生时，如果ESD网络两端的电压降等于或大于器件NMOS MN3的漏极-本体二极管的击穿电压，那么NMOS MN3的漏极-本体结将会击穿。为了避免这种情况，漏极-本体结的击穿电压BVth被有效提高。
在PAD 103处的ESD事件期间，其中PAD 103相对于VSSIO为正，VDDIO浮动，将NMOSMN4关断，将NMOS MN3的本体与VSSIO隔离并将NMOS MN3的本体通过电容器C和电阻器R5耦合到PAD 103。随着PAD 103处的电压开始上升，电容器C充电并且然后开始通过电阻器R5为NMOS MN3的本体充电到几乎相同的电压。因此，NMOS MN3的漏极-本体之间的电位差非常小并且远远低于NMOS MN3的漏极-本体之间的二极管的击穿电压。
注意，由于NMOS MN3的本体通过R5和C由ESD事件充电到更高的电位，因此NMOSMN3中的本体-源极寄生二极管变为正向偏置，但是由于R5的高电阻，从PAD 103通过该寄生本体-源极二极管到VSSIO的电流较小。因此，在寄生漏极-本体二极管几乎短接在一起并且寄生本体-源极二极管正向偏置的情况下，电流开始从NMOSMN3的漏极通过由MN3的寄生漏极-本体和本体-源极二极管形成的寄生NPN双极结晶体管流向NMOS MN3的源极。因此，驱动电路中存在从PAD 103到VSSIO的有源电流路径，该电流路径根据NMOSMN3的寄生NPN双极结晶体管的静态点吸取电流，而不会损坏NMOS MN3，因为电路中不存在可能的再生路径。
通过小心地设计NMOS MN3的寄生本体-源极二极管和电容C的布局，当NMOS MN3的寄生本体-源极二极管通过移除电阻器R5或将其值设为零来接通时，电流可以根据电容C的值从PAD 103流入VSSIO。根据寄生双极结晶体管NPN和NMOS MN3的寄生本体-源极二极管的大小，可以避免依赖于RC触发的NMOS NM4(图1中所示)将电流从PAD 103放电到VSSIO。
因此，通过在正常状态下将NMOS MN3的本体动态耦合到接地，但是在ESD事件中将NMOS MN3的本体耦合到其漏极，可以在不影响电路正常操作的情况下，避免NMOS MN3器件击穿的概率。
图4中示出了ESD保护电路100’的另一个实施例。该ESD保护电路100’的目的是在PAD 103处的电压上升超过VSSIO的ESD事件期间，当NMOS MN3的寄生本体-源极二极管变为正向偏置时，将NMOS MN3的本体偏置到电阻器R5两端的电压降。与图5B中所示的等效现有技术晶体管(考虑当ESD网络两端的电压降等于或大于NMOS MN3的击穿电压时的情况)相比，图5A中示出了在ESD事件期间，当PAD两端的电压上升超过VSSIO时，NMOS MN3两端的电流。正如可以在图5A中本体电流Ibulk的踪迹中看到的，在正ESD事件引起的漏极电流尖峰处，在NMOS MN3的本体中几乎观察不到电流。将此与图5B中所示的更大的本体电流尖峰相比。因此图3至图4的设计避免了现有技术中发生的是NMOS漏极-本体结NMOS MN3的击穿特性的本体电流注入。
如图6A和图7A所示，在电路的正常操作期间，甚至是在PAD 103处相当高的上升脉冲处，电容器C不能够通过NMOS MN3的寄生本体-源极二极管吸取大量的漏电流。
注意，NMOS MN3栅极没有接地，并且栅极与源极没有短接。因此，该设计有别于其功能是通过强制接通其对应驱动器NMOS晶体管的寄生晶体管的现有设计。
图8中示出了ESD保护电路100”的另一个实施例。该ESD保护电路100”与图3中的不同，NMOS MN4的漏极被连接到NMOS MN3的本体，并且被直接电连接到电阻器R6的第一端子。电阻器R6的第二端子被连接到电容器C的第一端子。电容器C的第二端子被连接到PAD 103。该ESD保护电路100”的操作与图3中的相同。
尽管已经关于有限数目的实施例描述本公开，但是受益于本实用新型的本领域的技术人员将会理解，可以设想不脱离本文公开的公开范围的其他实施例。因此，本公开的范围仅受所附权利要求的限制。

Claims (41)

1.一种包括具有动态耦合到漏极的本体的NMOS晶体管的电路，其特征在于，包括：
逻辑电路；
所述逻辑电路的输出驱动器，所述输出驱动器包括：
第一NMOS晶体管，具有耦合到所述逻辑电路的栅极、耦合到参考电压的源极、以及耦合到焊盘的漏极；所述输出驱动器的保护电路，所述保护电路包括：
第二NMOS晶体管，具有耦合到所述焊盘的漏极、耦合到所述参考电压的源极、以及耦合到电源电压的栅极；以及
电阻器，耦合在所述第二NMOS晶体管的所述漏极和所述第一NMOS晶体管的本体之间；
其中当静电放电事件将所述焊盘处的电位提高到相对于所述参考电压为正的电位时，所述电源电压最初是浮动的，使得所述第二NMOS晶体管关断，导致所述第一NMOS晶体管的所述本体与所述参考电压隔离；并且
其中在没有静电放电事件出现的情况下，所述电源电压保持足够高，使得所述第二NMOS晶体管接通，以将所述第一NMOS晶体管的所述本体耦合到所述第一NMOS晶体管的所述源极。
2.根据权利要求1所述的包括具有动态耦合到漏极的本体的NMOS晶体管的电路，其特征在于，所述第一NMOS晶体管的所述栅极直接电连接到所述逻辑电路的输出，其中所述第一NMOS晶体管的所述源极直接电连接到所述参考电压，并且其中所述第一NMOS晶体管的所述漏极直接电连接到所述焊盘。
3.根据权利要求1所述的包括具有动态耦合到漏极的本体的NMOS晶体管的电路，其特征在于，所述电阻器具有第一端子和第二端子，所述第一端子耦合到所述第二NMOS晶体管的所述源极，所述第二端子耦合到所述第一NMOS晶体管的所述本体与所述第二NMOS晶体管的所述漏极。
4.根据权利要求1所述的包括具有动态耦合到漏极的本体的NMOS晶体管的电路，其特征在于，所述电阻器具有第一端子和第二端子，所述第一端子直接电连接到所述第二NMOS晶体管的所述源极，所述第二端子直接电连接到所述第一NMOS晶体管的所述本体与所述第二NMOS晶体管的所述漏极。
5.根据权利要求1所述的包括具有动态耦合到漏极的本体的NMOS晶体管的电路，其特征在于，所述电阻器具有第一端子和第二端子，所述第一端子耦合到所述第二NMOS晶体管的所述漏极，所述第二端子耦合到所述第一NMOS晶体管的所述本体。
6.根据权利要求1所述的包括具有动态耦合到漏极的本体的NMOS晶体管的电路，其特征在于，所述电阻器具有第一端子和第二端子，所述第一端子直接电连接到所述第二NMOS晶体管的所述漏极，所述第二端子直接电连接到所述第一NMOS晶体管的所述本体。
7.根据权利要求1所述的包括具有动态耦合到漏极的本体的NMOS晶体管的电路，其特征在于，进一步包括耦合在所述焊盘和所述第二NMOS晶体管的所述漏极之间的电容器。
8.根据权利要求7所述的包括具有动态耦合到漏极的本体的NMOS晶体管的电路，其特征在于，所述电容器使用集总电容器实现。
9.根据权利要求7所述的包括具有动态耦合到漏极的本体的NMOS晶体管的电路，其特征在于，所述电容器使用任何器件的电容行为来实现。
10.根据权利要求1所述的包括具有动态耦合到漏极的本体的NMOS晶体管的电路，其特征在于，所述第一NMOS晶体管是硅化物或非硅化物。
11.根据权利要求1所述的包括具有动态耦合到漏极的本体的NMOS晶体管的电路，其特征在于，所述第二NMOS晶体管的所述漏极耦合到所述第一NMOS晶体管的所述本体；并且其中所述第二NMOS晶体管的所述漏极通过所述电阻器和电容器耦合到所述焊盘。
12.根据权利要求1所述的包括具有动态耦合到漏极的本体的NMOS晶体管的电路，其特征在于，所述第二NMOS晶体管的所述漏极直接电连接到所述第一NMOS晶体管的所述本体；并且其中所述第二NMOS晶体管的所述漏极通过直接电连接到所述电阻器的第一端子、所述电阻器的第二端子直接电连接到电容器的第一端子、以及所述电容器的第二端子直接电连接到所述焊盘而耦合到所述焊盘。
13.根据权利要求1所述的包括具有动态耦合到漏极的本体的NMOS晶体管的电路，其特征在于，所述输出驱动器进一步包括第一PMOS晶体管，所述第一PMOS晶体管具有耦合到所述电源电压的源极、耦合到所述焊盘的漏极、以及耦合到所述逻辑电路的栅极。
14.一种包括具有动态耦合到漏极的本体的NMOS晶体管的电路，其特征在于，包括：
逻辑电路；
第一NMOS晶体管，具有耦合到所述逻辑电路的栅极、耦合到焊盘的漏极、以及耦合到参考电压的源极；以及
保护电路，耦合到所述焊盘和所述第一NMOS晶体管的本体，所述保护电路配置为：
当静电放电事件发生时，将所述焊盘耦合到所述第一NMOS晶体管的所述本体；并且
在没有出现所述静电放电事件的情况下，将所述第一NMOS晶体管的所述本体耦合到所述第一NMOS晶体管的所述源极。
15.根据权利要求14所述的包括具有动态耦合到漏极的本体的NMOS晶体管的电路，其特征在于，所述保护电路包括耦合在所述第一NMOS晶体管的所述本体和源极之间的开关；其中在没有出现所述静电放电事件的情况下，所述开关保持闭合，由此将所述第一NMOS晶体管的所述本体短接到所述第一NMOS晶体管的所述源极；并且其中当所述静电放电事件发生时，所述开关断开，由此允许所述静电放电事件的使用以偏置所述第一NMOS晶体管的所述本体。
16.根据权利要求14所述的包括具有动态耦合到漏极的本体的NMOS晶体管的电路，其特征在于，所述保护电路包括耦合在所述焊盘和所述第一NMOS晶体管的所述本体之间的电阻器，所述电阻器通过电容器耦合到所述焊盘。
17.根据权利要求14所述的包括具有动态耦合到漏极的本体的NMOS晶体管的电路，其特征在于，所述保护电路包括耦合在所述第一NMOS晶体管的所述本体和所述参考电压之间的电阻器。
18.根据权利要求14所述的包括具有动态耦合到漏极的本体的NMOS晶体管的电路，其特征在于，所述第一NMOS晶体管可以是硅化物或非硅化物。
19.根据权利要求16所述的包括具有动态耦合到漏极的本体的NMOS晶体管的电路，其特征在于，所述电容器使用集总电容器实现。
20.根据权利要求16所述的包括具有动态耦合到漏极的本体的NMOS晶体管的电路，其特征在于，所述电容器使用任何器件的电容行为来实现。
21.根据权利要求14所述的包括具有动态耦合到漏极的本体的NMOS晶体管的电路，其特征在于，进一步包括第一PMOS晶体管，所述第一PMOS晶体管具有耦合到所述逻辑电路的栅极、耦合到电源电压的源极和耦合到所述焊盘的漏极。
22.一种包括具有动态耦合到漏极的本体的NMOS晶体管的电路，其特征在于，包括：
逻辑电路；
所述逻辑电路的输出驱动器，所述输出驱动器包括：
第一晶体管，具有耦合到所述逻辑电路的控制端子、耦合到参考电压的第二导电端子、以及耦合到焊盘的第一导电端子；
所述输出驱动器的保护电路，所述保护电路包括：
第二晶体管，具有耦合到所述焊盘的第一导电端子、耦合到所述参考电压的第二导电端子、以及耦合以接收电源电压的控制端子；以及
电阻器，耦合到所述第二晶体管的所述第一导电端子和所述第一晶体管的本体。
23.根据权利要求22所述的包括具有动态耦合到漏极的本体的NMOS晶体管的电路，其特征在于，所述电阻器具有第一端子和第二端子，所述第一端子耦合到所述第二晶体管的所述第一导电端子，所述第二端子耦合到所述第一晶体管的所述本体。
24.根据权利要求22所述的包括具有动态耦合到漏极的本体的NMOS晶体管的电路，其特征在于，所述电阻器具有第一端子和第二端子，所述第一端子耦合到所述第二晶体管的所述第一导电端子和所述第一晶体管的所述本体，所述第二端子耦合到所述参考电压。
25.根据权利要求22所述的包括具有动态耦合到漏极的本体的NMOS晶体管的电路，其特征在于，所述电阻器具有第一端子和第二端子，所述第一端子耦合到所述第二晶体管的所述第一导电端子，所述第二端子耦合到电容器的第一导电端子，所述电容器的第二导电端子耦合到所述焊盘。
26.根据权利要求22所述的包括具有动态耦合到漏极的本体的NMOS晶体管的电路，其特征在于，所述第一晶体管是第一NMOS晶体管，其中所述第一NMOS晶体管的所述第一导电端子是漏极，其中所述第一NMOS晶体管的所述第二导电端子是源极，并且其中所述第一NMOS晶体管的所述控制端子是栅极。
27.根据权利要求22所述的包括具有动态耦合到漏极的本体的NMOS晶体管的电路，其特征在于，所述第二晶体管是第二NMOS晶体管，其中所述第二NMOS晶体管的所述第一导电端子是漏极，其中所述第二NMOS晶体管的所述第二导电端子是源极，并且其中所述第二NMOS晶体管的所述控制端子是栅极。
28.根据权利要求22所述的包括具有动态耦合到漏极的本体的NMOS晶体管的电路，其特征在于，所述第二晶体管的所述第一导电端子通过电容器耦合到所述焊盘。
29.根据权利要求22所述的包括具有动态耦合到漏极的本体的NMOS晶体管的电路，其特征在于，所述输出驱动器进一步包括第二晶体管，所述第二晶体管具有耦合到所述逻辑电路的控制端子、耦合到所述焊盘的第二导电端子、以及耦合到所述电源电压的第一导电端子。
30.一种包括具有动态耦合到漏极的本体的NMOS晶体管的电路，其特征在于，包括：
第一NMOS晶体管，具有耦合到焊盘的漏极、耦合到参考电压的源极、以及栅极；
第二NMOS晶体管，具有通过电容器耦合到所述焊盘的漏极、耦合到所述参考电压的源极、以及耦合到电源电压的栅极；以及
电阻器，耦合在所述第二NMOS晶体管的所述漏极和所述第一NMOS晶体管的本体之间。
31.根据权利要求30所述的包括具有动态耦合到漏极的本体的NMOS晶体管的电路，其特征在于，进一步包括二极管，所述二极管具有耦合到所述焊盘的阴极和耦合到所述参考电压的阳极。
32.根据权利要求30所述的包括具有动态耦合到漏极的本体的NMOS晶体管的电路，其特征在于，所述第一NMOS晶体管的所述栅极耦合到第二逻辑电路；并且进一步包括第一PMOS晶体管，所述第一PMOS晶体管具有耦合到所述电源电压的源极、耦合到所述焊盘的漏极、以及耦合到第一逻辑电路的栅极。
33.一种包括具有动态耦合到漏极的本体的NMOS晶体管的电路，其特征在于，包括：
第一NMOS晶体管，具有耦合到焊盘的漏极、耦合到参考电压的源极、以及栅极；
第二NMOS晶体管，具有耦合到所述第一NMOS晶体管的本体的漏极，所述第二NMOS晶体管的所述漏极还通过电容器耦合到所述焊盘，所述第二NMOS晶体管还具有耦合到所述参考电压的源极、以及耦合到电源电压的栅极；以及
电阻器，耦合在所述第一NMOS晶体管的所述本体和所述参考电压之间。
34.根据权利要求33所述的包括具有动态耦合到漏极的本体的NMOS晶体管的电路，其特征在于，进一步包括二极管，所述二极管具有耦合到所述焊盘的阴极和耦合到所述参考电压的阳极。
35.根据权利要求33所述的包括具有动态耦合到漏极的本体的NMOS晶体管的电路，其特征在于，其中所述第一NMOS晶体管的所述栅极耦合到第二逻辑电路；并且进一步包括第一PMOS晶体管，所述第一PMOS晶体管具有耦合到所述电源电压的源极、耦合到所述焊盘的漏极、以及耦合到第一逻辑电路的栅极。
36.一种包括具有动态耦合到漏极的本体的NMOS晶体管的电路，其特征在于，包括：
逻辑电路；
所述逻辑电路的输出驱动器，所述输出驱动器包括：
第一NMOS晶体管，具有耦合到所述逻辑电路的栅极、耦合到参考电压的源极、以及耦合到焊盘的漏极；
所述输出驱动器的保护电路，所述保护电路包括：
第二NMOS晶体管，具有耦合到所述焊盘的漏极、耦合到所述参考电压的源极、以及耦合到电源电压的栅极；以及
电阻器，耦合在所述第二NMOS晶体管的所述漏极和所述第一NMOS晶体管的本体之间；
其中当静电放电事件将所述焊盘处的电位提高到相对于所述参考电压为正的电位时，所述电源电压最初是浮动的；并且
其中在没有静电放电事件出现的情况下，所述电源电压保持在逻辑高。
37.根据权利要求36所述的包括具有动态耦合到漏极的本体的NMOS晶体管的电路，其特征在于，所述第一NMOS晶体管的所述栅极直接电连接到所述逻辑电路的输出，其中所述第一NMOS晶体管的所述源极直接电连接到所述参考电压，并且其中所述第一NMOS晶体管的所述漏极直接电连接到所述焊盘。
38.根据权利要求36所述的包括具有动态耦合到漏极的本体的NMOS晶体管的电路，其特征在于，所述电阻器具有第一端子和第二端子，所述第一端子直接电连接到所述第二NMOS晶体管的所述源极，所述第二端子直接电连接到所述第一NMOS晶体管的所述本体和所述第二NMOS晶体管的所述漏极。
39.根据权利要求36所述的包括具有动态耦合到漏极的本体的NMOS晶体管的电路，其特征在于，所述电阻器具有第一端子和第二端子，所述第一端子直接电连接到所述第二NMOS晶体管的所述漏极，所述第二端子直接电连接到所述第一NMOS晶体管的所述本体。
40.根据权利要求36所述的包括具有动态耦合到漏极的本体的NMOS晶体管的电路，其特征在于，所述第二NMOS晶体管的所述漏极直接电连接到所述第一NMOS晶体管的所述本体；并且其中所述第二NMOS晶体管的所述漏极通过直接电连接到所述电阻器的第一端子焊盘、所述电阻器的第二端子直接电连接到电容器的第一端子，以及所述电容器的第二端子直接电连接到所述焊盘而耦合到所述焊盘。
41.根据权利要求36所述的包括具有动态耦合到漏极的本体的NMOS晶体管的电路，其特征在于，所述输出驱动器进一步包括第一PMOS晶体管，所述第一PMOS晶体管具有耦合到所述逻辑电路的栅极、耦合到所述电源电压的源极、以及耦合到所述焊盘的漏极。
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