CN115274649A - 静电放电钳位器 - Google Patents
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- 239000003990 capacitor Substances 0.000 claims abstract description 114
- 239000004065 semiconductor Substances 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 12
- 230000005669 field effect Effects 0.000 claims description 5
- 229910044991 metal oxide Inorganic materials 0.000 claims description 5
- 150000004706 metal oxides Chemical class 0.000 claims description 5
- 230000008878 coupling Effects 0.000 claims 2
- 238000010168 coupling process Methods 0.000 claims 2
- 238000005859 coupling reaction Methods 0.000 claims 2
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 9
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000005611 electricity Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
- H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
- H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
- H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
- H01L27/0285—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements bias arrangements for gate electrode of field effect transistors, e.g. RC networks, voltage partitioning circuits
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Semiconductor Integrated Circuits (AREA)
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Abstract
本发明公开了一种静电放电钳位器，包括钳位电路、驱动电路、电容器和电阻器网络以及偏置电路。钳位电路包括以级联形式连接的多个晶体管。驱动电路耦接钳位电路的多个晶体管的栅极。电容器和电阻器网络响应静电放电事件引入RC延迟，以控制驱动电路开启钳位电路的多个晶体管进行静电放电。当电容器和电阻器网络未检测到静电放电事件时，偏置电路偏置驱动电路以关闭钳位电路的多个晶体管。本发明的静电放电钳位器在过驱动***中具有高可靠性。
Description
技术领域
本发明涉及过驱动***(overdriving system)中的静电放电钳位器(electrostatic discharge clamp)。
背景技术
随着半导体制造工艺中使用的技术的发展(例如，缩小到5nm、4nm、3nm或以下)，最大的施加电压被抑制(例如，下降到1.2V，比施加到7nm产品的1.8V低的多)。如果同一印刷电路板(printed circuit board，PCB)上有7nm芯片还有更先进的(5nm/4nm/3nm或以下)芯片，则电源***应提供过驱动设计(例如，VDD＝2.5V或3.3V)，在过驱动设计中应考虑到高级晶体管的可靠性问题。
静电放电钳位器是芯片中的必要器件。需要一种在过驱动***中具有高可靠性的静电放电钳位器。
发明内容
有鉴于此，本发明的目的在于提供一种静电放电钳位器，以解决上述问题。
根据本发明示例性实施例，静电放电钳位器包括钳位电路、驱动电路、电容器和电阻器网络以及偏置电路。钳位电路包括以级联形式连接的多个晶体管。驱动电路耦接钳位电路的多个晶体管的栅极。电容器和电阻器网络响应静电放电事件引入RC延迟，以控制驱动电路开启钳位电路的多个晶体管进行静电放电。当电容器和电阻器网络未检测到静电放电事件时，偏置电路偏置驱动电路以关闭钳位电路的多个晶体管。
在示例性实施例中，电容器和电阻器网络包括电阻器和串联连接的多个电容器。电阻器和多个电容器之间的电阻-电容连接端耦接到驱动电路的第一控制端。响应于静电放电事件，电阻-电容连接端处的电压变化耦接到驱动电路的第一控制端。
在示例性实施例中，多个晶体管的数量是N。电容器和电阻器网络中的多个电容器的数量是N。将电容器和电阻器网络中的N个电容器串联连接的第一电容-电容连接端至第(N-1)电容-电容连接端，一一对应地耦接到驱动电路的第二控制端至第N控制端。驱动电路的N个输出端一一对应地耦接到钳位电路的N个晶体管的栅极。
在示例性实施例中，驱动电路包括N个反相器。驱动电路的第一控制端至第N控制端与N个反相器的输入端一一耦接。N个反相器的输出端与驱动电路的N个输出端一一耦接。
在示例性实施例中，偏置电路包括串联连接的N个偏置单元。将N个偏置单元串联连接的第一连接端至第(N-1)连接端分别耦接到第一电容-电容连接端到第(N-1)电容-电容连接端。
在示例性实施例中，N个晶体管是连接在电源线和***地之间的p沟道金属氧化物半导体场效应晶体管。电容器和电阻器网络中的电阻器连接在电阻器到电容器的连接端子和***地之间。N个反相器均具有第一偏置端和第二偏置端。驱动电路的第一控制端耦接N个反相器中的第一反相器的输入端。第一反相器的第二偏置端耦接***接地。N个反相器中的第N个反相器的第一偏置端耦接电源线。N个反相器中的第二至第N个反相器的第二偏置端子分别耦接到N个反相器中的第一至第(N-1)个反相器的输出端。将偏置单元从***地串联连接到电源线的第一连接端子到第(N-1)连接端子还分别耦接到第一到第(N-1)反相器的第一偏置端子。
本发明提供了一种在过驱动***中具有高可靠性的静电放电钳位器。
以下实施例将结合附图进行详细说明。
附图说明
通过参考附图阅读随后的详细描述和实施例可以更充分地理解本发明，其中：
图1示出了根据本发明示例性实施例的静电放电钳位器；
图2例示了根据本发明示例性实施例的另一静电放电钳位器；
图3A到图3E示出了偏置电路中的偏置单元的示例；
图4A到图4E示出了电容器和电阻器网络的示例；
图5A到图5E示出了电容器和电阻器网络的示例。
具体实施方式
在说明书及权利要求当中使用了某些词汇来指称特定的组件。本领域一般技术人员应可理解，电子设备制造商可以会用不同的名词来称呼同一组件。本说明书及权利要求并不以名称的差异来作为区别组件的方式，而是以组件在功能上的差异来作为区别的基准。在通篇说明书及后续的权利要求当中所提及的“包括”是开放式的用语，故应解释成“包括但不限定于”。此外，“耦接”一词在此是包含任何直接及间接的电气连接手段。因此，若文中描述第一装置电性连接于第二装置，则代表该第一装置可直接连接于该第二装置，或通过其他装置或连接手段间接地连接至该第二装置。
下面的描述是为了说明本发明的一般原理而作出的，不应理解为限制性的。本发明的范围最好通过参考所附权利要求来确定。
图1示出了根据本发明示例性实施例的静电放电钳位器(electrostaticdischarge clamp)100，其包括钳位电路(clamping circuit)102、驱动电路104、电容器和电阻器网络106以及偏置电路108。静电放电钳位器100可以耦接在电源线VDD和***地VSS之间。
钳位电路102包括以级联(cascode)形式连接的多个p沟道金属氧化物半导体场效应晶体管(PMOS)Pl、P2和P3以应对过驱动设计(例如，当芯片采用如例5nm/4nm/3nm或以下的先进工艺制造时，VDD 2.5V或3V)。在本示例中，PMOS的数量为3个，但并不以此为限。电源线VDD和***地VSS之间级联形式的晶体管的数量取决于过驱动电平(VDD)和芯片的制造工艺。
驱动电路104耦接到钳位电路102中PMOS P1、P2和P3的栅极。在一些实施例中，静电放电事件可以是电路IC遭遇偶发的或者突发的静电，此时在电源线VDD上施加有突发的静电。电容器和电阻器网络106响应于静电放电事件(例如，电源线VDD上的ESD应力(ESDstress))引入RC延迟，以控制驱动电路104导通PMOS P1、P2和P3进行静电放电，从而突发的静电不会对电路IC造成损害。当电容器和电阻器网络106没有检测到任何静电放电事件时，偏置电路108偏置驱动电路104以关闭PMOS P1、P2和P3。由于PMOS常态的关断状态，漏电流得到有效抑制。
如图所示，电容器和电阻器网络106包括电阻器110和多个电容器112_1、112_2和112_3。电容器112_1、112_2和112_3串联连接。电阻器110与电容器112_1、112_2和112_3之间的电阻-电容连接端114耦接到驱动电路104的第一控制端Vc1。电容器和电阻器网络106中的电阻器110连接在电阻器-电容器连接端114与***地Vss之间。在电路正常上电期间，电容器和电阻器网络106中的电容器112_1、112_2和112_3相当于形成断路。在电源线VDD有突发静电事件时，电阻器110和多个电容器112_1、112_2和112_3形成瞬时的电流通路，在电阻器110与电容器112_1之间的电阻-电容连接端114处出现电压。
响应于静电放电事件，电阻-电容连接端114处的电压变化被耦接到驱动电路104的第一控制端Vc1。请注意，电容器和电阻器网络106中使用的电阻器数量仅为一个。单个电阻器110可以使得由PMOS P1、P2和P3形成静电放电路径的启动电压(turn-on voltage)非常低。也就是说，可以在非常低的静电电压时，PMOS P1、P2和P3就可以导通形成放电路径。因而静电放电钳位器100是可靠的。
电容器和电阻器网络106中的电容器112_1、112_2和112_3的数量与钳位电路102中的PMOS P1、P2和P3的数量相同，在此示例中为3(N为3)。在电容器和电阻器网络106中将三个电容器112_1、112_2和112_3串联连接的第一电容-电容连接端116_1和第二电容-电容连接端116_2分别耦接至驱动电路104的第二控制端Vc2和第三控制端Vc3。驱动电路104的输出端Vo1、Vo2、Vo3与钳位电路102中PMOS P1、P2、P3的栅极一一连接。驱动电路包括三个反相器Inv1、Inv2和Inv3。驱动电路104的控制端Vc1、Vc2、Vc3与三个反相器Inv1、Inv2、Inv3的输入端一一连接。三个反相器Inv1、Inv2、Inv3的输出端与驱动电路104的三个输出端Vo1、Vo2、Vo3一一连接。每个反相器对应一个钳位晶体管的控制。
偏置电路108包括串联连接的三个偏置单元118_1、118_2和118_3。将三个偏置单元串联连接的第一连接端120_1和第二连接端120_2分别耦接到第一电容-电容连接端116_1和第二电容-电容连接端116_2。
偏置电路108还包括两个电阻器122_1和122_2。第一连接端120_1和第二连接端120_2分别通过两个电阻器122_1和122_2耦接至第一电容-电容连接端116_1和第二电容-电容连接端116_2。电阻器122_1和122_2是可选的。
三个反相器Invl、Inv2和Inv3均具有第一偏置端tl和第二偏置端t2。驱动电路104的第一控制端Vc1耦接第一反相器Inv1的输入端。第一反相器Inv1的第二偏置端t2耦接至***地Vss。第三反相器Inv3的第一偏置端t1耦接电源线VDD。第二和第三反相器Inv2和Inv3的第二偏置端t2分别耦接到第一和第二反相器Inv1和Inv2的输出端。将偏置单元118_1、118_2和118_3从***地VSS串联连接到电源线VDD的第一连接端120_1和第二连接端102_2进一步分别耦接到第一反相器Inv1的第一偏置端t1和第二反相器Inv2的第一偏置端t1。
驱动电路104中的反相器Invl至Inv3逐个地堆叠。不需要二极管串来偏置反相器Inv1、Inv2和Inv3。在传统的静电放电钳位器中，由驱动电路中使用的二极管串引入了寄生泄漏路径(parasitic leakage path)。在本发明的驱动电路104中不存在这样的寄生泄漏路径。
图2例示了根据本发明示例性实施例的另一静电放电钳位器200，其包括钳位电路202、驱动电路204、电容器和电阻器网络206以及偏置电路208。静电放电钳位器200的工作原理与静电放电钳位器100类似。钳位电路202使用多个n沟道金属氧化物半导体场效应晶体管(NMOS)N1、N2和N3以取代图1的PMOS P1、P2和P3。
驱动电路204耦接到钳位电路202的NMOS N1、N2和N3的栅极。电容器和电阻器网络206响应于静电放电事件(例如，电源线VDD上的ESD应力(stress))引入RC延迟(即，电容器和电阻器网络206中的电容器和电阻器形成瞬时的电流通路)，以控制驱动电路204导通NMOS N1、N2和N3进行静电放电。当电容器和电阻器网络206没有检测到任何静电放电事件时，偏置电路208偏置驱动电路204以关闭NMOS N1、N2和N3。在这样的结构中，钳位电路202中的NMOS N1、N2和N3在没有静电放电事件发生时通常关闭。因而漏电流被有效地抑制。
如图所示，电容器和电阻器网络206包括电阻器210和多个电容器212_1、212_2和212_3。电容器212_1、212_2和212_3串联连接。电阻器210与电容器212_1、212_2和212_3之间的电阻-电容连接端214耦接到驱动电路204的第一控制端Vc1。电容器和电阻器网络206中的电阻器210连接在电阻-电容连接端子214和电源线VDD之间。
响应于静电放电事件，电阻-电容连接端214处的电压变化耦接到驱动电路204的第一控制端Vc1。注意，电容器和电阻器网络206中使用的电阻器数量仅为一个。单个电阻器210可以使得由NMOS N1、N2和N3形成静电放电路径的启动电压非常低。静电放电钳位器是可靠的。
电容器和电阻器网络206中的电容器212_1、212_2和212_3的数量与钳位电路202中的NMOS N1、N2和N3的数量相同，在此示例中，数量为3(N为3)。在电容器和电阻器网络206中将三个电容器212_1、212_2、212_3串联连接的第一电容-电容连接端216_1和第二电容-电容连接端216_2分别耦接至驱动电路204的第二控制端Vc2和第三控制端Vc3。驱动电路204的输出端Vo1、Vo2、Vo3与钳位电路202的NMOS N1、N2、N3的栅极一一连接。驱动电路204包括三个反相器Inv1、Inv2和Inv3。驱动电路204的第一、第二和第三控制端Vc1、Vc2和Vc3与三个反相器Inv1、Inv2和Inv3的输入端一一连接。三个反相器Inv1、Inv2、Inv3的输出端与驱动电路204的三个输出端Vo1、Vo2、Vo3一一连接。每个反相器对应于一个钳位晶体管的控制。
偏置电路208包括三个串联连接的偏置单元218_1、218_2和218_3。将三个偏置单元218_1、218_2和218_3串联连接的第一连接端220_1和第二连接端220_2分别耦接至第一电容-电容连接端216_1和第二电容-电容连接端216_2。
偏置电路208还包括两个电阻器222_1和222_2。第一连接端220_1和第二连接端220_2分别通过两个电阻器222_1和222_2耦接到第一电容-电容连接端216_1和第二电容-电容连接端216_2。
三个反相器Invl、Inv2和Inv3均具有第一偏置端tl和第二偏置端t2。驱动电路204的第一控制端Vc1耦接至第一反相器Inv1的输入端。第一反相器Inv1的第一偏置端t1耦接电源线VDD。第三反相器Inv3的第二偏置端t2耦接至***地VSS。第二和第三反相器Inv2和Inv3的第一偏置端t1分别耦接到第一和第二反相器Inv1和Inv2的输出端。将偏置单元218_1、218_2和218_3从电源线VDD串联连接到***地VSS的第一连接端子220_1和第二连接端子220_2进一步分别耦接到第一反相器Inv1的第二偏置端t2和第二反相器Inv2的第二偏置端t2。
使用NMOS作为钳位晶体管的静电放电钳位器200也可以很好地工作。
图3A到图3E示出了偏置电路108/208中的偏置单元的示例。每个偏置单元可以是电阻器(图3A)。在另一个示例性实施例中，每个偏置单元可以包括串联连接的电阻器和关闭状态(off-state)PMOS晶体管(图3B)或者串联连接的电阻器和关闭状态NMOS晶体管(图3C)。在另一示例性实施例中，偏置单元形成二极管串(参考图3D中的PMOS二极管串，或图3E中的NMOS二极管串)。
图4A到图4E示出了电容器和电阻器网络106的示例。如图4A所示，电容器和电阻器网络106中的每个电容器都是PMOS电容器。如图4B所示，电容器和电阻器网络106中的每个电容器都是NMOS电容器。如图4C所示，电容器和电阻器网络106中的电容器都是金属-氧化物-金属(metal-oxide-metal，MOM)电容器或者都是金属-绝缘体-金属(metal-insulator-metal，MIM)电容器。如图4D和图4E所示，电容器和电阻器网络106中的电容器为由金属-氧化物-半导体和金属-氧化物-金属电容器形成的混合配置，或者由金属-氧化物-半导体和金属-绝缘体-金属电容器形成的混合配置。
图5A到图5E示出了电容器和电阻器网络206的示例。如图5A所示，电容器和电阻器网络206中的每个电容器都是PMOS电容器。如图5B所示，电容器和电阻器网络206中的每个电容器都是NMOS电容器。如图5C所示，电容器和电阻器网络206中的电容器都是金属-氧化物-金属(MOM)电容器，或者都是金属-绝缘体-金属(MIM)电容器。在图5D和图5E中，电容器和电阻器网络206中的电容器为由金属-氧化物-半导体电容器和金属-氧化物-金属电容器形成的混合配置，或者由金属-氧化物-半导体电容器和金属-绝缘体-金属电容器形成的混合配置。
虽然已经通过示例和根据优选实施例描述了本发明，但是应当理解，本发明不限于所公开的实施例。相反，它旨在涵盖各种修改和类似的布置(这对于本领域的技术人员来说是显而易见的)。因此，所附权利要求的范围应给予最广泛的解释，以涵盖所有此类修改和类似布置。
Claims (12)
1.一种静电放电钳位器，包括：
钳位电路，包括以级联形式连接的多个晶体管；
驱动电路，耦接到所述钳位电路的所述多个晶体管的栅极；
电容器和电阻器网络，响应于静电放电事件以控制所述驱动电路导通所述钳位电路的所述多个晶体管进行静电放电；以及
偏置电路，当所述电容器和电阻器网络未检测到所述静电放电事件时，所述偏置电路用于偏置所述驱动电路以关闭所述钳位电路的所述多个晶体管。
2.如权利要求1所述的静电放电钳位器，其中：
所述电容器和电阻器网络包括电阻器和串联连接的多个电容器；
所述电阻器和所述多个电容器之间的电阻-电容连接端耦接到所述驱动电路的第一控制端；以及
响应于所述静电放电事件，所述电阻-电容连接端处的电压变化耦接到所述驱动电路的所述第一控制端。
3.如权利要求2所述的静电放电钳位器，其中：
所述多个晶体管的数量为N；
所述电容器和电阻器网络中的多个电容器的数量为N；
将所述电容器和电阻器网络中的所述N个电容器串联连接的第一电容-电容连接端至第(N-1)电容-电容连接端，一一对应地耦接到所述驱动电路的第二控制端至第N控制端；以及
所述驱动电路的N个输出端一一对应地耦接到所述钳位电路的所述N个晶体管的栅极。
4.如权利要求3所述的静电放电钳位器，其中：
所述驱动电路包括N个反相器；
所述驱动电路的第一控制端至第N控制端一一对应地耦接到所述N个反相器的输入端；
所述N个反相器的输出端一一对应地耦接到所述驱动电路的N个输出端。
5.如权利要求4所述的静电放电钳位器，其中：
所述偏置电路包括串联连接的N个偏置单元；
将所述N个偏置单元串联连接的第一连接端至第(N-1)连接端分别耦接到所述第一电容-电容连接端到所述第(N-1)电容-电容连接端。
6.如权利要求5所述的静电放电钳位器，其中：
所述偏置电路还包括(N-1)个电阻器；以及
所述第一连接端至所述第(N-1)连接端分别通过所述(N-1)个电阻器，耦接至所述第一电容-电容连接端至所述第(N-1)电容-电容连接端。
7.如权利要求5所述的静电放电钳位器，其中：
所述N个晶体管为连接在电源线和***地之间的p沟道金属氧化物半导体场效应晶体管；
所述电容器和电阻器网络中的所述电阻器连接在所述电阻-电容连接端和所述***地之间；
所述N个反相器均具有第一偏置端和第二偏置端；
所述驱动电路的所述第一控制端耦接到所述N个反相器中第一反相器的输入端；
所述第一反相器的第二偏置端耦接到所述***地；
所述N个反相器中第N反相器的第一偏置端耦接到所述电源线；
所述N个反相器中第二反相器至第N反相器的第二偏置端分别耦接至所述N个反相器中第一反相器至第(N-1)个反相器的输出端；以及
将所述N个偏置单元从所述***地串联连接到所述电源线的第一连接端至第(N-1)连接端还分别耦接到所述第一反相器至所述第(N-1)反相器的第一偏置端。
8.如权利要求5所述的静电放电钳位器，其中：
所述N个晶体管为连接在所述电源线和所述***地之间的n沟道金属氧化物半导体场效应晶体管；
所述电容器和电阻器网络中的所述电阻器连接在所述电源线和所述电阻-电容连接端之间；
所述N个反相器均具有第一偏置端和第二偏置端；
所述驱动电路的所述第一控制端耦接到所述N个反相器中第一反相器的输入端；
所述第一反相器的第一偏置端耦接到所述电源线；
所述N个反相器中第N反相器的第二偏置端耦接到所述***地；
所述N个反相器中第二反相器至第N反相器的第一偏置端分别耦接至所述N个反相器中第一反相器至第(N-1)反相器的输出端；以及
将所述N个偏置单元从所述电源线串联连接到所述***地的第一连接端至第(N-1)连接端还分别耦接到所述第一反相器至所述第(N-1)反相器的第二偏置端。
9.如权利要求2所述的静电放电钳位器，其中：
所述电容器和电阻器网络中的多个电容器都是金属-氧化物-半导体电容器、金属-氧化物-金属电容器或者金属-绝缘体-金属电容器，或者所述电容器和电阻器网络中的多个电容器是由金属-氧化物-半导体电容器和金属-氧化物-金属电容器组成的混合配置，或者是由金属-氧化物-半导体电容器和金属-绝缘体-金属电容器组成的混合配置。
10.如权利要求5所述的静电放电钳位器，其中
每个偏置单元均是电阻器，或者每个偏置单元包括串联连接的电阻器和关断状态的金属氧化物半导体场效应晶体管，或者每个偏置单元为二极管串。
11.如权利要求1所述的静电放电钳位器，其中
所述多个晶体管的数量大于2。
12.如权利要求1所述的静电放电钳位器，所述静电放电钳位器操作在过驱动***中。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US202163181397P | 2021-04-29 | 2021-04-29 | |
| US63/181,397 | 2021-04-29 | ||
| US17/580,926 | 2022-01-21 | ||
| US17/580,926 US11916376B2 (en) | 2021-04-29 | 2022-01-21 | Overdrive electrostatic discharge clamp |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN115274649A true CN115274649A (zh) | 2022-11-01 |
Family
ID=80683905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210307759.9A Pending CN115274649A (zh) | 2021-04-29 | 2022-03-25 | 静电放电钳位器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US11916376B2 (zh) |
| EP (1) | EP4084336A1 (zh) |
| CN (1) | CN115274649A (zh) |
| TW (1) | TWI836388B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20230138437A1 (en) * | 2021-11-04 | 2023-05-04 | Realtek Semiconductor Corporation | Electrostatic discharge protection circuit |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20240006877A1 (en) * | 2022-07-03 | 2024-01-04 | Taiwan Semiconductor Manufacturing Company Ltd. | Power clamp device |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6724603B2 (en) * | 2002-08-09 | 2004-04-20 | Motorola, Inc. | Electrostatic discharge protection circuitry and method of operation |
| JP2014026996A (ja) * | 2012-07-24 | 2014-02-06 | Toshiba Corp | Ｅｓｄ保護回路 |
| CN104979814B (zh) | 2014-04-02 | 2017-12-29 | 中芯国际集成电路制造(上海)有限公司 | 一种静电放电保护电路 |
| US9893517B2 (en) | 2014-12-15 | 2018-02-13 | Arm Limited | Electrostatic discharge protection circuitry |
| US10886729B2 (en) * | 2017-06-01 | 2021-01-05 | Richwave Technology Corp. | Electrostatic discharge protection device for high supply voltage operations |
| TWI670911B (zh) * | 2018-05-01 | 2019-09-01 | 瑞昱半導體股份有限公司 | 靜電放電防護裝置 |
| US10826291B2 (en) | 2018-09-12 | 2020-11-03 | CoolStar Technology, Inc. | Electrostatic discharge transient power clamp |
| TWI769108B (zh) * | 2021-11-04 | 2022-06-21 | 瑞昱半導體股份有限公司 | 靜電放電保護電路 |
-
2022
- 2022-01-21 US US17/580,926 patent/US11916376B2/en active Active
- 2022-03-07 EP EP22160627.0A patent/EP4084336A1/en active Pending
- 2022-03-25 CN CN202210307759.9A patent/CN115274649A/zh active Pending
- 2022-03-28 TW TW111111640A patent/TWI836388B/zh active
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20230138437A1 (en) * | 2021-11-04 | 2023-05-04 | Realtek Semiconductor Corporation | Electrostatic discharge protection circuit |
| US11824349B2 (en) * | 2021-11-04 | 2023-11-21 | Realtek Semiconductor Corporation | Electrostatic discharge protection circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| EP4084336A1 (en) | 2022-11-02 |
| TWI836388B (zh) | 2024-03-21 |
| US11916376B2 (en) | 2024-02-27 |
| TW202243404A (zh) | 2022-11-01 |
| US20220352711A1 (en) | 2022-11-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |