CN115174326A - 高速跳频msk信号的突发检测与相干解调装置及方法 - Google Patents

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Abstract

本发明公开了一种高速跳频MSK信号的突发检测与相干解调装置及方法，装置包括跳频信号到达检测模块、频偏和初相估计模块、增益调整模块、锁相环和位同步模块、比特恢复模块，以及RAM；RAM分别与跳频信号到达检测模块、频偏和初相估计模块、锁相环和位同步模块相连，锁相环和位同步模块还分别连接增益调整模块和比特恢复模块；跳频信号到达检测模块的输入端与DDC模块相连。本发明具有良好的抗噪声和抗频偏能力。对接收信号的频偏和初相估计采用基于DFT内插的相位差校正方法，能够实现频偏和初相的精确估计。对传统的costas环进行改进，使MSK信号相位锁定到0、π/2、π和‑π/2点，能够有效减少相位跳变，提高信号解调稳定性，降低误码率。

Description

高速跳频MSK信号的突发检测与相干解调装置及方法
技术领域
本发明涉及非合作通信中高速(跳速超过500跳/秒)跳频MSK信号的突发检测与相干解调装置与方法，主要用于通信对抗领域，针对敌方未知无线信号的实时侦收解译，以获取情报信息。
背景技术
MSK作为一种恒包络数字调制技术，具有较高的频带利用率，对功率器件动态范围要 求较低，因此MSK信号在跳频通信中广泛使用。
针对跳频信号的检测，主要有能量检测法，相关检测法等。其中能量检测双窗口滑动 法应用较为广泛，且计算量较小，但存在不能精确判断信号开始位置，抗噪声能力差等问 题。文献《章文珠.CPM突发传输***中同步技术的研究[D].成都：电子科技大学，2016》采用同步头波形互相关方法检测帧同步位置，原理为帧同步头对齐时，出现相关峰值。
MSK信号解调分为相干解调和非相干解调，其中针对高速跳频MSK的解调，锁相环实现相干解调存在锁定时间长的问题，不能直接应用到MSK跳频解调，因此大多采用非相干解调，比如文献《高文捷.高速突发通信的全数字解调器设计与实现[D].南京：南京理工大学，2012》中采用差分1bit非相干解调。
因此，现有技术在高速跳频MSK信号解调中存在缺陷，无法工程应用，需要新的信号 处理算法来实现。
《章文珠.CPM突发传输***中同步技术的研究[D].成都：电子科技大学，2016》采用 同步头波形互相关方法检测帧同步位置，为了满足频偏时检测准确度，预设了5路带频偏 的本地已调制序列，5路本地序列同时和接收信号相关，最终选择一路最大的作为检测结果。
MSK信号和OQPSK信号具有较高的相似性，图1是《中国电子科技集团公司第四十一研究所.一种非数据辅助的OQPSK信号闭环载波同步方法：中国 201410531403.9[P].2014-10-10》采用的costas锁相环原理框图，DDC后经过位同步,然后送 入平方谱估计模块、鉴相模块以及鉴频模块。文献采用平方谱估计进行频率粗估计，锁相 环包括了鉴相器和鉴频器两部分，误差输出为鉴相器和鉴频器的和。
MSK信号检测方面，《章文珠.CPM突发传输***中同步技术的研究[D].成都：电子科 技大学，2016》的帧同步检测方面存在对频偏敏感的弱点，当频偏较大时，相关峰完全被淹没，原因是当存在频偏时，本地序列和接收序列并不能完全对齐，频偏导致相关后的结果不是直流量，而是复正弦信号。
MSK信号解调方面，《中国电子科技集团公司第四十一研究所.一种非数据辅助的OQPSK信号闭环载波同步方法：中国201410531403.9[P].2014-10-10》的Costas环鉴相器没有排除临界点对鉴相的影响，容易造成相位震荡，且costas鉴相方法最终锁定到π/4、3π/4、-3π/4、-π/4的点，无法满足锁相到0、π/2、π和-π/2的要求。
《翟栋梁.跳频信号信道化接收及其参数估计的研究与实现[M].南京：南京理工大学， 2016：15-20》采用信道化接收机对中频信号进行实时检测，信道化可以大大节约FPGA资 源，但信道化接收机一旦fs和抽取倍数D确定下来后，信道带宽也就确定了，信道化也会存在盲区，即在相邻两个信道之间的部分频段是滤波器的过渡带，将无法接收信号。如果采用混叠设计，则存在相邻信道的重叠。该方案解调方式采用1bit差分解调，1bit差分解调对频偏和相位不敏感，但存在误码率高的问题。
《李辉.一种跳频信号解调的多核DSP设计方法[J].电子设计工程，2020年1月：158-162》 采用实时检测跳频信号频点，解调采用多核DSP实现1bit差分解调，同样存在非相干解调 误码率较高的问题。
发明内容
本发明的目的在于克服现有技术的不足，提供一种具有良好的抗噪声和抗频偏能力； 采用基于DFT内插的相位差校正方法，能够实现频偏和初相的精确估计的高速跳频MSK信号的突发检测与相干解调装置，并提供对应的突发检测与相干解调方法。
本发明的目的是通过以下技术方案来实现的：一种高速跳频MSK信号的突发检测与相 干解调装置，包括跳频信号到达检测模块、频偏和初相估计模块、增益调整模块、锁相环 和位同步模块、比特恢复模块，以及RAM；RAM分别与跳频信号到达检测模块、频偏和 初相估计模块、锁相环和位同步模块相连，锁相环和位同步模块还分别连接增益调整模块 和比特恢复模块；跳频信号到达检测模块的输入端与DDC模块相连。
进一步地，所述跳频信号到达检测模块用于对UW序列进行基带调制得到新的IQ序列； 将新的IQ序列与DDC模块输出的基带IQ序列进行滑动相关运算，当两个序列滑动对齐时 出现相关峰，相关峰位置即为跳频信号开始位置，从跳频信号开始位置起连续保存一段长 度的IQ序列存入RAM中，得到跳频信号IQ序列；
频偏和初相估计模块：从RAM中读取一跳IQ序列，进行去调制运算后得到复正弦序列IQde，采用DFT内插的方法对IQde做频率估计和初相估计，得到Δf和
Figure BDA0003697389120000021
将Δf和
Figure BDA0003697389120000022
写 入RAM；
增益调整模块：计算RAM内每一跳的IQ数据平均功率，利用平均功率动态调整增益因子；
锁相环和位同步模块：取出RAM中的一跳IQ序列，以及Δf和
Figure BDA0003697389120000031
IQ序列乘以增益因子后送到锁相环和位同步模块，用Δf和
Figure BDA0003697389120000032
作为锁相环的频偏和初相，采用修正后的costas鉴相方法进行锁相，gardner算法进行位同步；
比特恢复模块：将锁相环和位同步模块输出的I和Q序列分别做差分运算，合路后做差 分编码，恢复出原始信息，将恢复的信息与原始UW序列对比，统计UW错误比特个数，若错误比特个数超过设定门限则说明本次跳频检测为虚警，则丢掉本次解调数据，反之则输出解调数据。
进一步地，所述锁相环和位同步采用两路相同的模块，两路模块交叉进行数据处理；每 路模块包括位同步初始化单元、位同步单元、鉴相器、环路滤波器、相位生成单元、DDS 和初相初始化单元；位同步初始化单元从RAM进行数据读取，位同步单元分别连接位同步 初始化单元、DDS、鉴相器和比特恢复模块，环路滤波器分别与鉴相器和相位生成单元相连，相位生成单元分别连接DDS和初相初始化单元，DDS和初相初始化单元分别与RAM 相连。
本发明的另一个目的在于提供一种高速跳频MSK信号的突发检测与相干解调方法，包 括以下步骤：
S1、进行跳频信号到达检测，具体检测为：设UW序列长度为64位，采样率为信息速率的4倍，则对UW序列进行基带调制后得到的IQuw序列长度为256；然后按照下式对IQuw序列和基带信号IQ进行互相关计算：
Figure BDA0003697389120000033
其中，k＝1,2,3,…,256，
Figure BDA0003697389120000034
表示IQuw序列第i个值，conj()表示求共轭；
然后对corre(k)求模，得到结果记为abs_corre(k)；
采用256大小的窗口对abs_corre(k)进行窗口滑动计算：将abs_corre(k)滑动窗中间 值除以窗口内的平均值得到div(k)；div(k)与预设门限th比较，若超过th则检测到跳频信号 到达，abs_corre(k)最大值对应的k即为跳频信号开始位置，从跳频信号开始位置起连续保 存一跳IQ序列作为跳频信号，存放到RAM中；
S2、进行频偏和初相估计，具体实现方法为：
S21、从RAM中取出一跳IQ序列，按下式计算去调制序列：
Figure BDA0003697389120000041
IQ(i)指的是IQ序列的第i个值；
S22、将
Figure BDA0003697389120000042
分为一组数据，记为IQde1；
Figure BDA0003697389120000043
分为另外一组数据，记为 IQde2；
S23、对两组数据分别作DFT，结果记为DFT1和DFT2；
S24、求DFT1和DFT2其中任意一组模最大对应的位置记为j；
S25、计算第一组和第二组j位置的相角
Figure BDA0003697389120000044
和
Figure BDA0003697389120000045
值域(-π,π)；并计算相角差：
Figure BDA0003697389120000046
S26、令δ＝Δφ+2πk，将δ转换到(-π,π)范围内；
S27、将δ除以2π，得到归一化的δ，范围为[-0.5,0.5]；
S28、计算频率偏移Δf＝(k-δ)*fs/N，fs为采样率，N为DFT变换点数；
S29、计算初始相位角
Figure BDA0003697389120000047
S3、锁相环和位同步操作，具体方法为：
S31、从RAM中读取初始相位角
Figure BDA0003697389120000048
以及频率偏移Δf，并初始化相位生成模块，作为DDS的初始相位，完成初始相位纠正和频率纠正；
S32、位同步初始化IQ序列的第一个采样点为最佳采样点，每两个码元采用gardner算 法做一次位同步，输出3个IQ值，送入鉴相器；
S33、鉴相器根据3个IQ值分别采用修正的costas鉴相方法进行鉴相，然后取3个相位的平均值作为本次鉴相输出，将输出经过积分环节和比例环节的二阶环路滤波器后得到相位修正量，并将相位修正量反馈给相位生成器，控制DDS，完成锁相功能；
修正的costas鉴相方法的具体实现方法为：分别以I和Q序列的相位为横轴和纵轴， 相位相同点为原点建立二维坐标系；将斜率为±0.5的直线周围斜率±0.2的区域划为不鉴 相区域，然后再利用costas鉴相方法进行鉴相；
S34、位同步模块在DDS完成锁相功能后，输出同步IQ数据，送往比特恢复模块；
S4、进行比特恢复：将上个模块得到的IQ数据过零点剔除，得到没有冗余信息的IQ数据；将I和Q分别判决为0和1，I和Q路分别做前后bit的异或，然后合路；对合路后 的数据进行差分编码，恢复原始信息；然后将恢复的信息与原始UW序列对比，统计UW 错误比特个数，若错误比特个数超过设定门限则说明本次跳频检测为虚警，则丢掉本次解 调数据，反之则输出解调数据。
本发明的有益效果是：
1、本发明使用的相关检测算法将基带IQ序列与UW序列基带调制后得到的新IQ序列 进行卷积运算四项相乘累加，累加结果求模，当两个序列滑动对齐时出现相关峰，以此检 测到突发信号到达，且相关峰最大的点对应突发帧开始点。该算法应用到突发检测具有良 好的抗噪声和抗频偏能力，频偏可达码元速率的50％，相比于普通的相关检测(两项相乘 累加)的抗频偏能力较弱(不到码元速率的10％)，抗频偏能力明显提升。
2、对接收信号的频偏和初相估计采用基于DFT内插的相位差校正方法，能够实现频 偏和初相的精确估计，频率估计误差在±100Hz以内(在无噪声的理想情况下频率估计无误 差)。精确的频率估计值帮助相干解调时快速锁定信号。
3、对传统的costas环进行改进，使MSK信号相位锁定到0、π/2、π和-π/2点，对 于π/4、3π/4、-3π/4、-π/4附近的点不做相位估计，能够有效减少相位跳变，提高解 调稳定性，降低误码率。
4、本发明在未知跳频序列的条件下完成跳频信号的突发检测和相干解调，解决了跳频 信号盲接收相干解调难以同步的难题，提升了误码性能，有利于在低信噪比下获取敌方情 报信息。
附图说明
图1为现有的锁相环实现原理；
图2为本发明的高速跳频MSK信号的突发检测与相干解调装置结构示意图；
图3为锁相环和位同步模块的结构示意图；
图4为窗口滑动计算示意图；
图5为鉴相示意图；
图6为锁定后星座图；
图7为误码率曲线图。
具体实施方式
下面结合附图进一步说明本发明的技术方案。
如图2所示，一种高速跳频MSK信号的突发检测与相干解调装置，包括跳频信号到达 检测模块、频偏和初相估计模块、增益调整模块、锁相环和位同步模块、比特恢复模块，以及RAM；RAM分别与跳频信号到达检测模块、频偏和初相估计模块、锁相环和位同步 模块相连，锁相环和位同步模块还分别连接增益调整模块和比特恢复模块；跳频信号到达 检测模块的输入端与DDC模块相连。跳频信号到达检测模块有N个检测通道，N个检测通 道对应检测N个不同的频点，比如N＝16，32等；每个检测通道分别与DDC(数字下变频) 模块的不同频点处理单元连接，DDC模块的输入为中频信号。
所述跳频信号到达检测模块用于对UW序列进行基带调制得到新的IQ序列；将新的IQ 序列与DDC模块输出的基带IQ序列进行滑动相关运算，当两个序列滑动对齐时出现相关峰，相关峰位置即为跳频信号开始位置，从跳频信号开始位置起连续保存一段长度的IQ序列存入RAM中，得到跳频信号IQ序列；
频偏和初相估计模块：从RAM中读取一跳IQ序列，进行去调制运算后得到复正弦序列IQde，采用DFT内插的方法对IQde做频率估计和初相估计，得到Δf和
Figure BDA0003697389120000061
将Δf和
Figure BDA0003697389120000062
写入RAM；
增益调整模块：计算RAM内每一跳的IQ数据平均功率，利用平均功率动态调整增益因子；
锁相环和位同步模块：取出RAM中的一跳IQ序列，以及Δf和
Figure BDA0003697389120000063
IQ序列乘以增益因子后送到锁相环和位同步模块，用Δf和
Figure BDA0003697389120000064
作为锁相环的频偏和初相，采用修正后的costas鉴相方法进行锁相，gardner算法进行位同步；
比特恢复模块：将锁相环和位同步模块输出的I和Q序列分别做差分运算，合路后做差 分编码，恢复出原始信息，将恢复的信息与原始UW序列对比，统计UW错误比特个数，若错误比特个数超过设定门限则说明本次跳频检测为虚警，则丢掉本次解调数据，反之则输出解调数据。
所述锁相环和位同步采用两路相同的模块，两路模块交叉进行数据处理；如图3所示， 每路模块包括位同步初始化单元、位同步单元、鉴相器、环路滤波器、相位生成单元、DDS 和初相初始化单元；位同步初始化单元从RAM进行数据读取，位同步单元分别连接位同步 初始化单元、DDS、鉴相器和比特恢复模块，环路滤波器分别与鉴相器和相位生成单元相连，相位生成单元分别连接DDS和初相初始化单元，DDS和初相初始化单元分别与RAM 相连。
一种高速跳频MSK信号的突发检测与相干解调方法，包括以下步骤：
S1、进行跳频信号到达检测，具体检测为：设UW序列长度为64位，采样率为信息速率(传输信号的码速率)的4倍，则对UW序列进行基带调制后得到的IQuw序列长度为256； 然后按照下式对IQuw序列和基带信号IQ进行互相关计算：
Figure BDA0003697389120000071
其中，k＝1,2,3,…,256，
Figure BDA0003697389120000072
表示IQuw序列第i个值，conj()表示求共轭；
然后对corre(k)求模，得到结果作为相关值，记为abs_corre(k)；
采用256大小的窗口对abs_corre(k)进行窗口滑动计算，如图4所示：将abs_corre(k) 滑动窗中间值除以窗口内的平均值得到div(k)；div(k)与预设门限th比较，若超过th则检测 到跳频信号到达，abs_corre(k)最大值对应的k即为跳频信号开始位置，从跳频信号开始位 置起连续保存一跳IQ序列作为跳频信号，存放到RAM中；
S2、进行频偏和初相估计，具体实现方法为：
S21、从RAM中取出一跳IQ序列，按下式计算去调制序列：
Figure BDA0003697389120000073
IQ(i)指的是IQ序列的第i个值；
S22、将
Figure BDA0003697389120000074
分为一组数据，记为IQde1；
Figure BDA0003697389120000075
分为另外一组数据，记为 IQde2；
S23、对两组数据分别作DFT，结果记为DFT1和DFT2；
S24、求DFT1和DFT2其中任意一组模最大对应的位置记为j；
S25、计算第一组和第二组j位置的相角
Figure BDA0003697389120000076
和
Figure BDA0003697389120000077
值域(-π,π)；并计算相角差：
Figure BDA0003697389120000078
S26、令δ＝Δφ+2πk，将δ转换到(-π,π)范围内；
S27、将δ除以2π，得到归一化的δ，范围为[-0.5,0.5]；
S28、计算频率偏移Δf＝(k-δ)*fs/N，fs为采样率，N为DFT变换点数；
S29、计算初始相位角
Figure BDA0003697389120000079
S3、锁相环和位同步操作，具体方法为：
S31、从RAM中读取初始相位角
Figure BDA00036973891200000710
以及频率偏移Δf，并初始化相位生成模块，作为DDS的初始相位，完成初始相位纠正和频率纠正，将纠正后的IQ送给位同步模块；
S32、位同步初始化IQ序列的第一个采样点为最佳采样点，每两个码元采用gardner算 法做一次位同步，输出3个IQ值，送入鉴相器；
S33、鉴相器根据3个IQ值分别采用修正的costas鉴相方法进行鉴相，然后取3个相位的平均值作为本次鉴相输出，将输出经过积分环节和比例环节的二阶环路滤波器后得到相位修正量，并将相位修正量反馈给相位生成器，控制DDS，完成锁相功能；
修正的costas鉴相方法的具体实现方法为：分别以I和Q序列的相位为横轴和纵轴， 相位相同点为原点建立二维坐标系；将斜率为±0.5的直线周围斜率偏差±0.2的区域划为 不鉴相区域，即图5中两条分界线之间的区域，然后再利用costas鉴相方法进行鉴相；图 中黑色实心点是理想锁定点，当IQ点落在“+”区域内时，说明相位发生了顺时针偏移，则输出正值给环路滤波器，DDS相位步进增大，往“-”纠正相位；同样地，当IQ点落在“-”区 域内时，说明相位发生了逆时针偏移，则输出负值给环路滤波器，DDS相位步进减小，往“+” 纠正相位；当IQ落在离理想点较远的“不鉴相区域”时，说明本次样本受噪声影响较大，不 参与鉴相，通过这种操作提高抗噪声水平。实测表明分界线斜率为0.7左右，效果最为明显。
S34、位同步模块在DDS完成锁相功能后，输出同步IQ数据(表现为相位锁定后的IQ星座图，如图6所示)，送往比特恢复模块；
S4、进行比特恢复：将上个模块得到的IQ数据过零点剔除，得到没有冗余信息的IQ数据；将I和Q分别判决为0和1，I和Q路分别做前后bit的异或，然后合路；对合路后 的数据进行差分编码，恢复原始信息；然后将恢复的信息与原始UW序列对比，统计UW 错误比特个数，若错误比特个数超过设定门限则说明本次跳频检测为虚警，则丢掉本次解 调数据，反之则输出解调数据。
本发明的方法可以在较低的信噪比下获得较好的误码性能，远远优于高速跳频下的 MSK非相干解调方法，实测性能参数如下：
锁相环入锁门限：Eb/N0＝8dB；
误码率：
当Eb/N0＝8dB，BER＝1.5e-3；
当Eb/N0＝9dB，BER＝3.1e-4；
当Eb/N0＝10dB，BER＝5.2e-5；
当Eb/N0＝11dB，BER＝4.0e-6；
误码率曲线图如图7所示。
本领域的普通技术人员将会意识到，这里所述的实施例是为了帮助读者理解本发明的 原理，应被理解为本发明的保护范围并不局限于这样的特别陈述和实施例。本领域的普通 技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体 变形和组合，这些变形和组合仍然在本发明的保护范围内。

Claims (4)

1.一种高速跳频MSK信号的突发检测与相干解调装置，其特征在于，包括跳频信号到达检测模块、频偏和初相估计模块、增益调整模块、锁相环和位同步模块、比特恢复模块，以及RAM；RAM分别与跳频信号到达检测模块、频偏和初相估计模块、锁相环和位同步模块相连，锁相环和位同步模块还分别连接增益调整模块和比特恢复模块；跳频信号到达检测模块的输入端与DDC模块相连。
2.根据权利要求1所述的高速跳频MSK信号的突发检测与相干解调装置，其特征在于，所述跳频信号到达检测模块用于对UW序列进行基带调制得到新的IQ序列；将新的IQ序列与DDC模块输出的基带IQ序列进行滑动相关运算，当两个序列滑动对齐时出现相关峰，相关峰位置即为跳频信号开始位置，从跳频信号开始位置起连续保存一段长度的IQ序列存入RAM中，得到跳频信号IQ序列；
频偏和初相估计模块：从RAM中读取一跳IQ序列，进行去调制运算后得到复正弦序列IQde，采用DFT内插的方法对IQde做频率估计和初相估计，得到Δf和
Figure FDA0003697389110000011
将Δf和
Figure FDA0003697389110000012
写入RAM；
增益调整模块：计算RAM内每一跳的IQ数据平均功率，利用平均功率动态调整增益因子；
锁相环和位同步模块：取出RAM中的一跳IQ序列，以及Δf和
Figure FDA0003697389110000014
IQ序列乘以增益因子后送到锁相环和位同步模块，用Δf和
Figure FDA0003697389110000013
作为锁相环的频偏和初相，采用修正后的costas鉴相方法进行锁相，gardner算法进行位同步；
比特恢复模块：将锁相环和位同步模块输出的I和Q序列分别做差分运算，合路后做差分编码，恢复出原始信息，将恢复的信息与原始UW序列对比，统计UW错误比特个数，若错误比特个数超过设定门限则说明本次跳频检测为虚警，则丢掉本次解调数据，反之则输出解调数据。
3.根据权利要求1所述的高速跳频MSK信号的突发检测与相干解调装置，其特征在于，所述锁相环和位同步采用两路相同的模块，两路模块交叉进行数据处理；每路模块包括位同步初始化单元、位同步单元、鉴相器、环路滤波器、相位生成单元、DDS和初相初始化单元；位同步初始化单元从RAM进行数据读取，位同步单元分别连接位同步初始化单元、DDS、鉴相器和比特恢复模块，环路滤波器分别与鉴相器和相位生成单元相连，相位生成单元分别连接DDS和初相初始化单元，DDS和初相初始化单元分别与RAM相连。
4.根据权利要求1～3任意一项所述的一种高速跳频MSK信号的突发检测与相干解调方法，其特征在于，包括以下步骤：
S1、进行跳频信号到达检测，具体检测为：设UW序列长度为64位，采样率为信息速率的4倍，则对UW序列进行基带调制后得到的IQuw序列长度为：64×4＝256；然后按照下式对IQuw序列和基带信号IQ进行互相关计算：
Figure FDA0003697389110000021
其中，k＝1,2,3,…,256，
Figure FDA0003697389110000022
表示IQuw序列第i个值，conj()表示求共轭；
然后对corre(k)求模，得到结果记为abs_corre(k)；
采用256大小的窗口对abs_corre(k)进行窗口滑动计算：将abs_corre(k)滑动窗中间值除以窗口内的平均值得到div(k)；div(k)与预设门限th比较，若超过th则检测到跳频信号到达，abs_corre(k)最大值对应的k即为跳频信号开始位置，从跳频信号开始位置起连续保存一跳IQ序列作为跳频信号，存放到RAM中；
S2、进行频偏和初相估计，具体实现方法为：
S21、从RAM中取出一跳IQ序列，按下式计算去调制序列：
Figure FDA0003697389110000023
IQ(i)指的是IQ序列的第i个值；
S22、将
Figure FDA0003697389110000024
分为一组数据，记为IQde1；
Figure FDA0003697389110000025
分为另外一组数据，记为IQde2；
S23、对两组数据分别作DFT，结果记为DFT1和DFT2；
S24、求DFT1和DFT2其中任意一组模最大对应的位置记为j；
S25、计算第一组和第二组j位置的相角
Figure FDA0003697389110000026
和
Figure FDA0003697389110000027
值域(-π,π)；并计算相角差：
Figure FDA0003697389110000028
S26、令δ＝Δφ+2πk，将δ转换到(-π,π)范围内；
S27、将δ除以2π，得到归一化的δ，范围为[-0.5,0.5]；
S28、计算频率偏移Δf＝(k-δ)*fs/N，fs为采样率，N为DFT变换点数；
S29、计算初始相位角
Figure FDA0003697389110000029
S3、锁相环和位同步操作，具体方法为：
S31、从RAM中读取初始相位角
Figure FDA0003697389110000031
以及频率偏移Δf，并初始化相位生成模块，作为DDS的初始相位，完成初始相位纠正和频率纠正；
S32、位同步初始化IQ序列的第一个采样点为最佳采样点，每两个码元采用gardner算法做一次位同步，输出3个IQ值，送入鉴相器；
S33、鉴相器根据3个IQ值分别采用修正的costas鉴相方法进行鉴相，然后取3个相位的平均值作为本次鉴相输出，将输出经过积分环节和比例环节的二阶环路滤波器后得到相位修正量，并将相位修正量反馈给相位生成器，控制DDS，完成锁相功能；
修正的costas鉴相方法的具体实现方法为：分别以I和Q序列的相位为横轴和纵轴，相位相同点为原点建立二维坐标系；将斜率为±0.5的直线周围斜率±0.2的区域划为不鉴相区域，然后再利用costas鉴相方法进行鉴相；
S34、位同步模块在DDS完成锁相功能后，输出同步IQ数据，送往比特恢复模块；
S4、进行比特恢复：将上个模块得到的IQ数据过零点剔除，得到没有冗余信息的IQ数据；将I和Q分别判决为0和1，I和Q路分别做前后bit的异或，然后合路；对合路后的数据进行差分编码，恢复原始信息；然后将恢复的信息与原始UW序列对比，统计UW错误比特个数，若错误比特个数超过设定门限则说明本次跳频检测为虚警，则丢掉本次解调数据，反之则输出解调数据。
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Denomination of invention: Burst detection and coherent demodulation device and method for high-speed frequency hopping MSK signals

Granted publication date: 20230922

Pledgee: Chengdu Rural Commercial Bank Co.,Ltd. Qingyang Branch

Pledgor: Chengdu Century Science Park Electronic Co.,Ltd.

Registration number: Y2024980002947