CN115149910B - 一种三级运放电容倍增频率补偿电路 - Google Patents

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Abstract

本发明公开一种三级运放电容倍增频率补偿电路，属于电子电路领域。PMOS管MP1、PMOS管MP2、PMOS管MP3、NMOS管MN1和NMOS管MN2构成运放第一增益级；PMOS管MP4和NMOS管MN3构成运放第二增益级；PMOS管MP5、PMOS管MP6和NMOS管MN4构成运放第三增益级；NMOS管MN5构成运放前馈增益级，以提升运放对容性负载的驱动能力。本发明通过电容倍增技术，运放可采用更小的补偿电容以实现相同的稳定性补偿效果；额外增加的前馈通路将在运放输出端构成伪AB类推挽输出级，可在不增加电路功耗的情况下提升运放输出摆率，增加运放对容性负载的驱动能力。

Description

一种三级运放电容倍增频率补偿电路
技术领域
本发明涉及电子电路技术领域，特别涉及一种三级运放电容倍增频率补偿电路。
背景技术
运算放大器是模拟和混合信号电路设计中的一个基础单元。随着现代集成电路产业的发展，人们要求运放能够在低电源电压下实现高增益、高带宽和高稳定性。为确保在低电源电压下运放性能满足设计要求，通常采用米勒结构完成频率补偿，该补偿方式中补偿电容将占用大量芯片面积。
传统三级运放第二增益级通常采用反向放大结构，并基于反向嵌套米勒结构进行频率补偿。传统反向嵌套米勒补偿电路的小信号模型如图1所示，由于补偿电容CC1在环路中构成前馈通路，因此环路中将存在位于右半平面的零点，其将导致环路相位裕度减小、稳定性下降、并限制运放最大带宽；同时为满足全负载范围内电路稳定，图1所示的反向嵌套米勒补偿结构中CC1通常取值较大，大的CC1将导致芯片面积和制造成本的上升。
发明内容
本发明的目的在于提供一种三级运放电容倍增频率补偿电路，以解决传统三级运放反向嵌套米勒补偿使电路存在右半平面零点，导致稳定性降低、所需补偿电容较大的问题。
为解决上述技术问题，本发明提供了一种三级运放电容倍增频率补偿电路，包括电阻Rb、电阻Rc、电容CC1、电容CC2、电容CL、NMOS管MN1~MN5和PMOS管MP1~MP6；
电阻Rb的上端接NMOS管MN1的漏端，下端接NMOS管MN1的栅端；电阻Rc的上端接NMOS管MN2的漏端，下端接电容CC2的上端，电容CC2的下端接NMOS管MN3的漏端；电容CC1的上端接NMOS管MN1的栅端，下端接输出端VOUT；电容CL的上端接输出VOUT，下端接GND；
NMOS管MN1的漏端接PMOS管MP2的漏端，源端接GND；NMOS管MN2的漏端接PMOS管MP3的漏端，栅端接电阻Rb的上端，源端接GND；NMOS管MN3的漏端接PMOS管MP4的漏端，栅端接电阻Rc的上端，源端接GND；NMOS管MN4的漏端接PMOS管MP5的漏端，栅端接PMOS管MP4的漏端，源端接GND；NMOS管MN5的漏端接PMOS管MP6的漏端，栅端同时接NMOS管MN2的漏端和NMOS管MN3的栅端，源端接GND；
PMOS管MP1的漏端同时接PMOS管MP2的源端和PMOS管MP3的源端，栅端接偏置电压Vbias，源端接电源VDD；PMOS管MP2的漏端接NMOS管MN1的漏端，栅端接运放负输入端VIN-；PMOS管MP3的漏端接NMOS管MN2的漏端，栅端接运放正输入端VIN+；PMOS管MP4的漏端接NMOS管MN3的漏端，栅端接偏置电压Vbias，源端接电源VDD；PMOS管MP5的漏端和栅端均接NMOS管MN4的漏端，源端接电源VDD；PMOS管MP6的漏端接NMOS管MN5的漏端，栅端接NMOS管MN5的漏端，其源端接电源VDD。
在一种实施方式中，所述PMOS管MP1、PMOS管MP2、PMOS管MP3、NMOS管MN1和NMOS管MN2构成运放第一增益级；所述PMOS管MP4和NMOS管MN3构成运放第二增益级；所述PMOS管MP5、PMOS管MP6和NMOS管MN4构成运放第三增益级；所述NMOS管MN5构成运放前馈增益级，以提升运放对容性负载的驱动能力。
在一种实施方式中，所述电容CC1为补偿电容，所述电容CL为负载电容，所述偏置电压Vbias用于设定PMOS管MP1和MP4中偏置电流，所述电容CC1和电容CC2用于频率补偿。
本发明提供的一种三级运放电容倍增频率补偿电路，具有以下有益效果：
（1）通过电容倍增技术，运放可采用更小的补偿电容以实现相同的稳定性补偿效果；
（2）额外增加的前馈通路将在运放输出端构成伪AB类推挽输出级，可在不增加电路功耗的情况下提升运放输出摆率，增加运放对容性负载的驱动能力。
附图说明
图1为传统三级运放反向嵌套米勒补偿电路小信号模型图。
图2为本发明提供的一种三级运放电容倍增频率补偿电路的结构示意图。
图3为电容倍增电路小信号模型图。
图4为本发明提供的一种三级运放电容倍增频率补偿电路的小信号模型图。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种三级运放电容倍增频率补偿电路作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明提出一种三级运放电容倍增频率补偿电路，其结构如图2所示，包括电阻Rb、电阻Rc、电容CC1、电容CC2、电容CL、NMOS管MN1~MN5和PMOS管MP1~MP6；
其中电阻Rb的上端接NMOS管MN1的漏端，下端接NMOS管MN1的栅端；电阻Rc的上端接NMOS管MN2的漏端，下端接电容CC2的上端，电容CC2的下端接NMOS管MN3的漏端；电容CC1的上端接NMOS管MN1的栅端，下端接输出端VOUT；电容CL的上端接输出VOUT，下端接GND；NMOS管MN1的漏端接PMOS管MP2的漏端，栅端同时接电阻Rb的下端和电容CC1的上端，源端接GND；NMOS管MN2的漏端接PMOS管MP3的漏端，栅端接电阻Rb的上端，源端接GND；NMOS管MN3的漏端接PMOS管MP4的漏端，栅端接电阻Rc的上端，源端接GND；NMOS管MN4的漏端接PMOS管MP5的漏端，栅端接PMOS管MP4的漏端，源端接GND；NMOS管MN5的漏端接PMOS管MP6的漏端，栅端同时接NMOS管MN2的漏端和NMOS管MN3的栅端，源端接GND；PMOS管MP1的漏端同时接PMOS管MP2的源端和PMOS管MP3的源端，栅端接偏置电压Vbias，源端接电源VDD；PMOS管MP2的漏端接NMOS管MN1的漏端，栅端接运放负输入端VIN-；PMOS管MP3的漏端接NMOS管MN2的漏端，栅端接运放正输入端VIN+；PMOS管MP4的漏端接NMOS管MN3的漏端，栅端接偏置电压Vbias，源端接电源VDD；PMOS管MP5的漏端和栅端均接NMOS管MN4的漏端，源端接电源VDD；PMOS管MP6的漏端接NMOS管MN5的漏端，栅端接NMOS管MN5的漏端，其源端接电源VDD。
图2中通过对电容CC1施加电容倍增技术来增强其对环路的频率补偿效果，倍增数可通过电阻Rb调节。PMOS管MP1、PMOS管MP2、PMOS管MP3、NMOS管MN1和NMOS管MN2构成运放第一增益级。PMOS管MP4和NMOS管MN3构成运放第二增益级。PMOS管MP5、PMOS管MP6和NMOS管MN4构成运放第三增益级。NMOS管MN5构成运放前馈增益级，可提升运放对容性负载的驱动能力。Vbias为固定偏置电压，用于设定PMOS管MP1和MP4中偏置电流。CL为负载电容。电阻Rc、电容CC1和电容CC2用于频率补偿。
本发明的工作原理为：
电容倍增效果实现：
电容CC1为补偿电容，其电容倍增小信号过程如图3所示，此时在图2中A点看到的等效补偿电容为
Figure DEST_PATH_IMAGE001
，通过对图2的运放第一增益级中电流镜负载MN1和MN2（即NMOS管MN1和NMOS管MN2）的复用，即可实现对补偿电容CC1的倍增效果，无需额外电路，不会导致电路功耗增加。电阻Rb用于调节电容倍增系数，具体电容倍增系数为
Figure DEST_PATH_IMAGE002
，其中-gmb代表图2运放第一增益级中电流镜负载MN1和MN2的跨导。
小信号稳定性分析：
图2所提出三级运放电容倍增频率补偿电路，其小信号工作模型如图4所示，其中-gm1、-gm2、gm3分别为第一、第二、第三增益级跨导，-gmf为前馈增益级跨导，-gmb为运放第一增益级中电流镜负载MN1和MN2的跨导；Ro1为第一增益级等效输出阻抗，Cp1为第一增益级输出端等效寄生电容，Ro2为第二增益级等效输出阻抗，Cp2为第二增益级输出端等效寄生电容，RL代表输出端等效负载。
图4中可以看出，在图2中A点处看到的等效米勒补偿电容为
Figure DEST_PATH_IMAGE003
。NMOS管MN2在为补偿网络提供反馈通路的同时，阻断了信号从A点经电容CC1至输出端VOUT的前馈传输通路，最终可消除因电容CC1构成前馈通路所引入右半平面零点。对跨接在第二增益级两端的电阻Rc、电容CC2，可通过调节Rc参数使其仅引入一个不影响环路稳定性的左半平面零点。
图4中运放负端输入信号VIN-在B点处通过三条路径传输至输出端VOUT：第一条路径为经过电阻Rb、电容CC1传输至输出端VOUT，第二条路径为经过-gmb、-gmf传输至输出端VOUT，第三条路径为经过-gmb、-gm2、gm3传输至输出端VOUT。由于上述三条传输路径信号相位相同，因此除电阻Rc、电容CC2所引入左半平面零点外，在环路中还存在第二个位于左半平面的零点，且整个***不存在位于右半平面的零点。
假设运放中三个增益级放大倍数均远大于1，且补偿电容CC1、CC2均远大于寄生电容Cp1、Cp2，则在（1）、（2）两式成立下，运放传输函数A(s)如（3）式所示：
Figure DEST_PATH_IMAGE004
（1）
Figure DEST_PATH_IMAGE005
（2）
Figure DEST_PATH_IMAGE006
（3）；
（3）式中A、B、C、D均为固定常数，且表达式如（4）、（5）、（6）、（7）式所示：
Figure DEST_PATH_IMAGE007
（4）
Figure DEST_PATH_IMAGE008
（5）
Figure DEST_PATH_IMAGE009
（6）
Figure DEST_PATH_IMAGE010
（7）。
由（3）式可知，电路低频直流增益ADC和主极点ωp1分别如（8）、（9）式所示：
Figure DEST_PATH_IMAGE011
（8）
Figure DEST_PATH_IMAGE012
（9）。
由（9）式可知，相比传统三级运放反向嵌套米勒补偿，本发明所提出电路在对补偿电容CC1进行电容倍增后，主极点频率缩小
Figure DEST_PATH_IMAGE013
倍。由此表明在采用相同大小CC1情况下，本发明所提出方案可大幅提升电路稳定性。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (3)

1.一种三级运放电容倍增频率补偿电路，其特征在于，包括电阻Rb、电阻Rc、电容CC1、电容CC2、电容CL、NMOS管MN1~MN5和PMOS管MP1~MP6；
电阻Rb的上端接NMOS管MN1的漏端，下端接NMOS管MN1的栅端；电阻Rc的上端接NMOS管MN2的漏端，下端接电容CC2的上端，电容CC2的下端接NMOS管MN3的漏端；电容CC1的上端接NMOS管MN1的栅端，下端接输出端VOUT；电容CL的上端接输出VOUT，下端接GND；
NMOS管MN1的漏端接PMOS管MP2的漏端，源端接GND；NMOS管MN2的漏端接PMOS管MP3的漏端，栅端接电阻Rb的上端，源端接GND；NMOS管MN3的漏端接PMOS管MP4的漏端，栅端接电阻Rc的上端，源端接GND；NMOS管MN4的漏端接PMOS管MP5的漏端，栅端接PMOS管MP4的漏端，源端接GND；NMOS管MN5的漏端接PMOS管MP6的漏端，栅端同时接NMOS管MN2的漏端和NMOS管MN3的栅端，源端接GND；
PMOS管MP1的漏端同时接PMOS管MP2的源端和PMOS管MP3的源端，栅端接偏置电压Vbias，源端接电源VDD；PMOS管MP2的漏端接NMOS管MN1的漏端，栅端接运放负输入端VIN-；PMOS管MP3的漏端接NMOS管MN2的漏端，栅端接运放正输入端VIN+；PMOS管MP4的漏端接NMOS管MN3的漏端，栅端接偏置电压Vbias，源端接电源VDD；PMOS管MP5的漏端和栅端均接NMOS管MN4的漏端，源端接电源VDD；PMOS管MP6的漏端接NMOS管MN5的漏端，栅端接NMOS管MN5的漏端，其源端接电源VDD。
2.如权利要求1所述的三级运放电容倍增频率补偿电路，其特征在于，所述PMOS管MP1、PMOS管MP2、PMOS管MP3、NMOS管MN1和NMOS管MN2构成运放第一增益级；所述PMOS管MP4和NMOS管MN3构成运放第二增益级；所述PMOS管MP5、PMOS管MP6和NMOS管MN4构成运放第三增益级；所述NMOS管MN5构成运放前馈增益级，以提升运放对容性负载的驱动能力。
3.如权利要求1所述的三级运放电容倍增频率补偿电路，其特征在于，所述电容CC1为补偿电容，所述电容CL为负载电容，所述偏置电压Vbias用于设定PMOS管MP1和MP4中偏置电流，所述电容CC1和电容CC2用于频率补偿。
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