CN117438309A - 一种超结vdmos及制备方法 - Google Patents

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Abstract

本发明提供一种超结VDMOS及制备方法，通过在栅多晶硅层的顶面保留一定厚度的氧化硅硬掩膜层，以及在栅多晶硅层及氧化硅硬掩膜层的侧壁形成栅极侧壁，可有效降低在采用无光阻干法刻蚀形成栅极侧壁时接触通孔和栅极之间的介质层的缺陷概率，从而提高超结VDMOS的质量。

Description

一种超结VDMOS及制备方法
技术领域
本发明涉及半导体领域，尤其涉及一种超结VDMOS及制备方法。
背景技术
VDMOS(Vertical Double Diffused Metal Oxide Semiconductor，垂直双扩散金属氧化物晶体管)因其工作频率高、热稳定性好及驱动电路简单等优点而被广泛应用。其中，击穿电压(BV)与导通电阻(Ron)是功率器件中两个最重要的性能参数，为了优化击穿电压和导通电阻的折衷关系在传统VDMOS器件的漂移区引入超结结构(Super Junction)，形成超结晶体管，以制备超结VDMOS引起了业界的广泛关注。
现有超结VDMOS的制备所采用的技术为微米级工艺，实际生产中因机台的工艺参数波动，易发生源极和栅极之间的漏电问题，良率损失约为0.5％(以产品单片产芯数为7800颗计算)。其根本原因是在接触通孔和栅极之间的介质层存在缺陷(defect)，如存在空洞(void)或者导电的聚合物(polymer)，该defect产生的工艺站点主要是在栅极侧壁(SPA)制备时所用到的无光阻干法刻蚀工艺(简称SPA Etch Back)。
因此，提供一种超结VDMOS及制备方法，实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种超结VDMOS及制备方法，用于解决现有技术中超结VDMOS源极和栅极之间的漏电问题。
为实现上述目的及其他相关目的，本发明提供一种超结VDMOS的制备方法，包括以下步骤：
提供半导体基底；
于所述半导体基底上形成自下而上叠置的栅氧化层及栅多晶硅层；
于所述栅多晶硅层上形成氧化硅硬掩膜层；
刻蚀所述氧化硅硬掩膜层，于所述氧化硅硬掩膜层中形成贯穿所述氧化硅硬掩膜层的栅极刻蚀窗口；
刻蚀所述栅多晶硅层，形成显露所述栅氧化层的凹槽，且刻蚀后的所述栅多晶硅层的顶面保留有一定厚度的所述氧化硅硬掩膜层，以覆盖所述栅多晶硅层的顶面；
形成氧化硅层，并采用无光阻干法刻蚀所述氧化硅层，形成覆盖所述栅多晶硅层及所述氧化硅硬掩膜层的侧壁的栅极侧壁。
可选地，刻蚀所述栅多晶硅层后，保留在所述栅多晶硅层的顶面的所述氧化硅硬掩膜层的厚度为50nm～150nm。
可选地，刻蚀所述栅多晶硅层时，形成的所述凹槽的底部延伸至所述栅氧化层中。
可选地，所述栅氧化层包括氧化硅层，所述栅多晶硅层包括掺杂磷的无定形硅层。
可选地，制备的所述超结VDMOS包括N型超结VDMOS或P型超结VDMOS。
本发明还提供一种超结VDMOS，所述超结VDMOS包括：
半导体基底；
栅氧化层及栅多晶硅层，所述栅氧化层及所述栅多晶硅层自下而上叠置于所述半导体基底上；
凹槽，所述凹槽贯穿所述栅多晶硅层；
氧化硅硬掩膜层，所述氧化硅硬掩膜层位于所述栅多晶硅层上，且覆盖所述氧化硅硬掩膜层的顶面；
栅极侧壁，所述栅极侧壁位于所述凹槽中，且覆盖所述栅多晶硅层及所述氧化硅硬掩膜层的侧壁。
可选地，所述氧化硅硬掩膜层的厚度为50nm～150nm。
可选地，所述凹槽的底部延伸至所述栅氧化层中。
可选地，所述栅氧化层包括氧化硅层，所述栅多晶硅层包括掺杂磷的无定形硅层。
可选地，所述超结VDMOS包括N型超结VDMOS或P型超结VDMOS。
如上所述，本发明的超结VDMOS及制备方法，通过在栅多晶硅层的顶面保留一定厚度的氧化硅硬掩膜层，以及在栅多晶硅层及氧化硅硬掩膜层的侧壁形成栅极侧壁，可有效降低在采用无光阻干法刻蚀形成栅极侧壁时接触通孔和栅极之间的介质层的缺陷概率，从而提高超结VDMOS的质量。
附图说明
图1显示为本发明实施例中制备超结VDMOS的工艺流程图。
图2显示为本发明实施例中半导体基底的结构示意图。
图3显示为本发明实施例中形成氧化硅硬掩膜层后的结构示意图。
图4显示为本发明实施例中形成图形化的光刻胶后的结构示意图。
图5显示为本发明实施例中刻蚀氧化硅硬掩膜层形成栅极刻蚀窗口后的结构示意图。
图6显示为本发明实施例中形成凹槽后的结构示意图。
图7显示为本发明实施例中形成氧化硅层后的结构示意图。
图8显示为本发明实施例中形成栅极侧壁后的结构示意图。
图9显示为本发明实施例中形成的超结VDMOS的结构示意图。
元件标号说明
100 半导体基底
101 第一导电类型衬底
102 第一导电类型外延层
103 第二导电类型柱
104 第一导电类型掺杂区
200 栅氧化层
300 栅多晶硅层
400 氧化硅硬掩膜层
500 光阻
600 氧化硅层
A 区域
S1～S6 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。本文使用的“介于……之间”表示包括两端点值。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。
如图1，本实施例提供一种超结VDMOS的制备方法，包括以下步骤：
S1：提供半导体基底；
S2：于所述半导体基底上形成自下而上叠置的栅氧化层及栅多晶硅层；
S3：于所述栅多晶硅层上形成氧化硅硬掩膜层；
S4：刻蚀所述氧化硅硬掩膜层，于所述氧化硅硬掩膜层中形成贯穿所述氧化硅硬掩膜层的栅极刻蚀窗口；
S5：刻蚀所述栅多晶硅层，形成显露所述栅氧化层的凹槽，且刻蚀后的所述栅多晶硅层的顶面保留有一定厚度的所述氧化硅硬掩膜层，以覆盖所述栅多晶硅层的顶面；
S6：形成氧化硅层，并采用无光阻干法刻蚀所述氧化硅层，形成覆盖所述栅多晶硅层及所述氧化硅硬掩膜层的侧壁的栅极侧壁。
本实施例的所述超结VDMOS及制备方法，通过在所述栅多晶硅层的顶面保留一定厚度的所述氧化硅硬掩膜层，以及在所述栅多晶硅层及所述氧化硅硬掩膜层的侧壁形成所述栅极侧壁，可使得所述栅多晶硅层被所述氧化硅硬掩膜层及所述栅极侧壁形成的壳包裹起来，以对所述栅多晶硅层进行保护，可有效降低在采用无光阻干法刻蚀形成所述栅极侧壁时接触通孔和栅极之间的介质层的缺陷概率，从而提高所述超结VDMOS的质量。
以下结合附图2～图9，对有关所述超结VDMOS的制备及结构进行介绍。
作为示例，所述超结VDMOS可为N型或所述超结VDMOS为P型。
具体的，以下所称第一导电类型可为N型，对应的所述第二导电类型为P型；或所述第一导电类型为P型，对应的所述第二导电类型为N型。
本实施例中，所述第一导电类型所采用的为N型，第二导电类型为P型，以制备N型所述超结VDMOS，但并非局限于此，在另一实施例中，所述第一导电类型也可为P型，以及所述第二导电类型也可为N型，此处不作过分限制。
首先，参阅图2，执行步骤S1，提供半导体基底100。
具体的，本实施例中，所述半导体基底100包括第一导电类型衬底101、第一导电类型外延层102、第二导电类型柱103及第一导电类型掺杂区104，其中，所述第一导电类型衬底101的材质可为硅(Si)、锗硅(SiGe)、氮化镓(GaN)或碳化硅(SiC)等掺杂半导体材料，具体种类可根据需要进行选择，此处不作过分限制。
其中，可采用多次外延和植入掺杂的方式形成所述第一导电类型外延层102及第二导电类型柱103，以及在重复进行外延沉积生长及离子注入的步骤后，继续形成第一导电类型外延层及位于所述第一导电类型外延层中的第一导电类型掺杂区104，以为后续器件的制备做准备。所述半导体基底100的尺寸可包括4英寸、6英寸、8英寸及12英寸中的一种，关于所述半导体基底100的尺寸、材质、结构及制备工艺可根据具体需要进行选择，此处不作过分限制。
接着，参阅图3，执行步骤S2，于所述半导体基底100上形成自下而上叠置的栅氧化层200及栅多晶硅层300。其中，所述栅氧化层200可包括氧化硅层，所述栅多晶硅层300可包括掺杂磷的无定形硅层。
接着，参阅图3，执行步骤S3，于所述栅多晶硅层300上形成氧化硅硬掩膜层400，形成所述氧化硅硬掩膜层400的方法可包括PECVD法等，此处不作过分限制。
接着，参阅图4及图5，执行步骤S4，刻蚀所述氧化硅硬掩膜层400，于所述氧化硅硬掩膜层400中形成贯穿所述氧化硅硬掩膜层400的栅极刻蚀窗口。
具体的，参阅图4，先于所述栅多晶硅层300上进行光阻涂布、曝光及显影，以形成图形化的光阻500，接着，可基于图形化的所述光阻500，对所述氧化硅硬掩膜层400进行刻蚀，如干法刻蚀，以于所述氧化硅硬掩膜层400中形成贯穿所述氧化硅硬掩膜层400，且显露所述栅多晶硅层300的所述栅极刻蚀窗口，并去除所述光阻500，如图5，以便于后续形成栅极结构。
接着，参阅图6，执行步骤S5，刻蚀所述栅多晶硅层300，形成显露所述栅氧化层200的凹槽，且刻蚀后的所述栅多晶硅层300的顶面保留有一定厚度的所述氧化硅硬掩膜层400，以覆盖所述栅多晶硅层300的顶面。
具体的，在对所述栅多晶硅层300进行刻蚀时，工艺上优选适当增加刻蚀量，以去除部分所述栅氧化层200，使得所述凹槽的底部延伸至所述栅多晶硅层300内，以减小形成的栅极的倾斜度，尽量保持所述栅极的竖直，以减小所述栅极底部的脚，之后可进行湿法清洗，去除副产物，且在刻蚀后的所述栅多晶硅层300的顶面保留一定厚度的所述氧化硅硬掩膜层400，以对所述栅多晶硅层300的顶面进行保护。
作为示例，刻蚀所述栅多晶硅层300后，保留在所述栅多晶硅层300的顶面的所述氧化硅硬掩膜层400的厚度为50nm～150nm，如50nm、100nm、150nm等。
具体的，保留的所述氧化硅硬掩膜层400若厚度太薄，起不到保护作用，若太厚则会影响所述氧化硅硬掩膜层400回刻及后续所述栅极侧壁回刻的刻蚀量，浪费产能，本实施例中优选将所述氧化硅硬掩膜层400的保留厚度的均值控制在100nm左右，但所述氧化硅硬掩膜层400的厚度并非局限于此，具体可根据需要进行设置。
接着，参阅图7及图8，执行步骤S6，形成氧化硅层600，并采用无光阻干法刻蚀所述氧化硅层600，形成覆盖所述栅多晶硅层300及所述氧化硅硬掩膜层400的侧壁的栅极侧壁。
具体的，如图7，可先进行氧化硅沉积，包裹住所述栅极，进行无光阻干法刻蚀，由于所述栅多晶硅层300顶部的所述氧化硅硬掩膜层400的存在，可起到保护作用，同时所述氧化硅硬掩膜层400的侧壁也附着所述氧化硅层600，整个所述栅极被所述氧化硅层600和所述氧化硅硬掩膜层400组成的壳所包起来，形成了良好的防护作用，如图8，从而可有效降低在采用无光阻干法刻蚀形成所述栅极侧壁时接触通孔和所述栅极之间的介质层的缺陷概率，从而提高所述超结VDMOS的质量。
具体的，如图9所示，还可包括形成第二导电类型阱区、第一导电类型源区、欧姆接触区、层间介质层、源极金属层及漏极金属层的步骤，以形成超结VDMOS器件，具体制备方法，此处不作过分限制。
本实施例，通过在所述栅多晶硅层300的顶面保留一定厚度的所述氧化硅硬掩膜层400，以及在所述栅多晶硅层300及所述氧化硅硬掩膜层400的侧壁形成所述栅极侧壁，可有效降低在采用无光阻干法刻蚀形成栅极侧壁时接触通孔和栅极之间的介质层的缺陷概率，如图9中A区域，其中，源极和栅极漏电概率可降低到0.05％以内(以产品单片产芯数为7800颗计算)，从而可提高所述超结VDMOS的质量。
本实施例还提供一种超结VDMOS，所述超结VDMOS可采用上述制备方法制备，但并非局限于此，本实施例中，直接采用上述制备工艺制备所述超结VDMOS，从而关于制备方法此处不作赘述。
具体的，所述超结VDMOS包括半导体基底100、栅氧化层200、栅多晶硅层300、凹槽、氧化硅硬掩膜层400及栅极侧壁。其中，所述栅氧化层200及所述栅多晶硅层300自下而上叠置于所述半导体基底100上，所述凹槽贯穿所述栅多晶硅层300，所述氧化硅硬掩膜层400位于所述栅多晶硅层300上，且覆盖所述氧化硅硬掩膜层400的顶面，所述栅极侧壁位于所述凹槽中，且覆盖所述栅多晶硅层300及所述氧化硅硬掩膜层400的侧壁。
作为示例，所述氧化硅硬掩膜层400的厚度为50nm～150nm，如50nm、100nm、150nm等。
具体的，所述氧化硅硬掩膜层400若厚度太薄，起不到保护作用，若太厚则会影响所述氧化硅硬掩膜层400回刻及所述栅极侧壁回刻的刻蚀量，浪费产能，本实施例中优选将所述氧化硅硬掩膜层400的厚度的均值控制在100nm左右，但所述氧化硅硬掩膜层400的厚度并非局限于此，具体可根据需要进行设置。
作为示例，所述凹槽的底部延伸至所述栅氧化层200中。
具体的，当所述凹槽的底部延伸至所述栅多晶硅层300内，可减小所述栅极的倾斜度，尽量保持所述栅极的竖直，以减小所述栅极底部的脚，之后可进行湿法清洗，去除副产物，且在刻蚀后的所述栅多晶硅层300的顶面保留一定厚度的所述氧化硅硬掩膜层400，以对所述栅多晶硅层300的顶面进行保护。
作为示例，所述栅氧化层200可包括氧化硅层，所述栅多晶硅层300可包括掺杂磷的无定形硅层，但并非局限于此。
作为示例，所述超结VDMOS可包括N型超结VDMOS或P型超结VDMOS，此处不作过分限制。
综上所述，本发明的超结VDMOS及制备方法，通过在栅多晶硅层的顶面保留一定厚度的氧化硅硬掩膜层，以及在栅多晶硅层及氧化硅硬掩膜层的侧壁形成栅极侧壁，可有效降低在采用无光阻干法刻蚀形成栅极侧壁时接触通孔和栅极之间的介质层的缺陷概率，从而提高超结VDMOS的质量。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种超结VDMOS的制备方法，其特征在于，包括以下步骤：
提供半导体基底；
于所述半导体基底上形成自下而上叠置的栅氧化层及栅多晶硅层；
于所述栅多晶硅层上形成氧化硅硬掩膜层；
刻蚀所述氧化硅硬掩膜层，于所述氧化硅硬掩膜层中形成贯穿所述氧化硅硬掩膜层的栅极刻蚀窗口；
刻蚀所述栅多晶硅层，形成显露所述栅氧化层的凹槽，且刻蚀后的所述栅多晶硅层的顶面保留有一定厚度的所述氧化硅硬掩膜层，以覆盖所述栅多晶硅层的顶面；
形成氧化硅层，并采用无光阻干法刻蚀所述氧化硅层，形成覆盖所述栅多晶硅层及所述氧化硅硬掩膜层的侧壁的栅极侧壁。
2.根据权利要求1所述的超结VDMOS的制备方法，其特征在于：刻蚀所述栅多晶硅层后，保留在所述栅多晶硅层的顶面的所述氧化硅硬掩膜层的厚度为50nm～150nm。
3.根据权利要求1所述的超结VDMOS的制备方法，其特征在于：刻蚀所述栅多晶硅层时，形成的所述凹槽的底部延伸至所述栅氧化层中。
4.根据权利要求1所述的超结VDMOS的制备方法，其特征在于：所述栅氧化层包括氧化硅层，所述栅多晶硅层包括掺杂磷的无定形硅层。
5.根据权利要求1所述的超结VDMOS的制备方法，其特征在于：制备的所述超结VDMOS包括N型超结VDMOS或P型超结VDMOS。
6.一种超结VDMOS，其特征在于，所述超结VDMOS包括：
半导体基底；
栅氧化层及栅多晶硅层，所述栅氧化层及所述栅多晶硅层自下而上叠置于所述半导体基底上；
凹槽，所述凹槽贯穿所述栅多晶硅层；
氧化硅硬掩膜层，所述氧化硅硬掩膜层位于所述栅多晶硅层上，且覆盖所述氧化硅硬掩膜层的顶面；
栅极侧壁，所述栅极侧壁位于所述凹槽中，且覆盖所述栅多晶硅层及所述氧化硅硬掩膜层的侧壁。
7.根据权利要求6所述的超结VDMOS，其特征在于：所述氧化硅硬掩膜层的厚度为50nm～150nm。
8.根据权利要求6所述的超结VDMOS，其特征在于：所述凹槽的底部延伸至所述栅氧化层中。
9.根据权利要求6所述的超结VDMOS，其特征在于：所述栅氧化层包括氧化硅层，所述栅多晶硅层包括掺杂磷的无定形硅层。
10.根据权利要求6所述的超结VDMOS，其特征在于：所述超结VDMOS包括N型超结VDMOS或P型超结VDMOS。
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