CN115104145B - 阵列基板及其制作方法、显示面板和显示装置 - Google Patents

阵列基板及其制作方法、显示面板和显示装置 Download PDF

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Abstract

一种阵列基板(100)，包括：衬底(1)；至少一个栅极驱动电路(2)，位于衬底(1)的一侧；栅极驱动电路(2)包括级联的多个移位寄存器(21)，多个移位寄存器(21)分别位于不同行，且多个移位寄存器(21)分为至少两组移位寄存器(21)，每组移位寄存器(21)中包括至少一个移位寄存器(21)，每组移位寄存器(21)中的所有移位寄存器(21)位于同一列；至少一条时钟信号线(3)，时钟信号线(3)与栅极驱动电路(2)位于衬底(1)的同一侧，一个栅极驱动电路(2)对应至少一条时钟信号线(3)，时钟信号线(3)包括：主体传输段(31)，被配置为传输时钟信号(3)；与主体传输段(31)连接的至少两个分支传输段(32)，每个分支传输段(32)连接一组移位寄存器(21)中每个移位寄存器(21)的一个时钟信号输入端。

Description

阵列基板及其制作方法、显示面板和显示装置
技术领域
本公开涉及显示技术领域，尤其涉及一种阵列基板及其制作方法、显示面板和显示装置。
背景技术
显示面板中的阵列基板主要包括衬底和位于衬底上的电路结构，该电路结构例如包括至少一个栅极驱动电路，栅极驱动电路包括与多行子像素一一对应地多个移位寄存器，多个移位寄存器可以在时钟电压信号的控制下依次驱动多行子像素发光。
发明内容
一方面，提供一种阵列基板。所述阵列基板包括衬底、至少一个栅极驱动电路和至少一条时钟信号线。所述衬底包括显示区域和位于所述显示区域至少一侧的非显示区域。所述至少一个栅极驱动电路位于所述衬底的一侧；所述栅极驱动电路包括级联的多个移位寄存器，所述多个移位寄存器分别位于不同行，且所述多个移位寄存器分为至少两组移位寄存器，每组移位寄存器中包括至少一个移位寄存器，每组移位寄存器中的所有移位寄存器位于同一列；所述时钟信号线与所述栅极驱动电路位于所述衬底的同一侧，一个所述栅极驱动电路对应至少一条所述时钟信号线，所述时钟信号线包括：主体传输段，所述主体传输段在所述衬底上的正投影位于所述非显示区域内，所述主体传输段被配置为传输时钟信号；与所述主体传输段连接的至少两个分支传输段，所述至少两个分支传输段在所述衬底上的正投影位于所述显示区域内，每个分支传输段连接一组移位寄存器中每个移位寄存器的一个时钟信号输入端。
在一些实施例中，所述显示区域包括一一对应的多行像素区域和多行移位寄存器区域，对应的一行像素区域和一行移位寄存器区域相邻设置；所述栅极驱动电路中的多个移位寄存器在所述衬底上的正投影一一对应地位于多行移位寄存器区域内。
在一些实施例中，在与相邻的两行所述像素区域对应的两行所述移位寄存器区域中：各行所述移位寄存器区域位于与其对应的所述像素区域的同一侧；或者，一行所述移位寄存器区域位于与其对应的所述像素区域的第一侧，另一行所述移位寄存器区域位于与其对应的所述像素区域的第二侧。
在一些实施例中，所述至少两组移位寄存器沿远离所述主体传输段的方向依次为第一组移位寄存器到第M组移位寄存器；其中，自所述第一组移位寄存器至所述第M组移位寄存器，各组移位寄存器中的移位寄存器的数量逐渐减少；和/或，自所述第一组移位寄存器至所述第M组移位寄存器，任意相邻的两组移位寄存器不处于同一列。
在一些实施例中，M大于或等于3；对于任一所述时钟信号线，与第二组所述移位寄存器到第M组所述移位寄存器连接的所有所述分支传输段中，至少两个分支传输段包括共用部分。
在一些实施例中，所述共用部分位于与所述至少两个分支传输段连接的至少两组所述移位寄存器中距离所述主体传输段最近的一组所述移位寄存器靠近所述主体传输段的一侧。
在一些实施例中，所述分支传输段包括与所述主体传输段连接的第一部分和与所述第一部分连接的第二部分；所述第二部分沿与其对应的一组所述移位寄存器的列方向延伸，与所述第二部分对应的一组所述移位寄存器并联在所述第二部分上。
在一些实施例中，所述分支传输段的第一部分沿行方向跨过不超过100个像素。
在一些实施例中，所有所述分支传输段在远离所述主体传输段的端部上的电阻电容延迟相等或近似相等。
在一些实施例中，所述至少两组移位寄存器包括依次远离所述主体传输段的第一组移位寄存器和第二组移位寄存器；所述时钟信号线包括第一分支传输段和第二分支传输段；所述第一分支传输段至少包括沿所述第一组移位寄存器的列方向延伸的第二部分，所述第一组移位寄存器中的每个移位寄存器并联在所述第一分支传输段的第二部分上；所述第二分支传输段包括彼此连接的第一部分和第二部分，所述第二分支传输段的第一部分还与所述主体传输段相连，所述第二分支传输段的第二部分沿所述第二组移位寄存器的列方向延伸，所述第二组移位寄存器中的每个移位寄存器并联在所述第二分支传输段的第二部分上。
在一些实施例中，所述多个移位寄存器在所述衬底上的正投影分别位于N行移位寄存器区域内，所述第一组移位寄存器在所述衬底上的正投影位于X行所述移位寄存器区域内，所述第二组移位寄存器在所述衬底上的正投影位于N-X行所述移位寄存器区域内；所述第一分支传输段的第二部分穿过X行所述移位寄存器区域；所述第二分支传输段的第一部分穿过X行所述移位寄存器区域；所述第二分支传输段的第二部分穿过N-X行所述移位寄存器区域，其中，X、N满足：
X·C1＝(N-X)·C1+X·C2；
其中，X、N均为正整数，且X小于N；C1为穿过一行所述像素区域和一行移位寄存器区域且与所述移位寄存器相连时，所述分支传输段上产生的电阻电容延迟；C2为穿过一行像素区域和一行移位寄存器区域时，所述分支传输段产生的电阻电容延迟。
在一些实施例中，所述至少两组移位寄存器包括依次远离所述主体传输段的第一组移位寄存器、第二组移位寄存器和第三组移位寄存器；所述时钟信号线包括第一分支传输段、第二分支传输段和第三分支传输段；所述第一分支传输段至少包括沿所述第一组移位寄存器的列方向延伸的第二部分，所述第一组移位寄存器中的每个移位寄存器并联在所述第一分支传输段的第二部分上；所述第二分支传输段包括彼此连接的第一部分和第二部分，所述第二分支传输段的第一部分还与所述主体传输段相连，所述第二分支传输段的第二部分沿所述第二组移位寄存器的列方向延伸，所述第二组移位寄存器中的每个移位寄存器并联在所述第二分支传输段的第二部分上；所述第三分支传输段包括彼此连接的第一部分和第二部分，所述第三分支传输段的第一部分还与所述主体传输段相连，所述第三分支传输段的第二部分沿所述第三组移位寄存器的列方向延伸，所述第三组移位寄存器中的每个移位寄存器并联在所述第二部分上。
在一些实施例中，所述多个移位寄存器在所述衬底上的正投影位于N行移位寄存器区域内，所述第一组移位寄存器在所述衬底上的正投影位于X行所述移位寄存器区域内，所述第二组移位寄存器在所述衬底上的正投影位于Y行所述移位寄存器区域内，所述第三组移位寄存器在所述衬底上的正投影位于N-X-Y行所述移位寄存器区域内；所述第一分支传输段的第二部分穿过X行所述移位寄存器区域；所述第二分支传输段的第一部分穿过X行所述移位寄存器区域，所述第二分支传输段的第二部分穿过Y行所述移位寄存器区域，所述第三分支传输段的第一部分穿过X+Y行所述移位寄存器区域，所述第三分支传输段的第二部分穿过N-X-Y行所述移位寄存器区域，X、Y、N满足：
X·C1＝Y·C1+X·C2；
X·C1＝(N-X-Y)·C1+(X+Y)·C2；
其中，X、Y、N均为正整数，且X、Y均小于N；C1为穿过一行所述像素区域和一行移位寄存器区域且与所述移位寄存器相连时，所述分支传输段上产生的电阻电容延迟；C2为穿过一行像素区域和一行移位寄存器区域时，所述分支传输段产生的电阻电容延迟。
在一些实施例中，所述至少两组移位寄存器包括依次远离所述主体传输段的第一组移位寄存器、第二组移位寄存器、第三组移位寄存器和第四组移位寄存器；所述时钟信号线包括第一分支传输段、第二分支传输段、第三分支传输段和第四分支传输段；所述第一分支传输段至少包括沿所述第一组移位寄存器的列方向延伸的第二部分，所述第一组移位寄存器中的每个移位寄存器并联在所述第一分支传输段的第二部分上；所述第二分支传输段包括彼此连接的第一部分和第二部分，所述第二分支传输段的第一部分还与所述主体传输段相连，所述第二分支传输段的第二部分沿所述第二组移位寄存器的列方向延伸，所述第二组移位寄存器中的每个移位寄存器并联在所述第二分支传输段的第二部分上；所述第三分支传输段包括彼此连接的第一部分和第二部分，所述第三分支传输段的第一部分还与所述主体传输段相连，所述第三分支传输段的第二部分沿所述第三组移位寄存器的列方向延伸，所述第三组移位寄存器中的每个移位寄存器并联在所述第三分支传输段的第二部分上；所述第四分支传输段包括彼此连接的第一部分和第二部分，所述第四分支传输段的第一部分还与所述主体传输段相连，所述第四分支传输段的第二部分沿所述第四组移位寄存器的列方向延伸，所述第四组移位寄存器中的每个移位寄存器并联在所述第四分支传输段的第二部分上。
在一些实施例中，所述多个移位寄存器在所述衬底上的正投落入N行移位寄存器区域内，所述第一组移位寄存器在所述衬底上的正投影落入X行所述移位寄存器区域内，所述第二组移位寄存器在所述衬底上的正投影落入Y行所述移位寄存器区域内，所述第三组移位寄存器在所述衬底上的正投影落入Z行所述移位寄存器区域内，所述第四组移位寄存器在所述衬底上的正投影落入N-X-Y-Z行所述移位寄存器区域内；所述第一分支传输段的第二部分穿过X行所述移位寄存器区域；所述第二分支传输段的第一部分穿过X行所述移位寄存器区域，所述第二分支传输段的第二部分穿过Y行所述移位寄存器区域，所述第三分支传输段的第一部分穿过X+Y行所述移位寄存器区域，所述第三分支传输段的第二部分穿过Z行所述移位寄存器区域，所述第四分支传输段的第一部分穿过X+Y+Z行所述移位寄存器区域，所述第四分支传输段的第二部分穿过N-X-Y-Z行所述移位寄存器区域；X、Y、Z、N满足：
X·C1＝Y·C1+X·C2；
X·C1＝Z·C1+(X+Y)·C2；
X·C1＝(N-X-Y-Z)·C1+(X+Y+Z)·C2；
其中，X、Y、Z、N均为正整数，且X、Y、Z均小于N；C1为穿过一行所述像素区域和一行移位寄存器区域且与所述移位寄存器相连时，所述分支传输段上产生的电阻电容延迟；C2为穿过一行像素区域和一行移位寄存器区域时，所述分支传输段产生的电阻电容延迟。
在一些实施例中，所述第一分支传输段还包括第一部分，所述第一分支传输段的第一部分连接所述第一分支传输段的第二部分和所述主体传输段；每个所述分支传输段的第一部分包括沿行方向延伸的横向部分；其中，各个所述分支传输段的横向部分的长度大致相等。
另一方面，提供一种显示面板。所述显示面板包括如上述任一实施例所述的阵列基板。
又一方面，提供一种显示装置。所述显示装置包括：如上述任一实施例所述的显示面板。
又一方面，提供一种阵列基板的制作方法。所述制作方法包括：提供衬底；在所述衬底的同一侧形成至少一个栅极驱动电路和至少一条时钟信号线。其中，所述栅极驱动电路包括级联的多个移位寄存器，所述多个移位寄存器分别位于不同行，且所述多个移位寄存器分为至少两组移位寄存器，每组移位寄存器中包括至少一个移位寄存器，每组移位寄存器中的所有移位寄存器位于同一列；一个所述栅极驱动电路对应至少一条所述时钟信号线，所述时钟信号线包括主体传输段和与所述主体传输段连接的至少两个分支传输段；所述主体传输段被配置为传输时钟信号，每个分支传输段连接一组移位寄存器中每个移位寄存器的时钟信号输入端。
附图说明
为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。
图1为根据一些实施例的一种阵列基板的结构图；
图2为根据一些实施例的一种移位寄存器的电路结构图；
图3为根据一些实施例的另一种阵列基板的结构图；
图4为根据一些实施例的再一种阵列基板的结构图；
图5为根据一些实施例的又一种阵列基板的结构图；
图6为根据一些实施例的又一种阵列基板的结构图；
图7为根据一些实施例的又一种阵列基板的结构图；
图8为根据一些实施例的又一种阵列基板的结构图；
图9为根据一些实施例的一种时钟信号的波形图；
图10为根据一些实施例的另一种时钟信号的波形图；
图11为根据一些实施例的一种像素驱动电路的电路结构图；
图12A为根据一些实施例的一种显示面板的结构图；
图12B为根据一些实施例的另一种显示面板的结构图；
图13为根据一些实施例的一种制作方法的流程图。
具体实施方式
下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括(comprise)”及其其他形式例如第三人称单数形式“包括(comprises)”和现在分词形式“包括(comprising)”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例(one embodiment)”、“一些实施例(some embodiments)”、“示例性实施例(exemplary embodiments)”、“示例(example)”、“特定示例(specific example)”或“一些示例(some examples)”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”或“通信耦合(communicatively coupled)”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。
本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。
另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。
如本文所使用的那样，“约”或“近似”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量***的局限性)所确定。
本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
本公开的一些实施例提供了一种阵列基板100。如图1所示，该阵列基板100包括衬底1、至少一个栅极驱动电路2和至少一条时钟信号线3。其中，所述至少一个栅极驱动电路2位于衬底1的一侧。时钟信号线3与栅极驱动电路2位于衬底1的同一侧，一个栅极驱动电路2对应至少一条时钟信号线3。也即，一个栅极驱动电路2可以连接一条时钟信号线3(如图1所示)，或者，一个栅极驱动电路2可以连接两条或两条以上的时钟信号线3。
栅极驱动电路2包括级联的多个移位寄存器21，多个移位寄存器21分别位于不同行，且多个移位寄存器21分为至少两组移位寄存器21，每组移位寄存器21中包括至少一个移位寄存器21，每组移位寄存器21中的所有移位寄存器21位于同一列。
时钟信号线3包括主体传输段31和与主体传输段31连接的至少两个分支传输段32。主体传输段31被配置为传输时钟信号。每个分支传输段32连接一组移位寄存器21中每个移位寄存器21的一个时钟信号输入端。
可以理解，在一个栅极驱动电路2对应一条时钟信号线3的情况下，该栅极驱动电路2中的每个移位寄存器21具有一个时钟信号输入端；而在一个栅极驱动电路2对应两条时钟信号线3的情况下，该栅极驱动电路2中的每个移位寄存器21具有两个时钟信号输入端。因此，与一个栅极驱动电路2对应的时钟信号线3的条数和该栅极驱动电路2中的每个移位寄存器21的时钟信号输入端的数量相等。
需要说明的是，相关技术中，栅极驱动电路中的多个移位寄存器排列成一列，且全部并联在一段时钟信号线(例如一个分支传输段)上。由于时钟信号线中的电信号在单向传输的过程中，每经过一个移位寄存器会产生一定的电阻电容延迟，因此靠近时钟信号线末端的移位寄存器容易因电阻电容延迟过大，而导致出现输出异常的问题。
而在本公开的一些实施例中，每条时钟信号线3包括至少两个分支传输段32，且各个分支传输段32一一对应地连接栅极驱动电路2的各组移位寄存器21，从而使得各个分支传输段32可以分别为对应的一组移位寄存器21中的每个移位寄存器21提供时钟信号，控制移位寄存器21输出栅极控制信号。因此，与相关技术中栅极驱动电路的全部移位寄存器同时并联在一段时钟信号线相比，本公开的一些实施例中，各分支传输段32上连接的移位寄存器21的数量减少，各分支传输段32上总的电阻电容延迟较小，即各分支传输段32远离主体传输段31的一端上的电阻电容延迟较小，从而可以有助于改善靠近时钟信号线末端的移位寄存器容易因电阻电容延迟过大出现输出异常的问题。
需要说明的是，本公开不对移位寄存器21的电路结构进行限制。示例性的，移位寄存器21的电路结构可以如图2所示。此时，移位寄存器21包括两个时钟信号输入端，即CLK和CLKB。这样，由多个图2所示的移位寄存器21构成的栅极驱动电路2可以对应两条时钟信号线3。
另外，在本公开一些实施例中，虽然将栅极驱动电路2中的多个移位寄存器21划分成至少两组移位寄存器21，但是一个栅极驱动电路2中所有的移位寄存器21仍然保持着级联关系，即位于相邻两行、位于不同组的两个移位寄存器21仍通过信号线实现级联。
在一些实施例中，如图3所示，衬底1包括显示区域A和位于显示区域A至少一侧的非显示区域B。显示区域A包括一一对应的多行像素区域A1和多行移位寄存器区域A2，对应的一行像素区域A1和一行移位寄存器区域A2相邻设置。栅极驱动电路2中的多个移位寄存器21在衬底1上的正投影一一对应地位于多行移位寄存器区域A2内。主体传输段31在衬底1上的正投影位于非显示区域B内，分支传输段32在衬底1上的正投影位于显示区域A内。
这样设置，使得栅极驱动电路2中的多个移位寄存器21在衬底1上的正投影一一对应地位于多行移位寄存器区域A2内，即栅极驱动电路2在衬底1上的正投影位于显示区域A内，使得栅极驱动电路2无需占用衬底1的非显示区域B，减小了衬底1中非显示区域B的面积，从而有利于减小采用该阵列基板100的显示装置的边框宽度，实现显示装置的窄边框设计。
在一些实施例中，在与相邻的两行像素区域A1对应的两行移位寄存器区域A2中，各行移位寄存器区域A2可以位于与其对应的像素区域A1的同一侧。
或者，在另一些实施例中，如图3所示，在与相邻的两行像素区域A1对应的两行移位寄存器区域A2中，一行移位寄存器区域A2位于与其对应的像素区域A1的第一侧，另一行移位寄存器区域A2位于与其对应的像素区域A1的第二侧。通过这样设置，使得每隔两行像素区域A1，可以连续设置两行移位寄存器区域A2(也即这两行移位寄存器区域A2之间不设置像素区域A1)，此时，这两行移位寄存器区域A2之间的距离较近，从而使得与这两个移位寄存器区域A2相对应的两个移位寄存器21之间的距离也较近，因此可以在这两个移位寄存器21之间设置共用的信号线(即沿行方向L1延伸的信号线)，这样有利于减少信号线的布置数量，从而有利于简化阵列基板100的结构。
值得注意的是，如图4所示，衬底1上设置栅极驱动电路2和时钟信号线3的一侧上还可以设置有像素驱动电路4、栅线5和数据线6。其中，像素驱动电路4、栅线5和数据线6在衬底1上的正投影均位于显示区域A内。栅线5可以沿行方向L1延伸，数据线6可以沿列方向L2延伸。
其中，行方向L1和列方向L2均平行于衬底1所在的平面。示例性的，如图1和图3所示，行方向L1和列方向L2相互垂直。当然，本公开并不仅局限于此，在另一些示例中，行方向L1和列方向L2只要相交即可，例如行方向L1和列方向L2之间可以存在夹角，该夹角可以为60度或80度。
这样，参见图4，分支传输段32沿移位寄存器21的列方向L2延伸的部分在衬底1上的正投影与栅线5在衬底1上的正投影之间存在交叠区域。此时，本公开发明人经研究发现，即使分支传输段32沿列方向L2延伸的部分不与移位寄存器21相连，分支传输段32沿列方向L2延伸的部分与栅线5之间也容易产生电阻电容延迟，从而使分支传输段32上传输的时钟信号产生异常(例如电压降低，下降沿时间增大)。随着分支传输段32沿列方向L2延伸的部分的长度增加，分支传输段32上的电容电阻延迟也逐渐增大。
同时，参见图4，分支传输段32还包括沿行方向L1延伸的部分，分支传输段32沿行方向L1延伸的部分在衬底1上的正投影与数据线6在衬底1上的正投影之间存在交叠区域，本公开发明人经研究发现：分支传输段32沿行方向L1延伸的部分与数据线6之间也容易产生电阻电容延迟，从而使分支传输段32上传输的时钟信号产生异常。随着分支传输段32沿行方向L1延伸的部分的长度增加，分支传输段32上的电容电阻延迟也逐渐增大。
基于此，在一些实施例中，主体传输段31位于显示区域A沿列方向L2的任一侧(例如图3以主体传输段31位于显示区域A沿列方向L2的下侧进行示意)。至少两组移位寄存器21沿远离主体传输段31的方向依次为第一组移位寄存器211到第M组移位寄存器21M。其中，M大于或等于2。例如，图1中至少两组移位寄存器21分为第一组移位寄存器211和第二组移位寄存器212。
在此基础上，示例性的，如图1所示，自第一组移位寄存器211至第M组移位寄存器21M，各组移位寄存器21中的移位寄存器21的数量逐渐减少。通过这样设置，各分支传输段32上的电阻电容延迟较小，从而改善了因时钟信号线末端电阻电容延迟较大，导致与时钟信号线末端连接的移位寄存器容易出现输出异常的问题。
其中，由于第一组移位寄存器211到第M组移位寄存器21M逐渐远离主体传输段31，因此与该第一组移位寄存器211到第M组移位寄存器21M相对应的各个分支出传输段32跨过的像素区域A1的行数逐渐增多，分支传输段32跨过的栅线5的数目也逐渐增多，因而分支传输段32上因栅线5产生的电阻电容延迟逐渐增大。基于此，自第一组移位寄存器211至第M组移位寄存器21M，各组移位寄存器中的移位寄存器21的数量逐渐减少，还能够使与远离主体传输段31的一组移位寄存器21相连的分支传输段32末端的电阻电容较小，从而进一步改善因时钟信号线末端电阻电容延迟较大，导致与时钟信号线末端连接的移位寄存器容易出现输出异常的问题。
示例性的，自第一组移位寄存器211至第M组移位寄存器21M，任意相邻的两组移位寄存器21处于同一列。参见图5，第一组移位寄存器211与第二组移位寄存器212位于同一列。即，各组移位寄存器21在衬底1上可以均位于同一列，此时便于将一个栅极驱动电路2中的多个移位寄存器21级联在一起。
又示例性的，自第一组移位寄存器211至第M组移位寄存器21M，任意相邻的两组移位寄存器21不处于同一列。参见图6，第一组移位寄存器211与第二组移位寄存器212位于不同列。通过这样设置，一方面能够方便各分支传输段32与移位寄存器21相连，即，各分支传输段32均能够由其所对应的各组移位寄存器的近端向各组移位寄存器的远端延伸，分支传输段32无需如图5所示延伸至第M组移位寄存器21M远端，由第M组移位寄存器21M的远端向第M组移位寄存器21M的近端延伸。从而减少了各分支传输段32跨越的栅线的数目，减小各分支传输段32末端的电阻电容延迟。其中，各组移位寄存器21的远端为各组移位寄存器21远离主体传输段31的一端，各组移位寄存器21的近端为各组移位寄存器21靠近主体传输段31的一端。
另一方面，将任意相邻的两组移位寄存器21设置在不同列，还能够方便将分支传输段32设置在相邻两组移位寄存器21之间(参见图6)，从而减小各分支传输段32沿行方向L1延伸的部分的长度，减小分支传输段32沿行方向L1延伸的部分跨过的数据线6的数量，进而减小各分支传输段32沿行方向L1延伸的部分上的电阻电容延迟，减小各分支传输段32上总的电阻电容延迟，改善因时钟信号线上的电阻电容延迟较大，与时钟信号线末端连接的移位寄存器容易出现输出异常的问题。
在一些实施例中，当M大于或等于3(即栅极驱动电路2包括至少三组移位寄存器21)时，参见图6，对于任一时钟信号线3，与第二组移位寄存器212到第M组移位寄存器21M连接的所有分支传输段32中，至少两个分支传输段32包括共用部分321。通过这样设置，使得除与第一组移位寄存器21相连的分支传输段32外，其余各分支传输段32之间可以包括共用部分321，从而简化除与第一组移位寄存器211相连的分支传输段32外的其余分支传输段32的布线结构，降低成本。
示例性的，如图6所示，共用部分321位于与至少两个分支传输段32连接的至少两组移位寄存器21中距离主体传输段31最近的一组移位寄存器21靠近主体传输段31的一侧。
在一些实施例中，如图1所示，每个分支传输段32包括与主体传输段31连接的第一部分322和与第一部分322连接的第二部分323。每个第二部分323沿与其对应的一组移位寄存器21的列方向L2延伸，与每个第二部分323对应的一组移位寄存器21并联在第二部分323上。
在一些实施例中，参见图3，每行像素区域A1中包括多个亚像素A12(例如R、G、B)，多个亚像素A12沿行方向L1依次排列。其中，示例性的，可以将每行像素区域A1中相邻的三个亚像素A12作为一个像素单元，像素单元中的三个亚像素A12可以用于产生三基色光(例如红光、绿光、蓝光)。
结合图3和图4，任一时钟信号线3中，所有分支传输段32的第一部分322沿行方向L1跨过不超过100个像素A11。在一些示例中，一个像素A11是指上述一个亚像素A12。在另一些示例中，一个像素A11是指上述一个像素单元(如图3所示，一个像素A11包括三个亚像素A12)。
通过这样设置，所有分支传输段32的第一部分322沿行方向L1延伸的部分跨过的像素较少，分支传输段32的第一部分322沿行方向L1延伸的部分跨过的数据线6的数量也较少，从而使得分支传输段32第一部分322沿行方向L1延伸的部分上的电阻电容延迟较小，进而有利于减小分支传输段32上总的电阻电容延迟，改善因时钟信号线3末端电阻电容延迟较大，导致与时钟信号线3末端相连的移位寄存器21容易出现输出异常的问题。
在一些实施例中，所有分支传输段32在远离主体传输段31的端部上的电阻电容延迟相等或近似相等。这样，各分支传输段32末端连接的移位寄存器21所接收的时钟信号的波形相同或大致相同，即各分支传输段32末端传输的时钟信号相同或大致相同，也即与分支传输段32末端相连的移位寄存器上接收的信号相同或大致相同，移位寄存器输出栅极控制信号的时间相同或大致相同，提高了栅极驱动电路2各组移位寄存器21输出的栅极控制信号的可靠性。
在一些实施例中，如图1所示，至少两组移位寄存器21包括依次远离主体传输段31的第一组移位寄存器211和第二组移位寄存器212。时钟信号线3包括第一分支传输段33和第二分支传输段34。第一分支传输段33至少包括沿第一组移位寄存器211的列方向L2延伸的第二部分332，第一组移位寄存器211中的每个移位寄存器21并联在第一分支传输段33的第二部分332上。第二分支传输段34包括彼此连接的第一部分341和第二部分342，第二分支传输段34的第一部分341还与主体传输段31相连，第二分支传输段34的第二部分342沿第二组移位寄存器212的列方向L2延伸，第二组移位寄存器212中的每个移位寄存器21并联在第二分支传输段34的第二部分342上。
其中，第一分支传输段33的第二部分332可以直接连接至主体传输段31；或者，如图1所示，第一分支传输段33还可以包括第一部分331，第一部分331用于连接第二部分332和主体传输段31。
这样，将栅极驱动电路2中的多个移位寄存器21分成两组，利用两条分支传输段32分别为两组移位寄存器21提供时钟信号，一方面能够使各分支传输段32上连接的移位寄存器21的数量较少，减小分支传输段32上的电阻电容延迟，改善因时钟信号线上的电阻电容延迟较大，与时钟信号线末端相连的移位寄存器容易出现输出异常的问题。另一方面，移位寄存器21的分组简单，可以简化布线结构，降低成本。
在此基础上，多个移位寄存器21在衬底1上的正投影可以分别位于N行移位寄存器区域A2内，第一组移位寄存器211在衬底1上的正投影可以位于X行移位寄存器区域A2内，第二组移位寄存器212在衬底1上的正投影可以位于N-X行移位寄存器区域A2内；第一分支传输段33的第二部分332可以穿过X行移位寄存器区域A2；第二分支传输段34的第一部分341可以穿过X行移位寄存器区域A2；第二分支传输段34的第二部分342可以穿过N-X行移位寄存器区域A2。其中，X、N满足：
X·C1＝(N-X)·C1+X·C2。
其中，X、N均为正整数，且X小于N。C1为穿过一行像素区域A1和一行移位寄存器区域A2且与移位寄存器21相连时，分支传输段32上产生的电阻电容延迟；C2为穿过一行像素区域A1和一行移位寄存器区域A2时，分支传输段32产生的电阻电容延迟。
通过上述等式可以推导出：
在C1、C2、N的值已知的情况下，X的值可以通过计算得到。其中，根据产品结构的不同，C1和C2可以具有不同的值，示例性的，C1可以为60fF，C2可以是30fF。同样的，根据产品的像素结构的不同，其移位寄存器区域A2数量N也可以不同。本公开并不对移位寄存器区域A2的数量进行限制。
在另一些实施例中，如图6所示，所述至少两组移位寄存器21包括依次远离主体传输段31的第一组移位寄存器211、第二组移位寄存器212和第三组移位寄存器213。时钟信号线3包括第一分支传输段33、第二分支传输段34和第三分支传输段35。
第一分支传输段33至少包括沿第一组移位寄存器211的列方向L2延伸的第二部分332，第一组移位寄存器211中的每个移位寄存器21并联在第一分支传输段33的第二部分332上。第二分支传输段34包括彼此连接的第一部分341和第二部分342，第二分支传输段34的第一部分341还与主体传输段31相连，第二分支传输段34的第二部分342沿第二组移位寄存器212的列方向L2延伸，第二组移位寄存器212中的每个移位寄存器21并联在第二分支传输段34的第二部分342上；第三分支传输段35包括彼此连接的第一部分351和第二部分352，第三分支传输段35的第一部分351还与主体传输段31相连，第二部分352沿第三组移位寄存器213的列方向L2延伸，第三组移位寄存器213中的每个移位寄存器21并联在第三组移位寄存器213的第二部分352上。
其中，第一分支传输段33的第二部分332可以直接连接至主体传输段31；或者，如图6所示，第一分支传输段33还可以包括第一部分331，第一部分331用于连接第二部分332和主体传输段31。
其中，第一分支传输段33还可以包括第一部分331，第一部分331用于连接第二部分332和主体传输段31。
通过这样设置，使得时钟信号线3的各分支传输段32上连接的移位寄存器21的数目更小，各分支传输段32上的电阻电容延迟更小，从而能够更加有利于改善因时钟信号线上的电阻电容延迟较大，与时钟信号线末端连接的移位寄存器容易出现输出异常的问题。
基于此，多个移位寄存器21在衬底1上的正投影可以位于N行移位寄存器区域A2内，第一组移位寄存器211在衬底1上的正投影可以位于X行移位寄存器区域A2内，第二组移位寄存器212在衬底1上的正投影可以位于Y行移位寄存器区域A2内，第三组移位寄存器213在衬底1上的正投影可以位于N-X-Y行移位寄存器区域A2内。
第一分支传输段33的第二部分332可以穿过X行移位寄存器区域A2；第二分支传输段34的第一部分341可以穿过X行移位寄存器区域A2，第二分支传输段34的第二部分342可以穿过Y行移位寄存器区域A2，第三分支传输段35的第一部分351可以穿过X+Y行移位寄存器区域A2，第三分支传输段35的第二部分可以穿过N-X-Y行移位寄存器区域A2，X、Y、N满足：
X·C1＝Y·C1+X·C2；
X·C1＝(N-X-Y)·C1+(X+Y)·C2。
其中，X、Y、N均为正整数，且X、Y均小于N。C1为穿过一行像素区域A1和一行移位寄存器区域A2且与移位寄存器21相连时，分支传输段32上产生的电阻电容延迟；C2为穿过一行像素区域A1和一行移位寄存器区域A2时，分支传输段32产生的电阻电容延迟。
通过上述等式，可以推导出：
在一些实施例中，如图7所示，所述至少两组移位寄存器21包括依次远离主体传输段31的第一组移位寄存器211、第二组移位寄存器212、第三组移位寄存器213和第四组移位寄存器214，时钟信号线3包括第一分支传输段33、第二分支传输段34、第三分支传输段35和第四分支传输段36。
第一分支传输段33至少包括沿第一组移位寄存器211的列方向L2延伸的第二部分332，第一组移位寄存器211中的每个移位寄存器21并联在第一分支传输段33的第二部分332上。第二分支传输段34包括彼此连接的第一部分341和第二部分342，第二分支传输段34的第一部分341还与主体传输段31相连，第二分支传输段34的第二部分342沿第二组移位寄存器212的列方向L2延伸，第二组移位寄存器212中的每个移位寄存器21并联在第二分支传输段34的第二部分342上。第三分支传输段35包括彼此连接的第一部分351和第二部分352，第三分支传输段35的第一部分351还与主体传输段31相连，第三分支传输段35的第二部分352沿第三组移位寄存器213的列方向L2延伸，第三组移位寄存器213中的每个移位寄存器21并联在第三分支传输段35的第二部分352上。第四分支传输段36包括彼此连接的第一部分361和第二部分362，第四分支传输段36的第一部分361还与主体传输段31相连，第四分支传输段36的第二部分362沿第四组移位寄存器214的列方向L2延伸，第四组移位寄存器214中的每个移位寄存器21并联在第四分支传输段36的第二部分362上。
其中，第一分支传输段33的第二部分332可以直接连接至主体传输段31；或者，如图7所示，第一分支传输段33还可以包括第一部分331，第一部分331用于连接第二部分332和主体传输段31。
这样，将栅极驱动电路2中的多个移位寄存器21分成四组，各组移位寄存器21与一条分支传输段32相连，各分支传输段32上的连接的移位寄存器21的数目更少，分支传输段上总的电阻电容延迟更小，与分支传输段32末端相连的移位寄存器21更不容易出现输出异常的问题。
基于此，多个移位寄存器21在衬底1上的正投影可以落入N行移位寄存器区域A2内，第一组移位寄存器211在衬底1上的正投影可以落入X行移位寄存器区域A2内，第二组移位寄存器212在衬底1上的正投影可以落入Y行移位寄存器区域A2内，第三组移位寄存器213在衬底1上的正投影可以落入Z行移位寄存器区域A2内，第四组移位寄存器214在衬底1上的正投影可以落入N-X-Y-Z行移位寄存器区域A2内。
第一分支传输段33的第二部分332可以穿过X行移位寄存器区域A2；第二分支传输段34的第一部分341可以穿过X行移位寄存器区域A2，第二分支传输段34的第二部分342可以穿过Y行移位寄存器区域A2，第三分支传输段35的第一部分351可以穿过X+Y行移位寄存器区域A2，第三分支传输段35的第二部分352可以穿过Z行移位寄存器区域A2，第四分支传输段36的第一部分361可以穿过X+Y+Z行移位寄存器区域，第四分支传输段36的第二部分362可以穿过N-X-Y-Z行移位寄存器区域；X、Y、Z、N满足：
X·C1＝Y·C1+X·C2；
X·C1＝Z·C1+(X+Y)·C2；
X·C1＝(N-X-Y-Z)·C1+(X+Y+Z)·C2。
其中，X、Y、Z、N均为正整数，且X、Y、Z均小于N。C1为穿过一行像素区域A1和一行移位寄存器区域A2且与移位寄存器21相连时，分支传输段32上产生的电阻电容延迟；C2为穿过一行像素区域A1和一行移位寄存器区域A2时，分支传输段32产生的电阻电容延迟。
通过上述等式可以推导出：
在一些实施例中，第一分支传输段33还可以包括第一部分331，第一分支传输段33的第一部分331连接第一分支传输段33的第二部分332和主体传输段31。每个分支传输段32的第一部分322包括沿行方向L1延伸的横向部分；其中，各个分支传输段32的横向部分的长度大致相等。这样，通过上述等式所计算出的值能够更加准确。
需要说明的是，图1、图6、图7仅示出了栅极驱动电路2中的多个移位寄存器21分成2组移位寄存器、3组移位寄存器、4组移位寄存器，时钟信号线包括2个分支传输段32、3个分支传输段32、4个分支传输段32时的栅极驱动电路2与时钟信号线3的连接方式。可以理解，本公开所提供的技术方案并不仅限制于此，即栅极驱动电路2中的移位寄存器21还可以划分成5组移位寄存器或者更多组移位寄存器，从而使各分支传输段32上的电阻电容延迟较小，以改善时钟信号线上电阻电容延迟过大，导致与时钟信号线末端相连的移位寄存器输出异常的问题。
在一些实施例中，参见图8和图9，时钟信号线CLK直接与一个栅极驱动线路中的所有移位寄存器相连，时钟信号线CLK末端的电阻电容延迟较大。在此情况下，当向时钟信号线CLK输入12V电压信号时，时钟信号线CLK的末端输出的时钟信号电压Vm的最大值仅能够达到10.6V，且该时钟信号的下降沿时间为3μs。这样，在与时钟信号线CLK末端相连的移位寄存器中的晶体管需要12V的时钟信号才能够被开启的情况下，时钟信号线CLK末端输出的时钟信号不足以将该晶体管打开，从而容易使得移位寄存器出现输出异常的问题。
而在一些实施例中，参见图6和图10，时钟信号线3包括主体传输段31和与主体传输段31相连的三个分支传输段32，一个分支传输段32分别与一组移位寄存器21相连接。这样，分支传输段32末端的电阻电容延迟均较小。在此情况下，在向时钟信号线3输入12V电压信号时，分支传输段32的末端输出的时钟信号电压Vm的最大值能够达到12V，且该时钟信号的下降沿时间仅为1.65μs。这样，在与分支传输段32的末端相连的移位寄存器21中的晶体管需要12V的电信号才能被开启的情况下，分支传输段32传输的时钟信号足够可以将该晶体管打开，从而改善了移位寄存器21输出异常的问题。同时由于时钟信号的下降沿时间较小，利用该时钟信号还能够更加准确的控制晶体管的打开时间，从而保证该移位寄存器21正常输出栅极控制信号。
上述实施例均以一个栅极驱动电路21为例进行说明，可以理解，栅极驱动电路2为阵列基板100上的多个像素驱动电路4提供栅极驱动信号。当像素驱动电路需要利用多个栅极驱动信号时，阵列基板100还可以包括多个栅极驱动电路。示例性的，当像素驱动电路包括如图11所示的电路结构(即，像素驱动电路设置有四个栅极信号端，即G1、G2、G3和EM)时，阵列基板1上可以设置有四个栅极驱动电路2，分别为该像素驱动电路提供栅极驱动信号。
本公开的一些实施例还提供了一种显示面板300，参见图12A和图12B，该显示面板300包括上述任一实施例所述的阵列基板100。其中，显示面板300可以是液晶显示面板(Liquid Crystal Display，简称LCD)，有机电致发光显示面板(Organic Light-EmittingDiode，简称OLED)或量子点电致发光显示面板(Quantum Dot Light Emitting Diodes，简称QLED)等。
当显示面板300为液晶显示面板时，参见图12A，液晶显示面板可以包括阵列基板100、对盒基板210以及设置在阵列基板100和对盒基板210之间的液晶层220。
当显示面板300为有机电致发光显示面板(或量子点电致发光显示面板)时，参见图12B，有机电致发光显示面板(或量子点电致发光显示面板)可以包括阵列基板100和发光器件200。发光器件200可以包括阳极，阴极以及位于阴极与阳极之间的发光功能层。
本公开提供的显示面板所能实现的有益效果，至少包括与上述技术方案提供的阵列基板相同的有益效果，在此不做赘述。
本公开的一些实施例还提供了一种显示装置，该显示装置包括上述实施例所提供的显示面板。上述显示装置可以是电视、数码相机、手机、手表、平板电脑、笔记本电脑、导航仪等任何具有显示功能的部件。本公开提供的显示装置所能实现的有益效果，与上述技术方案提供的阵列基板、显示面板所能达到的有益效果相同，在此不做赘述。
本公开的一些实施例还提供了一种制作方法，用于制作上述任一实施例所述的阵列基板。如图13所示，该制作方法包括：
S1、提供衬底1。
S2、在衬底1的同一侧形成至少一个栅极驱动电路2和至少一条时钟信号线3。
其中，栅极驱动电路2包括级联的多个移位寄存器21，多个移位寄存器21分别位于不同行，且多个移位寄存器21分为至少两组移位寄存器21，每组移位寄存器21中包括至少一个移位寄存器21，每组移位寄存器21中的所有移位寄存器21位于同一列。
一个栅极驱动电路2对应至少一条时钟信号线3，时钟信号线3包括主体传输段31和与主体传输段31连接的至少两个分支传输段32；主体传输段31被配置为传输时钟信号，每个分支传输段32连接一组移位寄存器中每个移位寄存器21的时钟信号输入端。
这样，利用上述制作方法制作而成的阵列基板中，每条时钟信号线3包括至少两个分支传输段32，且各个分支传输段32一一对应地连接栅极驱动电路2的各组移位寄存器21，从而使得各个分支传输段32可以分别为对应的一组移位寄存器21中的每个移位寄存器21提供时钟信号，控制移位寄存器21输出栅极控制信号。其中，由于各分支传输段32上连接的移位寄存器21的数量较少，各分支传输段32上总的电阻电容延迟较小，即各分支传输段32远离主体传输段31的一端上的电阻电容延迟较小，因而可以有助于改善靠近时钟信号线末端的移位寄存器容易因电阻电容延迟过大出现输出异常的问题。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (19)

1.一种阵列基板，包括：
衬底，包括显示区域和位于所述显示区域至少一侧的非显示区域；
至少一个栅极驱动电路，位于所述衬底的一侧；所述栅极驱动电路包括级联的多个移位寄存器，所述多个移位寄存器分别位于不同行，且所述多个移位寄存器分为至少两组移位寄存器，每组移位寄存器中包括至少一个移位寄存器，每组移位寄存器中的所有移位寄存器位于同一列；
至少一条时钟信号线，所述时钟信号线与所述栅极驱动电路位于所述衬底的同一侧，一个所述栅极驱动电路对应至少一条所述时钟信号线，所述时钟信号线包括：
主体传输段，所述主体传输段在所述衬底上的正投影位于所述非显示区域内，所述主体传输段被配置为传输时钟信号；
与所述主体传输段连接的至少两个分支传输段，所述至少两个分支传输段在所述衬底上的正投影位于所述显示区域内，每个分支传输段连接一组移位寄存器中每个移位寄存器的一个时钟信号输入端。
2.根据权利要求1所述的阵列基板，其中，
所述显示区域包括一一对应的多行像素区域和多行移位寄存器区域，对应的一行像素区域和一行移位寄存器区域相邻设置；
所述栅极驱动电路中的多个移位寄存器在所述衬底上的正投影一一对应地位于多行移位寄存器区域内。
3.根据权利要求2所述的阵列基板，其中，在与相邻的两行所述像素区域对应的两行所述移位寄存器区域中：
各行所述移位寄存器区域位于与其对应的所述像素区域的同一侧；或者，
一行所述移位寄存器区域位于与其对应的所述像素区域的第一侧，另一行所述移位寄存器区域位于与其对应的所述像素区域的第二侧。
4.根据权利要求2或3所述的阵列基板，其中，
所述至少两组移位寄存器沿远离所述主体传输段的方向依次为第一组移位寄存器到第M组移位寄存器；
其中，自所述第一组移位寄存器至所述第M组移位寄存器，各组移位寄存器中的移位寄存器的数量逐渐减少；和/或，
自所述第一组移位寄存器至所述第M组移位寄存器，任意相邻的两组移位寄存器不处于同一列。
5.根据权利要求4所述的阵列基板，其中，M大于或等于3；
对于任一所述时钟信号线，与第二组所述移位寄存器到第M组所述移位寄存器连接的所有所述分支传输段中，至少两个分支传输段包括共用部分。
6.根据权利要求5所述的阵列基板，其中，
所述共用部分位于与所述至少两个分支传输段连接的至少两组所述移位寄存器中距离所述主体传输段最近的一组所述移位寄存器靠近所述主体传输段的一侧。
7.根据权利要求1所述的阵列基板，其中，
所述分支传输段包括与所述主体传输段连接的第一部分和与所述第一部分连接的第二部分；
所述第二部分沿与其对应的一组所述移位寄存器的列方向延伸，与所述第二部分对应的一组所述移位寄存器并联在所述第二部分上。
8.根据权利要求7所述的阵列基板，其中，
所述分支传输段的第一部分沿行方向跨过不超过100个像素。
9.根据权利要求1所述的阵列基板，其中，
所有所述分支传输段在远离所述主体传输段的端部上的电阻电容延迟相等或近似相等。
10.根据权利要求2所述的阵列基板，其中，
所述至少两组移位寄存器包括依次远离所述主体传输段的第一组移位寄存器和第二组移位寄存器；所述时钟信号线包括第一分支传输段和第二分支传输段；
所述第一分支传输段至少包括沿所述第一组移位寄存器的列方向延伸的第二部分，所述第一组移位寄存器中的每个移位寄存器并联在所述第一分支传输段的第二部分上；
所述第二分支传输段包括彼此连接的第一部分和第二部分，所述第二分支传输段的第一部分还与所述主体传输段相连，所述第二分支传输段的第二部分沿所述第二组移位寄存器的列方向延伸，所述第二组移位寄存器中的每个移位寄存器并联在所述第二分支传输段的第二部分上。
11.根据权利要求10所述的阵列基板，其中，
所述多个移位寄存器在所述衬底上的正投影分别位于N行移位寄存器区域内，所述第一组移位寄存器在所述衬底上的正投影位于X行所述移位寄存器区域内，所述第二组移位寄存器在所述衬底上的正投影位于N-X行所述移位寄存器区域内；所述第一分支传输段的第二部分穿过X行所述移位寄存器区域；所述第二分支传输段的第一部分穿过X行所述移位寄存器区域；所述第二分支传输段的第二部分穿过N-X行所述移位寄存器区域，其中，X、N满足：
X·C1＝(N-X)·C1+X·C2；
其中，X、N均为正整数，且X小于N；C1为穿过一行所述像素区域和一行移位寄存器区域且与所述移位寄存器相连时，所述分支传输段上产生的电阻电容延迟；C2为穿过一行像素区域和一行移位寄存器区域时，所述分支传输段产生的电阻电容延迟。
12.根据权利要求2所述的阵列基板，其中，
所述至少两组移位寄存器包括依次远离所述主体传输段的第一组移位寄存器、第二组移位寄存器和第三组移位寄存器；所述时钟信号线包括第一分支传输段、第二分支传输段和第三分支传输段；
所述第一分支传输段至少包括沿所述第一组移位寄存器的列方向延伸的第二部分，所述第一组移位寄存器中的每个移位寄存器并联在所述第一分支传输段的第二部分上；
所述第二分支传输段包括彼此连接的第一部分和第二部分，所述第二分支传输段的第一部分还与所述主体传输段相连，所述第二分支传输段的第二部分沿所述第二组移位寄存器的列方向延伸，所述第二组移位寄存器中的每个移位寄存器并联在所述第二分支传输段的第二部分上；
所述第三分支传输段包括彼此连接的第一部分和第二部分，所述第三分支传输段的第一部分还与所述主体传输段相连，所述第三分支传输段的第二部分沿所述第三组移位寄存器的列方向延伸，所述第三组移位寄存器中的每个移位寄存器并联在所述第二部分上。
13.根据权利要求12所述的阵列基板，其中，
所述多个移位寄存器在所述衬底上的正投影位于N行移位寄存器区域内，所述第一组移位寄存器在所述衬底上的正投影位于X行所述移位寄存器区域内，所述第二组移位寄存器在所述衬底上的正投影位于Y行所述移位寄存器区域内，所述第三组移位寄存器在所述衬底上的正投影位于N-X-Y行所述移位寄存器区域内；
所述第一分支传输段的第二部分穿过X行所述移位寄存器区域；所述第二分支传输段的第一部分穿过X行所述移位寄存器区域，所述第二分支传输段的第二部分穿过Y行所述移位寄存器区域，所述第三分支传输段的第一部分穿过X+Y行所述移位寄存器区域，所述第三分支传输段的第二部分穿过N-X-Y行所述移位寄存器区域，X、Y、N满足：
X·C1＝Y·C1+X·C2；
X·C1＝(N-X-Y)·C1+(X+Y)·C2；
其中，X、Y、N均为正整数，且X、Y均小于N；C1为穿过一行所述像素区域和一行移位寄存器区域且与所述移位寄存器相连时，所述分支传输段上产生的电阻电容延迟；C2为穿过一行像素区域和一行移位寄存器区域时，所述分支传输段产生的电阻电容延迟。
14.根据权利要求2所述的阵列基板，其中，
所述至少两组移位寄存器包括依次远离所述主体传输段的第一组移位寄存器、第二组移位寄存器、第三组移位寄存器和第四组移位寄存器；所述时钟信号线包括第一分支传输段、第二分支传输段、第三分支传输段和第四分支传输段；
所述第一分支传输段至少包括沿所述第一组移位寄存器的列方向延伸的第二部分，所述第一组移位寄存器中的每个移位寄存器并联在所述第一分支传输段的第二部分上；
所述第二分支传输段包括彼此连接的第一部分和第二部分，所述第二分支传输段的第一部分还与所述主体传输段相连，所述第二分支传输段的第二部分沿所述第二组移位寄存器的列方向延伸，所述第二组移位寄存器中的每个移位寄存器并联在所述第二分支传输段的第二部分上；
所述第三分支传输段包括彼此连接的第一部分和第二部分，所述第三分支传输段的第一部分还与所述主体传输段相连，所述第三分支传输段的第二部分沿所述第三组移位寄存器的列方向延伸，所述第三组移位寄存器中的每个移位寄存器并联在所述第三分支传输段的第二部分上；
所述第四分支传输段包括彼此连接的第一部分和第二部分，所述第四分支传输段的第一部分还与所述主体传输段相连，所述第四分支传输段的第二部分沿所述第四组移位寄存器的列方向延伸，所述第四组移位寄存器中的每个移位寄存器并联在所述第四分支传输段的第二部分上。
15.根据权利要求14所述的阵列基板，其中，
所述多个移位寄存器在所述衬底上的正投落入N行移位寄存器区域内，所述第一组移位寄存器在所述衬底上的正投影落入X行所述移位寄存器区域内，所述第二组移位寄存器在所述衬底上的正投影落入Y行所述移位寄存器区域内，所述第三组移位寄存器在所述衬底上的正投影落入Z行所述移位寄存器区域内，所述第四组移位寄存器在所述衬底上的正投影落入N-X-Y-Z行所述移位寄存器区域内；
所述第一分支传输段的第二部分穿过X行所述移位寄存器区域；所述第二分支传输段的第一部分穿过X行所述移位寄存器区域，所述第二分支传输段的第二部分穿过Y行所述移位寄存器区域，所述第三分支传输段的第一部分穿过X+Y行所述移位寄存器区域，所述第三分支传输段的第二部分穿过Z行所述移位寄存器区域，所述第四分支传输段的第一部分穿过X+Y+Z行所述移位寄存器区域，所述第四分支传输段的第二部分穿过N-X-Y-Z行所述移位寄存器区域；X、Y、Z、N满足：
X·C1＝Y·C1+X·C2；
X·C1＝Z·C1+(X+Y)·C2；
X·C1＝(N-X-Y-Z)·C1+(X+Y+Z)·C2；
其中，X、Y、Z、N均为正整数，且X、Y、Z均小于N；C1为穿过一行所述像素区域和一行移位寄存器区域且与所述移位寄存器相连时，所述分支传输段上产生的电阻电容延迟；C2为穿过一行像素区域和一行移位寄存器区域时，所述分支传输段产生的电阻电容延迟。
16.根据权利要求10所述的阵列基板，其中，所述第一分支传输段还包括第一部分，所述第一分支传输段的第一部分连接所述第一分支传输段的第二部分和所述主体传输段；
每个所述分支传输段的第一部分包括沿行方向延伸的横向部分；
其中，各个所述分支传输段的横向部分的长度大致相等。
17.一种显示面板，包括：
如权利要求1～16任一项中所述的阵列基板。
18.一种显示装置，包括：
如权利要求17所述的显示面板。
19.一种阵列基板的制作方法，用于制作如权利要求1～16任一项中所述的阵列基板，包括：
提供衬底；
在所述衬底的同一侧形成至少一个栅极驱动电路和至少一条时钟信号线；
其中，所述栅极驱动电路包括级联的多个移位寄存器，所述多个移位寄存器分别位于不同行，且所述多个移位寄存器分为至少两组移位寄存器，每组移位寄存器中包括至少一个移位寄存器，每组移位寄存器中的所有移位寄存器位于同一列；
一个所述栅极驱动电路对应至少一条所述时钟信号线，所述时钟信号线包括主体传输段和与所述主体传输段连接的至少两个分支传输段；所述主体传输段被配置为传输时钟信号，每个分支传输段连接一组移位寄存器中每个移位寄存器的时钟信号输入端。
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