CN114924614B - 一种多板卡输出信号同步方法及装置 - Google Patents

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Abstract

本发明涉及FPGA设计和量子测控仪器领域，具体提供了一种多板卡输出信号同步方法，具有以下步骤：S1、使用时钟发生器产生参考时钟，同步到板卡；S2、通过FPGA芯片内部的PLL IP核将输入的参考时钟分频，产生采样时钟；S3、再使用信号发生器产生周期为采样时钟周期整数倍的触发信号；S4、各板卡使用自己产生的采样时钟采样触发信号上升沿，得到触发信号计数周期阈值；S5、各板卡再次采样触发信号上升沿后按照计数周期阈值进行循环计数；S6、将信号发生器的触发信号和板卡输出波形连接至示波器；S7、通过上位机PCIE接口向各板卡发送对应的输出信号延时参数；S8、根据延时参数的大小，完成波形同步。与现有技术相比，本发明相对***时钟频率高很多的高频时钟进行触发信号采样。

Description

一种多板卡输出信号同步方法及装置
技术领域
本发明涉及FPGA设计和量子测控仪器领域，具体提供一种多板卡输出信号同步方法及装置。
背景技术
目前，电子信息技术产业发展迅速，出现高性能可编程逻辑芯片, 可以实现很多复杂的应用需求。目前量子计算发展迅速，需要同时操控的量子比特个数越来越多，这就需要测控设备能同步发出多路波形信号。
目前市场上测控设备的同步方法有很多，但一般实现方案复杂，且需要每次使用前进行同步校准，使用高频时钟进行采样等条件，对用户使用方式有过多的限制。
发明内容
本发明是针对上述现有技术的不足，提供一种实用性强的多板卡输出信号同步方法。
本发明进一步的技术任务是提供一种设计合理，安全适用的多板卡输出信号同步装置。
本发明解决其技术问题所采用的技术方案是：
一种多板卡输出信号同步方法，具有以下步骤：
S1、使用时钟发生器产生参考时钟，同步到板卡；
S2、通过FPGA芯片内部的PLL IP核将输入的参考时钟分频，产生采样时钟；
S3、再使用信号发生器产生周期为采样时钟周期整数倍的触发信号，传输至各板卡；
S4、各所述板卡使用自己产生的采样时钟采样触发信号上升沿，得到触发信号计数周期阈值；
S5、各所述板卡再次采样触发信号上升沿后按照计数周期阈值进行循环计数，激励板卡发出波形信号；
S6、将信号发生器的触发信号和板卡输出波形连接至示波器；
S7、通过上位机PCIE接口向各板卡发送对应的输出信号延时参数；
S8、根据延时参数的大小，完成波形同步。
进一步的，在步骤S1中，使用高精度时钟发生器产生一个参考时钟，通过等长路径供给各需要同步的板卡。
进一步的，在步骤S2中，用户需要通过FPGA芯片内部的PLL IP 核，将输入的参考时钟分频，产生采样时钟，所述采样时钟的频率越高，同步精度越高同时对触发信号周期的限制越低。
进一步的，在步骤S3中，使用信号发生器产生周期为采样时钟周期整数倍的触发信号，通过等长路径传输至各板卡。
进一步的，在步骤S4中，各所述板卡各自用自己产生的采样时钟采样触发信号上升沿，采样到后开始以采样时钟为基准进行累加计数，直到采样到9次上升沿后停止计数，将计数值向右移3位，得到触发信号计数周期阈值。
进一步的，在步骤S5中，各所述板卡再次采样触发信号上升沿后按照计数周期阈值进行循环计数，停止采样触发信号，并在每次计数值为0时自行发出本板卡触发信号，激励本板卡发出波形信号。
进一步的，在步骤S8中，根据延时参数的大小，超过一个采样时钟周期的延迟采用调整输出打拍次数弥补，一个采样时钟周期之内的延时通过调整输出IO引脚对应的HighSpeed SelectIO IP中的输出延时弥补，完成波形同步。
一种多板卡输出信号同步装置，包括：至少一个存储器和至少一个处理器；
所述至少一个存储器，用于存储机器可读程序；
所述至少一个处理器，用于调用所述机器可读程序，执行一种多板卡输出信号同步方法。
本发明的一种多板卡输出信号同步方法及装置和现有技术相比，具有以下突出的有益效果：
本发明无需每次使用前进行***同步校准，使用相对***时钟频率高很多的高频时钟进行触发信号采样，同步原理简单清楚，实施方便。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
附图1是一种多板卡输出信号同步方法的流程示意图。
具体实施方式
为了使本技术领域的人员更好的理解本发明的方案，下面结合具体的实施方式对本发明作进一步的详细说明。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例都属于本发明保护的范围。
下面给出一个最佳实施例：
如图1所述，本实施例中针对现有量子测控领域信号同步方案中实现方案复杂、每次使用前进行同步校准、要求相对***时钟频率高很多的高频时钟进行触发信号采样等要求，提出了一种用于量子测控***的多板卡输出信号同步方法。
首先，用户需要使用高精度时钟发生器产生一个参考时钟，通过等长路径供给各需要同步的板卡。
然后，用户需要通过FPGA芯片内部的PLL IP核，将输入的参考时钟分频，产生采样时钟，该时钟的频率越高，同步精度越高同时对触发信号周期的限制越低。
然后，使用信号发生器产生周期为采样时钟周期整数倍的触发信号，通过等长路径传输至各板卡。
然后，各板卡各自用自己产生的采样时钟采样触发信号上升沿，采样到后开始以采样时钟为基准进行累加计数，直到采样到9次上升沿后停止计数，将计数值向右移3位，得到触发信号计数周期阈值。
然后，各板卡再次采样触发信号上升沿后按照计数周期阈值进行循环计数，停止采样触发信号，并在每次计数值为0时自行发出本板卡触发信号，激励本板卡发出波形信号。
然后，将信号发生器的触发信号和三块板卡的各一路输出波形连接至示波器，查看各板卡相对触发信号的延迟值，并记录。
然后，通过上位机PCIE接口向各板卡发送对应的输出信号延时参数。
然后，根据延时参数的大小，超过一个采样时钟周期的延迟采用调整输出打拍次数弥补，一个采样时钟周期之内的延时通过调整输出 IO引脚对应的High Speed SelectIOIP中的输出延时弥补，完成波形同步。
最后，用户根据实际需求，可以向各板卡发送多种符合触发信号周期为前述采样时钟周期整数倍的触发信号，各板卡均可以同步输出波形信号，实现各板卡同步的目的。
基于上述方法，本实施例中的一种多板卡输出信号同步装置，包括：至少一个存储器和至少一个处理器；
所述至少一个存储器，用于存储机器可读程序；
所述至少一个处理器，用于调用所述机器可读程序，执行一种多板卡输出信号同步方法。
上述具体的实施方式仅是本发明具体的个案，本发明的专利保护范围包括但不限于上述具体的实施方式，任何符合本发明的一种多板卡输出信号同步方法及装置权利要求书的且任何所述技术领域普通技术人员对其做出的适当变化或者替换，皆应落入本发明的专利保护范围。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。

Claims (8)

1.一种多板卡输出信号同步方法，其特征在于，具有以下步骤：
S1、使用时钟发生器产生参考时钟，同步到板卡；
S2、通过FPGA芯片内部的PLL IP核将输入的参考时钟分频，产生采样时钟；
S3、再使用信号发生器产生周期为采样时钟周期整数倍的触发信号，传输至各板卡；
S4、各所述板卡使用自己产生的采样时钟采样触发信号上升沿，得到触发信号计数周期阈值；
S5、各所述板卡再次采样触发信号上升沿后按照计数周期阈值进行循环计数，激励板卡发出波形信号；
S6、将信号发生器的触发信号和板卡输出波形连接至示波器；
S7、通过上位机PCIE接口向各板卡发送对应的输出信号延时参数；
S8、根据延时参数的大小，完成波形同步。
2.根据权利要求1所述的一种多板卡输出信号同步方法，其特征在于，在步骤S1中，使用高精度时钟发生器产生一个参考时钟，通过等长路径供给各需要同步的板卡。
3.根据权利要求2所述的一种多板卡输出信号同步方法，其特征在于，在步骤S2中，用户需要通过FPGA芯片内部的PLL IP核，将输入的参考时钟分频，产生采样时钟，所述采样时钟的频率越高，同步精度越高同时对触发信号周期的限制越低。
4.根据权利要求3所述的一种多板卡输出信号同步方法，其特征在于，在步骤S3中，使用信号发生器产生周期为采样时钟周期整数倍的触发信号，通过等长路径传输至各板卡。
5.根据权利要求4所述的一种多板卡输出信号同步方法，其特征在于，在步骤S4中，各所述板卡各自用自己产生的采样时钟采样触发信号上升沿，采样到后开始以采样时钟为基准进行累加计数，直到采样到9次上升沿后停止计数，将计数值向右移3位，得到触发信号计数周期阈值。
6.根据权利要求5所述的一种多板卡输出信号同步方法，其特征在于，在步骤S5中，各所述板卡再次采样触发信号上升沿后按照计数周期阈值进行循环计数，停止采样触发信号，并在每次计数值为0时自行发出本板卡触发信号，激励本板卡发出波形信号。
7.根据权利要求5所述的一种多板卡输出信号同步方法，其特征在于，在步骤S8中，根据延时参数的大小，超过一个采样时钟周期的延迟采用调整输出打拍次数弥补，一个采样时钟周期之内的延时通过调整输出IO引脚对应的High Speed SelectIO IP中的输出延时弥补，完成波形同步。
8.一种多板卡输出信号同步装置，其特征在于，包括：至少一个存储器和至少一个处理器；
所述至少一个存储器，用于存储机器可读程序；
所述至少一个处理器，用于调用所述机器可读程序，执行权利要求1至7中任一所述的方法。
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