CN114882821A - 驱动电路及显示装置 - Google Patents

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Abstract

本申请公开一种驱动电路及显示装置，本申请驱动电路在所述第一信号控制端和所述第二信号控制端的控制下向所述第一节点提供电平信号，再在所述第一节点的电平信号控制下向所述输出端提供所述第一电源端或所述第二电源端的信号，从而实现在两个控制信号控制下输出不同的电平信号，以解决时序控制器不能与不同的栅极驱动芯片直接匹配使用的问题。

Description

驱动电路及显示装置
技术领域
本申请涉及显示技术领域，具体涉及一种驱动电路及显示装置。
背景技术
显示装置作为电子设备的显示部件已经广泛的应用于各种电子产品中，其中，栅极驱动芯片为显示装置的一个重要组成部分。栅极驱动芯片也可以称为GOA(GateDriverOnArray，阵列基板行驱动)芯片，其利用薄膜晶体管显示装置的阵列制程将栅极行扫描驱动信号电路制作在阵列基板上，实现对栅极逐行扫描的驱动方式的一项技术。
薄膜晶体管显示装置主要驱动原理是，***主板将R/G/B压缩信号、控制信号及动力通过线材与电路板上的连接器连接，数据经过电路板上的时序控制器处理后，通过源极驱动芯片和栅极驱动芯片分别与显示像素连接，从而使得显示装置获得所需的电源和信号。时序控制器控制栅极驱动芯片需要多个控制信号，但是不同制造产商的栅极驱动芯片对于控制信号的高低电平的使用方式各不相同，这使得时序控制器不能直接与不同类型的栅极驱动芯片进行匹配使用。因此不同类型的栅极驱动芯片需要与相对应的时序控制器进行匹配，从而需要设计不同版本的电路板，导致物料生产成本的增加。
发明内容
本申请提供一种驱动电路及显示装置，以解决时序控制器不能与不同的栅极驱动芯片直接匹配使用的问题。
本申请提供一种驱动电路，其包括：
输入模块，所述输入模块分别与第一信号控制端、第二信号控制端和第一节点连接，所述输入模块用于在所述第一信号控制端和所述第二信号控制端的控制下向所述第一节点提供电平信号；
输出模块，所述输出模块分别与第一电源端、第二电源端、所述第一节点以及输出端连接，所述输出模块用于在所述第一节点的电平信号控制下向所述输出端提供所述第一电源端或所述第二电源端的信号。
可选的，在本申请一些实施例中，所述输入模块包括：
第一晶体管，所述第一晶体管的栅极与所述第一信号控制端连接，所述第一晶体管的源极和漏极中的一者与所述第二信号控制端连接，所述第一晶体管的源极和漏极中的另一者与所述第一节点连接；
第二晶体管，所述第二晶体管的栅极与所述第一信号控制端连接，所述第二晶体管的源极和漏极中的一者与所述第二信号控制端连接，所述第二晶体管的源极和漏极中的另一者与所述第一节点连接；
所述第一晶体管为P型晶体管和N型晶体管中的一者，所述第二晶体管为P型晶体管和N型晶体管中的另一者。
可选的，在本申请一些实施例中，所述输出模块包括：
第三晶体管，所述第三晶体管的栅极与所述第一节点连接，所述第三晶体管的源极和漏极中的一者与所述第一电源端连接，所述第三晶体管的源极和漏极中的另一者与所述输出端连接；
第四晶体管，所述第四晶体管的栅极与所述第一节点连接，所述第四晶体管的源极和漏极中的一者与所述第二电源端连接，所述第四晶体管的源极和漏极中的另一者与所述输出端连接；
所述第三晶体管为P型晶体管和N型晶体管中的一者，所述第四晶体管为P型晶体管和N型晶体管中的另一者。
可选的，在本申请一些实施例中，所述输入模块还包括：
第五晶体管，所述第五晶体管的栅极与第二节点连接，所述第五晶体管的源极和漏极中的一者与第三电源端连接，所述第一晶体管的源极和漏极中的另一者与所述第一节点连接；
第六晶体管，所述第六晶体管的栅极与所述第二节点连接，所述第六晶体管的源极和漏极中的一者与第四电源端连接，所述第二晶体管的源极和漏极中的另一者与所述第一节点连接；
所述第一晶体管的源极和漏极中的另一者与所述第二节点连接，所述第五晶体管为P型晶体管和N型晶体管中的一者，所述第六晶体管为P型晶体管和N型晶体管中的另一者。
可选的，在本申请一些实施例中，所述输出模块还包括：
第七晶体管，所述第七晶体管的栅极与第三节点连接，所述第七晶体管的源极和漏极中的一者与第四节点连接，所述第一晶体管的源极和漏极中的另一者与所述输出端连接；
第八晶体管，所述第八晶体管的栅极与所述第三节点连接，所述第六晶体管的源极和漏极中的一者与所述第四节点连接，所述第二晶体管的源极和漏极中的另一者与所述输出端连接；
所述第三晶体管的源极和漏极中的另一者与所述第四节点连接，所述第四晶体管的源极和漏极中的另一者与所述第四节点连接；
所述第一信号控制端与所述第三节点连接，所述第七晶体管为P型晶体管和N型晶体管中的一者，所述第八晶体管为P型晶体管和N型晶体管中的另一者。
可选的，在本申请一些实施例中，所述输出模块还包括：
第七晶体管，所述第七晶体管的栅极与第三节点连接，所述第七晶体管的源极和漏极中的一者与第四节点连接，所述第一晶体管的源极和漏极中的另一者与所述输出端连接；
第八晶体管，所述第八晶体管的栅极与所述第三节点连接，所述第六晶体管的源极和漏极中的一者与所述第四节点连接，所述第二晶体管的源极和漏极中的另一者与所述输出端连接；
所述第三晶体管的源极和漏极中的另一者与所述第四节点连接，所述第四晶体管的源极和漏极中的另一者与所述第四节点连接；
所述第二信号控制端与所述第三节点连接，所述第七晶体管为P型晶体管和N型晶体管中的一者，所述第八晶体管为P型晶体管和N型晶体管中的另一者。
可选的，在本申请一些实施例中，所述第一电源端和所述第三电源端为同一电源端；所述第二电源端和所述第四电源端为同一电源端。
可选的，在本申请一些实施例中，所述第一电源端和所述第四电源端为同一电源端；所述第二电源端和所述第三电源端为同一电源端。
相对应地，本申请还提供一种显示装置，其包括如上述所述的驱动电路。
可选的，在本申请一些实施例中，所述显示装置还包括：
时序控制器，所述时序控制器与所述驱动电路的第一信号控制端和第二信号控制端连接，
栅极驱动芯片，所述栅极驱动芯片与所述驱动电路的输出端连接。
本申请提供一种驱动电路及显示装置，其中驱动电路包括：输入模块，所述输入模块分别与第一信号控制端、第二信号控制端和第一节点连接，所述输入模块用于在所述第一信号控制端和所述第二信号控制端的控制下向所述第一节点提供电平信号；输出模块，所述输出模块分别与第一电源端、第二电源端、所述第一节点以及输出端连接，所述输出模块用于在所述第一节点的电平信号控制下向所述输出端提供所述第一电源端或所述第二电源端的信号。本申请在所述第一信号控制端和所述第二信号控制端的控制下向所述第一节点提供电平信号，再在所述第一节点的电平信号控制下向所述输出端提供所述第一电源端或所述第二电源端的信号，从而实现在两个控制信号控制下输出不同的电平信号，以解决时序控制器不能与不同的栅极驱动芯片直接匹配使用的问题。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图得到其他的附图。
图1为本申请提供的驱动电路的第一结构示意图；
图2为本申请提供的驱动电路的第二结构示意图；
图3为本申请提供的显示装置的示意图；
图4为本申请提供的驱动电路的第三结构示意图；
图5为本申请提供的驱动电路的第四结构示意图；
图6为本申请提供的驱动电路的第五结构示意图；
图7为本申请提供的驱动电路的第六结构示意图；
图8为本申请提供的驱动电路的第七结构示意图；
图9为本申请提供的驱动电路的第八结构示意图；
图10为本申请提供的驱动电路的第九结构示意图；
图11为本申请提供的驱动电路的第十结构示意图；
图12为本申请提供的驱动电路的第十一结构示意图；
图13为本申请提供的驱动电路的第十二结构示意图；
图14为本申请提供的驱动电路的第十三结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所得到的所有其他实施例，都属于本申请保护的范围。
在本申请的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
本申请所有实施例中采用的晶体管可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本申请实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。按附图中的形态规定控制模块的中间端为栅极、信号输入端为源极、输出端为漏极。此外本申请实施例所采用的晶体管可以包括P型晶体管和/或N型晶体管两种，其中，P型晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型晶体管为在栅极为高电平时导通，在栅极为低电平时截止。
本申请提供一种驱动电路及显示装置，以下进行详细说明。需要说明的是，以下实施例的描述顺序不作为对本申请实施例优选顺序的限定。
请参阅图1，图1为本申请提供的驱动电路100的第一结构示意图。本申请提供一种驱动电路100，其包括输入模块10和输出模块20。
其中，所述输入模块10分别与第一信号控制端S1、第二信号控制端S2和第一节点P1连接，所述输入模块10用于在所述第一信号控制端S1和所述第二信号控制端S2的控制下向所述第一节点P1提供电平信号；
所述输出模块20分别与第一电源端V1、第二电源端V2、所述第一节点P1以及输出端OUT连接，所述输出模块20用于在所述第一节点P1的电平信号控制下向所述输出端OUT提供所述第一电源端V1或所述第二电源端V2的信号。
具体地，在工作过程中，输入模块10用于在所述第一信号控制端S1和所述第二信号控制端S2的控制下向所述第一节点P1提供电平信号，第一节点P1的电平信号可以为高电平或低电平，接着输出模块20在所述第一节点P1的电平信号控制下向所述输出端OUT提供所述第一电源端V1或所述第二电源端V2的信号，其中所述第一电源端V1的信号为高电平和低电平中的一者，所述第二电源端V2的信号为高电平和低电平中的另一者。在实际使用时，时序控制器与第一信号控制端S1以及第二信号控制端S2连接，而栅极驱动芯片与输出端OUT连接，再设置第一电源端V1和第二电源端V2的电平大小，则时序控制器通过输出端OUT向栅极驱动芯片输入准确的控制信号，从而解决时序控制器不能与不同的栅极驱动芯片直接匹配使用的问题。
请参阅图2，图2为本申请提供的驱动电路100的第二结构示意图。所述输入模块10包括第一晶体管T1和第二晶体管T2，其中，所述第一晶体管T1的栅极与所述第一信号控制端S1连接，所述第一晶体管T1的源极和漏极中的一者与所述第二信号控制端S2连接，所述第一晶体管T1的源极和漏极中的另一者与所述第一节点P1连接；所述第二晶体管T2的栅极与所述第一信号控制端S1连接，所述第二晶体管T2的源极和漏极中的一者与所述第二信号控制端S2连接，所述第二晶体管T2的源极和漏极中的另一者与所述第一节点P1连接；所述第一晶体管T1为P型晶体管和N型晶体管中的一者，所述第二晶体管T2为P型晶体管和N型晶体管中的另一者。
也即是，所述第一晶体管T1为P型晶体管和N型晶体管中的一者，所述第二晶体管T2为P型晶体管和N型晶体管中的另一者，所述第一晶体管T1和所述第二晶体管T2采用不同类型的晶体管，在所述第一信号控制端S1和所述第二信号控制端S2的控制下能交替地向所述第一节点P1输出不同电平的信号。同时所述第一晶体管T1和所述第二晶体管T2交替导通而不是持续工作，可以提高晶体管的寿命。
在一些实施例中，所述输出模块20包括第三晶体管T3和第四晶体管T4，所述第三晶体管T3的栅极与所述第一节点P1连接，所述第三晶体管T3的源极和漏极中的一者与所述第一电源端V1连接，所述第三晶体管T3的源极和漏极中的另一者与所述输出端OUT连接；所述第四晶体管T4的栅极与所述第一节点P1连接，所述第四晶体管T4的源极和漏极中的一者与所述第二电源端V2连接，所述第四晶体管T4的源极和漏极中的另一者与所述输出端OUT连接；所述第三晶体管T3为P型晶体管和N型晶体管中的一者，所述第四晶体管T4为P型晶体管和N型晶体管中的另一者。
也即是，所述第三晶体管T3为P型晶体管和N型晶体管中的一者，所述第四晶体管T4为P型晶体管和N型晶体管中的另一者，所述第三晶体管T3和所述第四晶体管T4采用不同类型的晶体管，根据所述第一节点P1的电平信号的高低而导通所述第三晶体管T3或所述第四晶体管T4，从而向所述输出端OUT提供所述第一电源端V1或所述第二电源端V2的信号。同时所述第三晶体管T3和所述第四晶体管T4交替导通而不是持续工作，可以提高晶体管的寿命。
具体地，在本实施例中，所述第一晶体管T1为N型晶体管，所述第二晶体管T2为P型晶体管，所述第三晶体管T3为P型晶体管，所述第四晶体管T4为N型晶体管。其中所述第一电源端V1接入高电平信号，所述第二电源端V2接入低电平信号。
在本实施例中，具体的工作过程如下：当所述第一信号控制端S1和所述第二信号控制端S2的信号均为高电平信号时，则第一晶体管T1导通，第二晶体管T2关闭，第一晶体管T1将所述第二信号控制端S2的高电平信号输送至第一节点P1，第一节点P1使得第四晶体管T4导通，第四晶体管T4将第二电源端V2的低电平信号输送至输出端OUT；当所述第一信号控制端S1和所述第二信号控制端S2的信号均为低电平信号时，则第一晶体管T1关闭，第二晶体管T2导通，第二晶体管T2将所述第二信号控制端S2的低电平信号输送至第一节点P1，第一节点P1使得第三晶体管T3导通，第三晶体管T3将第一电源端V1的高电平信号输送至输出端OUT；当所述第一信号控制端S1的信号为高电平信号，所述第二信号控制端S2的信号为低电平信号时，则第一晶体管T1导通，第二晶体管T2关闭，第一晶体管T1将所述第二信号控制端S2的低电平信号输送至第一节点P1，第一节点P1使得第三晶体管T3导通，第三晶体管T3将第一电源端V1的高电平信号输送至输出端OUT；当所述第一信号控制端S1的信号为低电平信号，所述第二信号控制端S2的信号为高电平信号时，所述第一信号控制端S1的信号均为低电平信号，所述第二信号控制端S2的信号为高电平信号时，则第一晶体管T1关闭，第二晶体管T2导通，第二晶体管T2将所述第二信号控制端S2的高电平信号输送至第一节点P1，第一节点P1使得第四晶体管T4导通，第四晶体管T4将第二电源端V2的低电平信号输送至输出端OUT。
请参阅图3，图3为本申请提供的显示装置的示意图。本申请实施例还提供一种显示装置1000，其包括如上述所述的驱动电路100。
所述显示装置1000还包括时序控制器200和栅极驱动芯片300，所述时序控制器200与所述驱动电路100的第一信号控制端S1和第二信号控制端S2连接，所述栅极驱动芯片300与所述驱动电路100的所述输出端OUT连接。
本申请的时序控制器200通过输出端OUT向栅极驱动芯片300输入准确的控制信号，从而解决时序控制器不能与不同的栅极驱动芯片直接匹配使用的问题。
该显示装置解决问题的原理与前述驱动电路100相似，因此该显示装置的实施和有益效果可以参见前述驱动电路100的描述，重复之处在此不再赘述。
请参阅图4，图4为本申请提供的驱动电路100的第三结构示意图。在本申请的其他实施例中，所述第一晶体管T1为P型晶体管，所述第二晶体管T2为N型晶体管，所述第三晶体管T3为P型晶体管，所述第四晶体管T4为N型晶体管。
请参阅图5，图5为本申请提供的驱动电路100的第四结构示意图。在本申请的其他实施例中，所述第一晶体管T1为P型晶体管，所述第二晶体管T2为N型晶体管，所述第三晶体管T3为N型晶体管，所述第四晶体管T4为P型晶体管。
请参阅图6，图6为本申请提供的驱动电路100的第五结构示意图。在本申请的其他实施例中，所述第一晶体管T1为N型晶体管，所述第二晶体管T2为P型晶体管，所述第三晶体管T3为N型晶体管，所述第四晶体管T4为P型晶体管。
请参阅图7，图7为本申请提供的驱动电路100的第六结构示意图。本实施例与图1所提供的驱动电路100不同的是：在本申请一些实施例中，所述输入模块10还包括：第五晶体管T5和第六晶体管T6，所述第五晶体管T5的栅极与第二节点P2连接，所述第五晶体管T5的源极和漏极中的一者与第三电源端V3连接，所述第一晶体管T1的源极和漏极中的另一者与所述第一节点P1连接；所述第六晶体管T6的栅极与所述第二节点P2连接，所述第六晶体管T6的源极和漏极中的一者与第四电源端V4连接，所述第二晶体管T2的源极和漏极中的另一者与所述第一节点P1连接；所述第一晶体管T1的源极和漏极中的另一者与所述第二节点P2连接，所述第五晶体管T5为P型晶体管和N型晶体管中的一者，所述第六晶体管T6为P型晶体管和N型晶体管中的另一者。
也即是，所述第五晶体管T5为P型晶体管和N型晶体管中的一者，所述第六晶体管T6为P型晶体管和N型晶体管中的另一者，所述第五晶体管T5和所述第六晶体管T6采用不同类型的晶体管，根据所述第二节点P2的电平信号的高低而导通所述第五晶体管T5或所述第六晶体管T6，从而可以向第一节点P1交替输出不同的电平信号。同时所述第五晶体管T5和所述第六晶体管T6交替导通而不是持续工作，可以提高晶体管的寿命。
具体地，在本实施例中，所述第五晶体管T5为N型晶体管，所述第六晶体管T6为P型晶体管。所述第一电源端V1和所述第三电源端V3的信号为高电平信号，所述第二电源端V2和所述第四电源端V4的信号为低电平信号。
在本实施例中，具体的工作过程如下：当所述第一信号控制端S1和所述第二信号控制端S2的信号均为高电平信号时，则第一晶体管T1导通，第二晶体管T2关闭，第一晶体管T1将所述第二信号控制端S2的高电平信号输送至第二节点P2，第二节点P2使得第六晶体管T6导通，第六晶体管T6将所述第四电源端V4的低电平信号输送至第一节点P1，第一节点P1使得第三晶体管T3导通，第三晶体管T3将第一电源端V1的高电平信号输送至输出端OUT；当所述第一信号控制端S1和所述第二信号控制端S2的信号均为低电平信号时，则第一晶体管T1关闭，第二晶体管T2导通，第二晶体管T2将所述第二信号控制端S2的低电平信号输送至第一节点P1，第一节点P1使得第三晶体管T3导通，第三晶体管T3将第一电源端V1的高电平信号输送至输出端OUT；当所述第一信号控制端S1的信号为高电平信号，所述第二信号控制端S2的信号为低电平信号时，则第一晶体管T1导通，第二晶体管T2关闭，第一晶体管T1将所述第二信号控制端S2的低电平信号输送至第二节点P2，第二节点P2使得第五晶体管T5导通，第五晶体管T5将所述第三电源端V3的高电平信号输送至第一节点P1，第一节点P1使得第四晶体管T4导通，第四晶体管T4将第二电源端V2的低电平信号输送至输出端OUT；当所述第一信号控制端S1的信号为低电平信号，所述第二信号控制端S2的信号为高电平信号时，则第一晶体管T1关闭，第二晶体管T2导通，第二晶体管T2将所述第二信号控制端S2的高电平信号输送至第一节点P1，第一节点P1使得第四晶体管T4导通，第四晶体管T4将第二电源端V2的低电平信号输送至输出端OUT。
请参阅图8，图8为本申请提供的驱动电路100的第七结构示意图。在一些实施例中，所述第一电源端V1和所述第三电源端V3为同一电源端；所述第二电源端V2和所述第四电源端V4为同一电源端。
请参阅图9，图9为本申请提供的驱动电路100的第八结构示意图。在本申请的其他实施例中，所述第五晶体管T5为P型晶体管，所述第六晶体管T6为N型晶体管。
在本申请的其他实施例中，所述第一电源端V1和所述第三电源端V3的信号为低电平信号，所述第二电源端V2和所述第四电源端V4的信号为高电平信号。所述第一电源端V1和所述第三电源端V3为同一电源端；所述第二电源端V2和所述第四电源端V4为同一电源端。
请参阅图10，图10为本申请提供的驱动电路100的第九结构示意图。在本申请的其他实施例中，所述第一电源端V1和所述第四电源端V4的信号为低电平信号，所述第二电源端V2和所述第三电源端V3的信号为高电平信号。所述第一电源端V1和所述第四电源端V4为同一电源端；所述第二电源端V2和所述第三电源端V3为同一电源端。
在本申请的其他实施例中，所述第一电源端V1和所述第四电源端V4的信号为高电平信号，所述第二电源端V2和所述第三电源端V3的信号为低电平信号。在本申请一些实施例中，所述第一电源端V1和所述第四电源端V4为同一电源端；所述第二电源端V2和所述第三电源端V3为同一电源端。
请参阅图11，图11为本申请提供的驱动电路100的第十结构示意图。本实施例与图7所提供的驱动电路100不同的是：所述输出模块20还包括：第七晶体管T7和第八晶体管T8，所述第七晶体管T7的栅极与第三节点P3连接，所述第七晶体管T7的源极和漏极中的一者与第四节点P4连接，所述第一晶体管T1的源极和漏极中的另一者与所述输出端OUT连接；所述第八晶体管T8的栅极与所述第三节点P3连接，所述第六晶体管T6的源极和漏极中的一者与所述第四节点P4连接，所述第二晶体管T2的源极和漏极中的另一者与所述输出端OUT连接；所述第三晶体管T3的源极和漏极中的另一者与所述第四节点P4连接，所述第四晶体管T4的源极和漏极中的另一者与所述第四节点P4连接；所述第一信号控制端S1与所述第三节点P3连接，所述第七晶体管T7为P型晶体管和N型晶体管中的一者，所述第八晶体管T8为P型晶体管和N型晶体管中的另一者。
也即是，在本实施例中，所述第七晶体管T7和所述第八晶体管T8连接在所述第四节点P4与所述输出端OUT之间，所述第七晶体管T7为P型晶体管和N型晶体管中的一者，所述第八晶体管T8为P型晶体管和N型晶体管中的另一者，利用所述第一信号控制端S1通过所述第一信号控制端S1控制所述第七晶体管T7和所述第八晶体管T8中的一个导通，从而向输出端OUT提供所述第一电源端V1或所述第二电源端V2的信号。
具体地，所述第七晶体管T7为P型晶体管，所述第八晶体管T8为N型晶体管。所述第一电源端V1和所述第三电源端V3的信号为高电平信号，所述第二电源端V2和所述第四电源端V4的信号为低电平信号。
在本实施例中，具体的工作过程如下：当所述第一信号控制端S1和所述第二信号控制端S2的信号均为高电平信号时，则第一晶体管T1导通，第二晶体管T2关闭，第七晶体管T7关闭，第八晶体管T8导通，第一晶体管T1将所述第二信号控制端S2的高电平信号输送至第二节点P2，第二节点P2使得第六晶体管T6导通，第六晶体管T6将所述第四电源端V4的低电平信号输送至第一节点P1，第一节点P1使得第三晶体管T3导通，第三晶体管T3将第一电源端V1的高电平信号输送至第四节点P4，第八晶体管T8将第一电源端V1的高电平信号输送至输出端OUT；
当所述第一信号控制端S1和所述第二信号控制端S2的信号均为低电平信号时，则第一晶体管T1关闭，第二晶体管T2导通，第七晶体管T7导通，第八晶体管T8关闭，第二晶体管T2将所述第二信号控制端S2的低电平信号输送至第一节点P1，第一节点P1使得第三晶体管T3导通，第三晶体管T3将第一电源端V1的高电平信号输送至第四节点P4，第七晶体管T7将第一电源端V1的高电平信号输送至输出端OUT；
当所述第一信号控制端S1的信号为高电平信号，所述第二信号控制端S2的信号为低电平信号时，则第一晶体管T1导通，第二晶体管T2关闭，第七晶体管T7关闭，第八晶体管T8导通，第一晶体管T1将所述第二信号控制端S2的低电平信号输送至第二节点P2，第二节点P2使得第五晶体管T5导通，第五晶体管T5将所述第三电源端V3的高电平信号输送至第一节点P1，第一节点P1使得第四晶体管T4导通，第四晶体管T4将第二电源端V2的低电平信号输送至第四节点P4，第八晶体管T8将第二电源端V2的低电平信号输送至输出端OUT；
当所述第一信号控制端S1的信号为低电平信号，所述第二信号控制端S2的信号为高电平信号时，则第一晶体管T1关闭，第二晶体管T2导通，第七晶体管T7导通，第八晶体管T8关闭，第二晶体管T2将所述第二信号控制端S2的高电平信号输送至第一节点P1，第一节点P1使得第四晶体管T4导通，第四晶体管T4将第二电源端V2的低电平信号输送至第四节点P4，第七晶体管T7将第二电源端V2的低电平信号输送至输出端OUT。
请参阅图12，图12为本申请提供的驱动电路100的第十一结构示意图。在本申请的其他实施例中，所述第七晶体管T7为N型晶体管，所述第八晶体管T8为P型晶体管。
请参阅图13，图13为本申请提供的驱动电路100的第十二结构示意图。本实施例与图7所提供的驱动电路100不同的是：所述输出模块20还包括：第七晶体管T7和第八晶体管T8，所述第七晶体管T7的栅极与第三节点P3连接，所述第七晶体管T7的源极和漏极中的一者与第四节点P4连接，所述第一晶体管T1的源极和漏极中的另一者与所述输出端OUT连接；所述第八晶体管T8的栅极与所述第三节点P3连接，所述第六晶体管T6的源极和漏极中的一者与所述第四节点P4连接，所述第二晶体管T2的源极和漏极中的另一者与所述输出端OUT连接；所述第三晶体管T3的源极和漏极中的另一者与所述第四节点P4连接，所述第四晶体管T4的源极和漏极中的另一者与所述第四节点P4连接；所述第二信号控制端S2与所述第三节点P3连接，所述第七晶体管T7为P型晶体管和N型晶体管中的一者，所述第八晶体管T8为P型晶体管和N型晶体管中的另一者。
也即是，在本实施例中，所述第七晶体管T7和所述第八晶体管T8连接在所述第四节点P4与所述输出端OUT之间，所述第七晶体管T7为P型晶体管和N型晶体管中的一者，所述第八晶体管T8为P型晶体管和N型晶体管中的另一者，利用所述第二信号控制端S2通过所述第一信号控制端S1控制所述第七晶体管T7和所述第八晶体管T8中的一个导通，从而向输出端OUT提供所述第一电源端V1或所述第二电源端V2的信号。
具体地，所述第七晶体管T7为P型晶体管，所述第八晶体管T8为N型晶体管。所述第一电源端V1和所述第三电源端V3的信号为高电平信号，所述第二电源端V2和所述第四电源端V4的信号为低电平信号。
在本实施例中，具体的工作过程如下：当所述第一信号控制端S1和所述第二信号控制端S2的信号均为高电平信号时，则第一晶体管T1导通，第二晶体管T2关闭，第七晶体管T7关闭，第八晶体管T8导通，第一晶体管T1将所述第二信号控制端S2的高电平信号输送至第二节点P2，第二节点P2使得第六晶体管T6导通，第六晶体管T6将所述第四电源端V4的低电平信号输送至第一节点P1，第一节点P1使得第三晶体管T3导通，第三晶体管T3将第一电源端V1的高电平信号输送至第四节点P4，第八晶体管T8将第一电源端V1的高电平信号输送至输出端OUT；
当所述第一信号控制端S1和所述第二信号控制端S2的信号均为低电平信号时，则第一晶体管T1关闭，第二晶体管T2导通，第七晶体管T7导通，第八晶体管T8关闭，第二晶体管T2将所述第二信号控制端S2的低电平信号输送至第一节点P1，第一节点P1使得第三晶体管T3导通，第三晶体管T3将第一电源端V1的高电平信号输送至第四节点P4，第七晶体管T7将第一电源端V1的高电平信号输送至输出端OUT；
当所述第一信号控制端S1的信号为高电平信号，所述第二信号控制端S2的信号为低电平信号时，则第一晶体管T1导通，第二晶体管T2关闭，第七晶体管T7导通，第八晶体管T8关闭，第一晶体管T1将所述第二信号控制端S2的低电平信号输送至第二节点P2，第二节点P2使得第五晶体管T5导通，第五晶体管T5将所述第三电源端V3的高电平信号输送至第一节点P1，第一节点P1使得第四晶体管T4导通，第四晶体管T4将第二电源端V2的低电平信号输送至第四节点P4，第七晶体管T7将第二电源端V2的低电平信号输送至输出端OUT；
当所述第一信号控制端S1的信号为低电平信号，所述第二信号控制端S2的信号为高电平信号时，则第一晶体管T1关闭，第二晶体管T2导通，第七晶体管T7关闭，第八晶体管T8导通，第二晶体管T2将所述第二信号控制端S2的高电平信号输送至第一节点P1，第一节点P1使得第四晶体管T4导通，第四晶体管T4将第二电源端V2的低电平信号输送至第四节点P4，第八晶体管T8将第二电源端V2的低电平信号输送至输出端OUT。
请参阅图14，图14为本申请提供的驱动电路100的第十三结构示意图。在本申请的其他实施例中，所述第七晶体管T7为N型晶体管，所述第八晶体管T8为P型晶体管。
以上对本申请实施例所提供的一种驱动电路及显示装置进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上，本说明书内容不应理解为对本申请的限制。

Claims (10)

1.一种驱动电路，其特征在于，包括：
输入模块，所述输入模块分别与第一信号控制端、第二信号控制端和第一节点连接，所述输入模块用于在所述第一信号控制端和所述第二信号控制端的控制下向所述第一节点提供电平信号；
输出模块，所述输出模块分别与第一电源端、第二电源端、所述第一节点以及输出端连接，所述输出模块用于在所述第一节点的电平信号控制下向所述输出端提供所述第一电源端或所述第二电源端的信号。
2.根据权利要求1所述的驱动电路，其特征在于，所述输入模块包括：
第一晶体管，所述第一晶体管的栅极与所述第一信号控制端连接，所述第一晶体管的源极和漏极中的一者与所述第二信号控制端连接，所述第一晶体管的源极和漏极中的另一者与所述第一节点连接；
第二晶体管，所述第二晶体管的栅极与所述第一信号控制端连接，所述第二晶体管的源极和漏极中的一者与所述第二信号控制端连接，所述第二晶体管的源极和漏极中的另一者与所述第一节点连接；
所述第一晶体管为P型晶体管和N型晶体管中的一者，所述第二晶体管为P型晶体管和N型晶体管中的另一者。
3.根据权利要求1所述的驱动电路，其特征在于，所述输出模块包括：
第三晶体管，所述第三晶体管的栅极与所述第一节点连接，所述第三晶体管的源极和漏极中的一者与所述第一电源端连接，所述第三晶体管的源极和漏极中的另一者与所述输出端连接；
第四晶体管，所述第四晶体管的栅极与所述第一节点连接，所述第四晶体管的源极和漏极中的一者与所述第二电源端连接，所述第四晶体管的源极和漏极中的另一者与所述输出端连接；
所述第三晶体管为P型晶体管和N型晶体管中的一者，所述第四晶体管为P型晶体管和N型晶体管中的另一者。
4.根据权利要求2所述的驱动电路，其特征在于，所述输入模块还包括：
第五晶体管，所述第五晶体管的栅极与第二节点连接，所述第五晶体管的源极和漏极中的一者与第三电源端连接，所述第一晶体管的源极和漏极中的另一者与所述第一节点连接；
第六晶体管，所述第六晶体管的栅极与所述第二节点连接，所述第六晶体管的源极和漏极中的一者与第四电源端连接，所述第二晶体管的源极和漏极中的另一者与所述第一节点连接；
所述第一晶体管的源极和漏极中的另一者与所述第二节点连接，所述第五晶体管为P型晶体管和N型晶体管中的一者，所述第六晶体管为P型晶体管和N型晶体管中的另一者。
5.根据权利要求3所述的驱动电路，其特征在于，所述输出模块还包括：
第七晶体管，所述第七晶体管的栅极与第三节点连接，所述第七晶体管的源极和漏极中的一者与第四节点连接，所述第一晶体管的源极和漏极中的另一者与所述输出端连接；
第八晶体管，所述第八晶体管的栅极与所述第三节点连接，所述第六晶体管的源极和漏极中的一者与所述第四节点连接，所述第二晶体管的源极和漏极中的另一者与所述输出端连接；
所述第三晶体管的源极和漏极中的另一者与所述第四节点连接，所述第四晶体管的源极和漏极中的另一者与所述第四节点连接；
所述第一信号控制端与所述第三节点连接，所述第七晶体管为P型晶体管和N型晶体管中的一者，所述第八晶体管为P型晶体管和N型晶体管中的另一者。
6.根据权利要求3所述的驱动电路，其特征在于，所述输出模块还包括：
第七晶体管，所述第七晶体管的栅极与第三节点连接，所述第七晶体管的源极和漏极中的一者与第四节点连接，所述第一晶体管的源极和漏极中的另一者与所述输出端连接；
第八晶体管，所述第八晶体管的栅极与所述第三节点连接，所述第六晶体管的源极和漏极中的一者与所述第四节点连接，所述第二晶体管的源极和漏极中的另一者与所述输出端连接；
所述第三晶体管的源极和漏极中的另一者与所述第四节点连接，所述第四晶体管的源极和漏极中的另一者与所述第四节点连接；
所述第二信号控制端与所述第三节点连接，所述第七晶体管为P型晶体管和N型晶体管中的一者，所述第八晶体管为P型晶体管和N型晶体管中的另一者。
7.根据权利要求4所述的驱动电路，其特征在于，所述第一电源端和所述第三电源端为同一电源端；所述第二电源端和所述第四电源端为同一电源端。
8.根据权利要求4所述的驱动电路，其特征在于，所述第一电源端和所述第四电源端为同一电源端；所述第二电源端和所述第三电源端为同一电源端。
9.一种显示装置，其特征在于，包括如权利要求1至8任一所述的驱动电路。
10.根据权利要求9所述的显示装置，其特征在于，所述显示装置还包括：
时序控制器，所述时序控制器与所述驱动电路的第一信号控制端和第二信号控制端连接，
栅极驱动芯片，所述栅极驱动芯片与所述驱动电路的输出端连接。
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