CN110767176A - 驱动电路及显示面板 - Google Patents

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Abstract

本申请实施例提供驱动电路及显示面板，该驱动电路包括输入模块、控制模块以及输出模块，输入模块用于根据起始信号以及第一时钟信号，输出信号至第一节点，并根据第一时钟信号调整第一节点的电位；控制模块用于根据起始信号、第一时钟信号、第二时钟信号、恒压高电平信号以及恒压低电平信号，输出信号至第二节点以及控制第一节点的电位；以及输出模块用于根据第一节点的电位、第二节点的电位、恒压高电平信号以及恒压低电平信号输出扫描信号。本申请实施例提供的驱动电路及显示面板，采用较为简单的电路设计输出正压脉冲波形信号，且可以提高正压脉冲波形信号级传功能的稳定性。

Description

驱动电路及显示面板
技术领域
本申请涉及显示技术领域，具体涉及一种驱动电路及显示面板。
背景技术
GOA(英文全称：Gate Driver on Array，中文全称：集成栅极驱动电路)技术将栅极驱动电路集成在显示面板上，从而可以省掉栅极驱动集成电路部分，以从材料成本和制作工艺两方面降低产品成本。
随着显示面板的发展，人们追求更大屏幕，更高的分辨率，更刺激的视觉效果，这无疑对显示面板的制程、材料以及工艺提出了更高的要求。在液晶显示面板或发光二极管显示面板的面板良率筛选中，GOA驱动电路的工作状态是重点关注的项目，对整个产品的产出有非常重要的影响。然而，现有的驱动电路存在正压脉冲信号级传功能不稳定的缺陷。
发明内容
本申请实施例的目的在于提供一种驱动电路及显示面板，能够解决现有的驱动电路存在正压脉冲讯号级传功能不稳定的缺陷的技术问题。
本申请实施例提供一种驱动电路，包括：
输入模块，所述输入模块接入起始信号、第一时钟信号以及第二时钟信号，并电性连接于第一节点，所述输入模块用于根据所述起始信号以及所述第一时钟信号，输出信号至所述第一节点，并根据所述第一时钟信号调整所述第一节点的电位；
控制模块，所述控制模块接入所述起始信号、所述第一时钟信号、所述第二时钟信号、恒压高电平信号以及恒压低电平信号，并电性连接于第二节点以及所述第一节点，所述控制模块用于根据所述起始信号、所述第一时钟信号、所述第二时钟信号、所述恒压高电平信号以及所述恒压低电平信号，输出信号至所述第二节点以及控制所述第一节点的电位；以及
输出模块，所述输出模块接入所述恒压高电平信号以及所述恒压低电平信号，并电性连接于所述第一节点以及所述第二节点，所述输出模块用于根据所述第一节点的电位、所述第二节点的电位、所述恒压高电平信号以及所述恒压低电平信号输出扫描信号。
在本申请所述的驱动电路中，所述输出模块包括：第一晶体管、第二晶体管以及第二电容；
所述第一晶体管的栅极电性连接于所述第一节点，所述第一晶体管的源极电性连接于所述恒压低电平信号，所述第一晶体管的漏极电性连接于扫描信号输出端；
所述第二晶体管的栅极电性连接于所述第二节点，所述第二晶体管的源极电性连接于所述恒压高电平信号，所述第二晶体管的漏极端电性连接于所述扫描信号输出端；
所述第二电容的一端与所述第二节点电性连接，所述第二电容的另一端电性连接于所述恒压高电平信号。
在本申请所述的驱动电路中，所述输入模块包括：第十二晶体管以及第一电容；
所述第十二晶体管的栅极电性连接于所述第二时钟信号，所述第十二晶体管的源极电性连接于所述起始信号，所述第十二晶体管的漏极电性连接于所述第一节点；
所述第一电容的一端电性连接于所述第一时钟信号，所述第一电容的另一端电性连接于所述第一节点。
在本申请所述的驱动电路中，所述第十二晶体管与所述第一节点之间还设置有一第三晶体管；
所述第三晶体管的栅极电性连接于所述恒压低电平信号，所述第三晶体管的源极与所述第十二晶体管的漏极电性连接，所述第三晶体管的漏极与所述第一节点电性连接。
在本申请所述的驱动电路中，所述第三晶体管为P型晶体管，所述第三晶体管在所述恒压低电平信号的控制下保持常开。
在本申请所述的驱动电路中，所述控制模块包括：第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第十晶体管、第十一晶体管以及第三电容；
所述第十一晶体管栅极电性连接于所述起始信号，所述第十一晶体管的源极以及所述第十晶体管的栅极均电性连接于所述第二时钟信号，所述第十一晶体管的漏极与所述第十晶体管的漏极均电性连接于第三节点，所述第十晶体管的源极电性连接于所述恒压低电平信号；
所述第八晶体管的栅极电性连接于所述第三节点，所述第八晶体管的源极电性连接于所述第一时钟信号，所述第八晶体管的漏极电性连接于第四节点，所述第七晶体管的栅极以及所述第七晶体管的源极均电性连接于所述第四节点；
所述第七晶体管的漏极、所述第六晶体管的栅极以及所述第四晶体管的漏极均电性连接于所述第二节点，所述第六晶体管的源极以及所述第四晶体管的源极均电性连接于所述恒压高电平信号，所述第五晶体管的源极与所述第六晶体管的漏极电性连接，所述第五晶体管的栅极电性连接于所述第一时钟信号，所述第四晶体管的栅极以及所述第五晶体管的漏极均电性连接于所述第一节点；
所述第三电容的一端与所述第三节点电性连接，所述第三电容的另一端与所述第四节点电性连接。
在本申请所述的驱动电路中，所述第十晶体管的漏极与所述第三节点之间还设置有一第九晶体管；
所述第九晶体管的栅极电性连接于所述恒压低电平信号，所述第九晶体管的源极与所述第十晶体管的漏极电性连接，所述第九晶体管的漏极与所述第三节点电性连接。
在本申请所述的驱动电路中，所述第九晶体管为P型晶体管，所述第九晶体管在所述恒压低电平信号的控制下保持常开。
在本申请所述的驱动电路中，所述第四晶体管、所述第五晶体管、所述第六晶体管、所述第七晶体管、所述第八晶体管、所述第十晶体管以及所述第十一晶体管均为P型晶体管。
本申请实施例还提供一种显示面板，包括以上所述的驱动电路。
本申请实施例提供的驱动电路及显示面板，采用较为简单的电路设计输出正压脉冲波形信号，且可以提高正压脉冲波形信号级传功能的稳定性。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的驱动电路的结构示意图；
图2为本申请实施例提供的驱动电路的时序示意图；
图3-图4为本申请实施例提供的驱动电路的第一阶段流程示意图；
图5-图6为本申请实施例提供的驱动电路的第二阶段流程示意图；
图7-图8为本申请实施例提供的驱动电路的第三阶段流程示意图；
图9-图10为本申请实施例提供的驱动电路的第四阶段流程示意图；
图11-图12为本申请实施例提供的驱动电路的第五阶段流程示意图；以及
图13-图14为本申请实施例提供的驱动电路的第六阶段流程示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请所有实施例中采用的晶体管可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本申请实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、输出端为漏极。此外本申请实施例所采用的晶体管均为P型晶体管，其中，P型晶体管为在栅极为低电平时导通，在栅极为高电平时截止。
请参阅图1，图1为本申请实施例提供的驱动电路的结构示意图。如图1所示，本申请实施例提供的驱动电路包括输入模块100、控制模块300以及输出模块200。本申请实施例提供的驱动电路，采用较为简单的电路设计输出正压脉冲波形信号，且可以提高正压脉冲波形信号级传功能的稳定性。
其中，该输入模块100接入起始信号EM(STV)、第一时钟信号CK以及第二时钟信号XCK，并电性连接于第一节点，输入模块100用于根据起始信号EM(STV)以及第一时钟信号CK，输出信号至第一节点Q，并根据第一时钟信号CK调整第一节点Q的电位。
其中，该控制模块300接入起始信号EM(STV)、第一时钟信号CK、第二时钟信号XCK、恒压高电平信号VGH以及恒压低电平信号VGL，并电性连接于第二节点P以及第一节点Q，控制模块200用于根据起始信号EM(STV)、第一时钟信号CK、第二时钟信号XCK、恒压高电平信号VGH以及恒压低电平信号VGL，输出信号至第二节点P以及控制第一节点Q的电位。
其中，该输出模块200接入恒压高电平信号VGH以及恒压低电平信号VGL，并电性连接于第一节点Q以及第二节点P，输出模块300用于根据第一节点Q的电位、第二节点P的电位、恒压高电平信号VGH以及恒压低电平信号VGL输出扫描信号EM(OUT)。
具体的，该输出模块200包括：第一晶体管T1、第二晶体管T2以及第二电容C2。第一晶体管T1的栅极电性连接于第一节点Q，第一晶体管T1的源极电性连接于恒压低电平信号VGL，第一晶体管T1的漏极电性连接于扫描信号EM(OUT)输出端；第二晶体管T2的栅极电性连接于第二节点P，第二晶体管T2的源极电性连接于恒压高电平信号VGH，第二晶体管T2的漏极端电性连接于扫描信号EM(OUT)输出端；第二电容C2的一端与第二节点P电性连接，第二电容C2的另一端电性连接于恒压高电平信号VGH。
具体的，该输入模块100包括：第十二晶体管T12以及第一电容C1。第十二晶体管T12的栅极电性连接于第二时钟信号XCK，第十二晶体管T12的源极电性连接于起始信号EM(STV)，第十二晶体管T12的漏极电性连接于第一节点Q；第一电容C1的一端电性连接于第一时钟信号CK，第一电容C1的另一端电性连接于第一节点Q。
在一些实施方式中，第十二晶体管T12与第一节点Q之间还设置有一第三晶体管T3。第三晶体管T3的栅极电性连接于恒压低电平信号VGL，第三晶体管T3的源极与第十二晶体管T12的漏极电性连接，第三晶体管T3的漏极与第一节点Q电性连接。其中，第三晶体管T3为P型晶体管，第三晶体管T3在恒压低电平信号VGL的控制下保持常开。需要说明的是，此处增加第三晶体管T3可对整个驱动电路起到保护作用。
具体的，该控制模块300包括：第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第十晶体管T10、第十一晶体管T11以及第三电容C3。其中，第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第十晶体管T10以及第十一晶体管T11均为P型晶体管。
第十一晶体管T11栅极电性连接于起始信号EM(STV)，第十一晶体管T11的源极以及第十晶体管T10的栅极均电性连接于第二时钟信号XCK，第十一晶体管T11的漏极与第十晶体管T10的漏极均电性连接于第三节点B，第十晶体管T10的源极电性连接于恒压低电平信号VGL；第八晶体管T8的栅极电性连接于第三节点B，第八晶体管T8的源极电性连接于第一时钟信号CK，第八晶体管T8的漏极电性连接于第四节点A，第七晶体管T7的栅极以及第七晶体管T7的源极均电性连接于第四节点A；第七晶体管T7的漏极、第六晶体管T6的栅极以及第四晶体管T4的漏极均电性连接于第二节点P，第六晶体管T6的源极以及第四晶体管T4的源极均电性连接于恒压高电平信号VGH，第五晶体管T5的源极与第六晶体管T6的漏极电性连接，第五晶体管T5的栅极电性连接于第一时钟信号CK，第四晶体管T4的栅极以及第五晶体管T5的漏极均电性连接于第一节点Q；第三电容C3的一端与第三节点B电性连接，第三电容C3的另一端与第四节点A电性连接。
在一些实施方式中，第十晶体管T10的漏极与第三节点B之间还设置有一第九晶体管T9；第九晶体管T9的栅极电性连接于恒压低电平信号VGL，第九晶体管T9的源极与第十晶体管T10的漏极电性连接，第九晶体管T9的漏极与第三节点B电性连接。其中，第九晶体管T9为P型晶体管，第九晶体管T9在恒压低电平信号VGL的控制下保持常开。需要说明的是，此处增加第九晶体管T9同样可对整个驱动电路起到保护作用。
进一步的，在本申请实施例中，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11以及第十二晶体管T12均为低温多晶硅薄膜晶体管、氧化物半导体薄膜晶体管或非晶硅薄膜晶体管。本申请实施例提供的驱动电路中的晶体管为同一种类型的晶体管，从而避免不同类型的晶体管之间的差异性对驱动电路造成的影响。
下面对该驱动电路的具体工作流程进行描述，其中，图2为本申请实施例提供的驱动电路的时序示意图。第一时钟信号CK与第二时钟信号XCK为反相信号。该驱动电路的具体工作流程包括：
在第一阶段a，请同时参照图3以及图4，图3-图4为本申请实施例提供的驱动电路的第一阶段流程示意图。第一时钟信号CK为高电平，第二时钟信号XCK为低电平，起始信号EM(STV)为高电平；第十一晶体管T11、第七晶体管T7、第六晶体管T6、第一晶体管T1、第二晶体管T2第五晶体管T5以及第四晶体管T4关闭，通过第三节点B以及第四节点A对第三电容C3充电，扫描信号输出端输出的扫描信号EM(OUT)为低电平。
在第二阶段b，请同时参照图5以及图6，图5-图6为本申请实施例提供的驱动电路的第二阶段流程示意图。第二时钟信号XCK为高电平，第一时钟信号CK为低电平，起始信号EM(STV)为高电平；第一晶体管T1、第四晶体管T4、第十晶体管T10、第十一晶体管T11、第十二晶体管T12关闭，由于第一时钟信号CK的低电平通过第八晶体管T8以及第七晶体管T7进入第二节点P，使第二晶体管T2打开，并使得该第二电容C2充电，扫描信号输出端输出的扫描信号EM(OUT)为高电平。
在第三阶段c，请同时参照图7以及图8，图7-图8为本申请实施例提供的驱动电路的第三阶段流程示意图。第一时钟信号CK为高电平，第二时钟信号XCK为低电平，起始信号EM(STV)为高电平；第一晶体管T1、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第十一晶体管T11关闭，在第二电容C2的作用下，第二节点P位于低电位，扫描信号输出端输出的扫描信号EM(OUT)维持高电平。
在第四阶段d，请同时参照图9以及图10，图9-图10为本申请实施例提供的驱动电路的第四阶段流程示意图。第二时钟信号XCK为高电平，第一时钟信号CK为低电平，起始信号EM(STV)为低电平；第一晶体管T1、第四晶体管T4、第七晶体管T7、第八晶体管T8、第十晶体管T10以及第十二晶体管T12关闭，第二节点P的低电平通过第二电容C2维持，使第二晶体管T2持续打开，扫描信号输出端输出的扫描信号EM(OUT)持续高电平。
在第五阶段e，请同时参照图11以及图12，图11-图12为本申请实施例提供的驱动电路的第五阶段流程示意图。第一时钟信号CK为高电平，第二时钟信号XCK为低电平，起始信号EM(STV)为低电平；第二晶体管T2、第五晶体管T5、第六晶体管T6以及第七晶体管T7关闭，在第四晶体管T4打开的作用下，第二节点P位于高电位，关闭第二晶体管T2；起始信号EM(STV)的低电位写入第一节点Q，扫描信号输出端输出的扫描信号EM(OUT)的电位降低。
在第六阶段f，请同时参照图13以及图14，图13-图14为本申请实施例提供的驱动电路的第六阶段流程示意图。第二时钟信号XCK为高电平，第一时钟信号CK为低电平，起始信号EM(STV)为低电平；第二晶体管T2、第六晶体管T6、第七晶体管T7、第八晶体管T8、第十晶体管T10以及第十二晶体管T12关闭，在第一电容C1的作用下，第一节点Q被耦合成比低电位更加低的电平，第一晶体管T1完全打开，低电位写入扫描信号输出端，扫描信号输出端输出的扫描信号EM(OUT)的电位进一步降低。
本申请实施例还提供一种显示面板，其包括以上所述的驱动电路，具体可参照以上的描述，在此不做赘述。
以上仅为本申请的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (10)

1.一种驱动电路，其特征在于，包括：
输入模块，所述输入模块接入起始信号、第一时钟信号以及第二时钟信号，并电性连接于第一节点，所述输入模块用于根据所述起始信号以及所述第一时钟信号，输出信号至所述第一节点，并根据所述第一时钟信号调整所述第一节点的电位；
控制模块，所述控制模块接入所述起始信号、所述第一时钟信号、所述第二时钟信号、恒压高电平信号以及恒压低电平信号，并电性连接于第二节点以及所述第一节点，所述控制模块用于根据所述起始信号、所述第一时钟信号、所述第二时钟信号、所述恒压高电平信号以及所述恒压低电平信号，输出信号至所述第二节点以及控制所述第一节点的电位；以及
输出模块，所述输出模块接入所述恒压高电平信号以及所述恒压低电平信号，并电性连接于所述第一节点以及所述第二节点，所述输出模块用于根据所述第一节点的电位、所述第二节点的电位、所述恒压高电平信号以及所述恒压低电平信号输出扫描信号。
2.根据权利要求1所述的驱动电路，其特征在于，所述输出模块包括：第一晶体管、第二晶体管以及第二电容；
所述第一晶体管的栅极电性连接于所述第一节点，所述第一晶体管的源极电性连接于所述恒压低电平信号，所述第一晶体管的漏极电性连接于扫描信号输出端；
所述第二晶体管的栅极电性连接于所述第二节点，所述第二晶体管的源极电性连接于所述恒压高电平信号，所述第二晶体管的漏极端电性连接于所述扫描信号输出端；
所述第二电容的一端与所述第二节点电性连接，所述第二电容的另一端电性连接于所述恒压高电平信号。
3.根据权利要求1所述的驱动电路，其特征在于，所述输入模块包括：第十二晶体管以及第一电容；
所述第十二晶体管的栅极电性连接于所述第二时钟信号，所述第十二晶体管的源极电性连接于所述起始信号，所述第十二晶体管的漏极电性连接于所述第一节点；
所述第一电容的一端电性连接于所述第一时钟信号，所述第一电容的另一端电性连接于所述第一节点。
4.根据权利要求3所述的驱动电路，其特征在于，所述第十二晶体管与所述第一节点之间还设置有一第三晶体管；
所述第三晶体管的栅极电性连接于所述恒压低电平信号，所述第三晶体管的源极与所述第十二晶体管的漏极电性连接，所述第三晶体管的漏极与所述第一节点电性连接。
5.根据权利要求3所述的驱动电路，其特征在于，所述第三晶体管为P型晶体管，所述第三晶体管在所述恒压低电平信号的控制下保持常开。
6.根据权利要求1所述的驱动电路，其特征在于，所述控制模块包括：第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第十晶体管、第十一晶体管以及第三电容；
所述第十一晶体管栅极电性连接于所述起始信号，所述第十一晶体管的源极以及所述第十晶体管的栅极均电性连接于所述第二时钟信号，所述第十一晶体管的漏极与所述第十晶体管的漏极均电性连接于第三节点，所述第十晶体管的源极电性连接于所述恒压低电平信号；
所述第八晶体管的栅极电性连接于所述第三节点，所述第八晶体管的源极电性连接于所述第一时钟信号，所述第八晶体管的漏极电性连接于第四节点，所述第七晶体管的栅极以及所述第七晶体管的源极均电性连接于所述第四节点；
所述第七晶体管的漏极、所述第六晶体管的栅极以及所述第四晶体管的漏极均电性连接于所述第二节点，所述第六晶体管的源极以及所述第四晶体管的源极均电性连接于所述恒压高电平信号，所述第五晶体管的源极与所述第六晶体管的漏极电性连接，所述第五晶体管的栅极电性连接于所述第一时钟信号，所述第四晶体管的栅极以及所述第五晶体管的漏极均电性连接于所述第一节点；
所述第三电容的一端与所述第三节点电性连接，所述第三电容的另一端与所述第四节点电性连接。
7.根据权利要求6所述的驱动电路，其特征在于，所述第十晶体管的漏极与所述第三节点之间还设置有一第九晶体管；
所述第九晶体管的栅极电性连接于所述恒压低电平信号，所述第九晶体管的源极与所述第十晶体管的漏极电性连接，所述第九晶体管的漏极与所述第三节点电性连接。
8.根据权利要求7所述的驱动电路，其特征在于，所述第九晶体管为P型晶体管，所述第九晶体管在所述恒压低电平信号的控制下保持常开。
9.根据权利要求6所述的驱动电路，其特征在于，所述第四晶体管、所述第五晶体管、所述第六晶体管、所述第七晶体管、所述第八晶体管、所述第十晶体管以及所述第十一晶体管均为P型晶体管。
10.一种显示面板，其特征在于，包括权利要求1-9任一项所述的驱动电路。
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