CN114762032B - 阵列基板和显示设备 - Google Patents

阵列基板和显示设备 Download PDF

Info

Publication number
CN114762032B
CN114762032B CN202080002584.XA CN202080002584A CN114762032B CN 114762032 B CN114762032 B CN 114762032B CN 202080002584 A CN202080002584 A CN 202080002584A CN 114762032 B CN114762032 B CN 114762032B
Authority
CN
China
Prior art keywords
anode
sub
base substrate
orthographic projection
pixel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202080002584.XA
Other languages
English (en)
Other versions
CN114762032A (zh
Inventor
王思雨
张毅
马倩
代俊秀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Chengdu BOE Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Chengdu BOE Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Chengdu BOE Optoelectronics Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Publication of CN114762032A publication Critical patent/CN114762032A/zh
Application granted granted Critical
Publication of CN114762032B publication Critical patent/CN114762032B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • G09G3/3241—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element the current through the light-emitting element being set using a data current provided by the data driver, e.g. by using a two-transistor current mirror
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/122—Pixel-defining structures or layers, e.g. banks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/35—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels
    • H10K59/351—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels comprising more than three subpixels, e.g. red-green-blue-white [RGBW]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/35—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels
    • H10K59/353—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels characterised by the geometrical arrangement of the RGB subpixels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/805—Electrodes
    • H10K59/8051—Anodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0439—Pixel structures
    • G09G2300/0465—Improved aperture ratio, e.g. by size reduction of the pixel circuit, e.g. for improving the pixel density or the maximum displayable luminance or brightness
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/805—Electrodes
    • H10K59/8051—Anodes
    • H10K59/80515—Anodes characterised by their shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Geometry (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Liquid Crystal (AREA)

Abstract

提供一种阵列基板。阵列基板包括节点连接线，其与相应电压供应线位于同一层中，连接到所述第一电容器电极和所述半导体材料层。第一阳极在所述基底基板上的正投影与在相应第一子像素中的节点连接线的正投影至少部分地重叠。第二阳极在所述基底基板上的正投影与在相应第二子像素中的所述节点连接线的正投影至少部分重叠。第三阳极在所述基底基板上的正投影与在相应第三子像素中的所述节点连接线的正投影至少部分重叠。第四阳极在所述基底基板上的正投影与在相应第四子像素中的所述节点连接线的正投影至少部分重叠。

Description

阵列基板和显示设备
技术领域
本发明涉及显示技术，尤其涉及一种阵列基板和显示设备。
背景技术
有机发光二极管(OLED)显示器是当今平板显示器研究领域的热点之一。与使用稳定电压来控制亮度的薄膜晶体管液晶显示器(TFT-LCD)不同，OLED由需要保持恒定以控制照度的驱动电流来驱动。OLED显示面板包括多个像素单元，所述像素单元配置有以多行和多列布置的像素驱动电路。每个像素驱动电路包括驱动晶体管，该驱动晶体管具有连接到每行一条栅线的栅极端子和连接到每列一条数据线的漏极端子。当其中像素单元被选通的行被导通时，连接到驱动晶体管的开关晶体管被导通，并且数据电压从数据线经由开关晶体管施加到驱动晶体管，使得驱动晶体管将与数据电压对应的电流输出到OLED器件。驱动OLED器件以发射相应亮度的光。
发明内容
在一个方面，本公开提供了一种阵列基板，包括分别在多个子像素中的多个发光元件；以及分别在所述多个子像素中的多个像素驱动电路，其被配置为分别驱动所述多个发光元件；其中所述多个发光元件包括各个第一子像素中的第一发光元件、各个第二子像素中的第二发光元件、各个第三子像素中的第三发光元件和各个第四子像素中的第四发光元件；其中，所述多个像素驱动电路中的各个像素驱动电路包括多个晶体管和存储电容器，所述存储电容器包括第一电容器电极、电连接到相应电压供应线的第二电容器电极、以及在所述第一电容器电极和所述第二电容器电极之间的绝缘层；其中，所述阵列基板包括：基底基板；在所述基底基板上的半导体材料层；以及节点连接线，其与相应电压供应线位于同一层中，所述节点连接线通过第一主通孔连接到所述第一电容器电极，并且通过第二主通孔连接到所述半导体材料层；其中，在相应第一子像素中的所述第一发光元件的第一阳极在所述基底基板上的正投影与在相应第一子像素中的节点连接线在所述基底基板上的正投影至少部分地重叠；在相应第二子像素中的所述第二发光元件的第二阳极在所述基底基板上的正投影与在相应第二子像素中的所述节点连接线在所述基底基板上的正投影至少部分重叠；在相应第三子像素中的所述第三发光元件的第三阳极在所述基底基板上的正投影与在相应第三子像素中的所述节点连接线在所述基底基板上的正投影至少部分重叠；以及在相应第四子像素中的所述第四发光元件的第四阳极在所述基底基板上的正投影与在相应第四子像素中的所述节点连接线在所述基底基板上的正投影至少部分重叠。
可选地，所述多个晶体管包括驱动晶体管；在相应第一子像素中的所述第一阳极在所述基底基板上的正投影覆盖在相应第一子像素中的所述节点连接线在连接到第一电容器电极的位置处的一部分在所述基底基板上的正投影；在相应第二子像素中的所述第二阳极在所述基底基板上的正投影覆盖在相应第二子像素中的所述节点连接线在连接到第一电容器电极的位置处的一部分在所述基底基板上的正投影；在相应第三子像素中的所述第三阳极在所述基底基板上的正投影覆盖在相应第三子像素中的所述节点连接线在连接到第一电容器电极的位置处的一部分在所述基底基板上的正投影；以及在相应第四子像素中的所述第四阳极在所述基底基板上的正投影覆盖在相应第四子像素中的所述节点连接线在连接到第一电容器电极的位置处的一部分在所述基底基板上的正投影。
可选地，所述第三阳极在所述基底基板上的正投影与在相应第三子像素中的第三晶体管在所述基底基板上的正投影至少部分地重叠，并且与在相应第四子像素中的第三晶体管在所述基底基板上的正投影至少部分地重叠，所述相应第四子像素与所述相应第三子像素相邻。
可选地，所述第三阳极在所述基底基板上的正投影覆盖在相应第三子像素中的第三晶体管的源极在所述基底基板上的正投影，与在相应第三子像素中的所述第三晶体管的有源层在所述基底基板上的正投影部分重叠，并且与在相应第四子像素中的所述第三晶体管的有源层在所述基底基板上的正投影部分重叠。
可选地，所述第一阳极在所述基底基板上的正投影与在相应第一子像素中的第三晶体管在所述基底基板上的正投影至少部分地重叠。
可选地，所述第一阳极在所述基底基板上的正投影与在相应第一子像素中的所述第三晶体管的源极在所述基底基板上的正投影部分地重叠，并且与在相应第一子像素中的所述第三晶体管的有源层在所述基底基板上的正投影部分地重叠。
可选地，所述第四阳极在所述基底基板上的正投影与在相应第二子像素中的第三晶体管在所述基底基板上的正投影至少部分地重叠。
可选地，所述第四阳极在所述基底基板上的正投影与在相应第二子像素中的所述第三晶体管的源极在所述基底基板上的正投影部分地重叠，并且与在相应第二子像素中的所述第三晶体管的有源层在所述基底基板上的正投影部分地重叠。
可选地，所述阵列基板还包括：栅极绝缘层，其位于所述半导体材料层的远离所述基底基板的一侧；绝缘层，其位于所述栅极绝缘层的远离所述基底基板的一侧；层间电介质层，其位于所述绝缘层的远离所述栅极绝缘层的一侧；中继电极层，其位于所述层间电介质层的远离所述绝缘层的一侧；第一平坦化层，其位于所述中继电极层的远离所述层间电介质层的一侧；阳极接触焊盘层，其位于所述第一平坦化层的远离所述层间电介质层的一侧；第二平坦化层，其位于所述阳极接触焊盘层的远离所述第一平坦化层的一侧；以及像素限定层，其位于所述第二平坦化层的远离所述基底基板的一侧，所述像素限定层限定子像素开口；其中，各个阳极位于所述第二平坦化层的远离所述第一平坦化层的一侧；且各个发光层位于各个阳极的远离所述第二平坦化层的一侧；其中，在各个第一子像素中，所述第一阳极通过延伸穿过所述第二平坦化层的第一通孔连接到第一阳极接触焊盘，所述第一阳极接触焊盘通过延伸穿过所述第一平坦化层的第二通孔连接到第一中继电极，并且所述第一中继电极通过延伸穿过所述层间电介质层、所述绝缘层和所述栅极绝缘层的第三通孔连接到在各个第一子像素中的第五晶体管的漏极；在各个第二子像素中，所述第二阳极通过延伸穿过所述第二平坦化层的第四通孔连接到第二阳极接触焊盘，所述第二阳极接触焊盘通过延伸穿过所述第一平坦化层的第五通孔连接到第二中继电极，所述第二中继电极通过延伸穿过所述层间电介质层、所述绝缘层和所述栅极绝缘层的第六通孔连接到在各个第二子像素中的第五晶体管的漏极；在各个第三子像素中，所述第三阳极通过延伸穿过所述第二平坦化层的第七通孔连接到第三阳极接触焊盘，所述第三阳极接触焊盘通过延伸穿过所述第一平坦化层的第八通孔连接到第三中继电极，所述第三中继电极通过延伸穿过所述层间电介质层、所述绝缘层和所述栅极绝缘层的第九通孔连接到在各个第三子像素中的第五晶体管的漏极；以及在各个第四子像素中，所述第四阳极通过延伸穿过所述第二平坦化层的第十通孔连接到第四阳极接触焊盘，所述第四阳极接触焊盘通过延伸穿过所述第一平坦化层的第十一通孔连接到第四中继电极，所述第四中继电极通过延伸穿过所述层间电介质层、所述绝缘层和所述栅极绝缘层的第十二通孔连接到在各个第四子像素中的第五晶体管的漏极。
可选地，所述第一阳极接触焊盘在所述第二通孔中的一部分在所述基底基板上的正投影与所述第一阳极在所述第一通孔中的一部分在所述基底基板上的正投影实质上不重叠，并且与所述第一中继电极在所述第三通孔中的一部分在所述基底基板上的正投影实质上不重叠；所述第二阳极接触焊盘在所述第五通孔中的一部分在所述基底基板上的正投影与所述第二阳极在所述第四通孔中的一部分在所述基底基板上的正投影实质上不重叠，并且与所述第二中继电极在所述第六通孔中的一部分在所述基底基板上的正投影实质上不重叠；所述第三阳极接触焊盘在所述第八通孔中的一部分在所述基底基板上的正投影与所述第三阳极在所述第七通孔中的一部分在所述基底基板上的正投影实质上不重叠，并且与所述第三中继电极在所述第九通孔中的一部分在所述基底基板上的正投影实质上不重叠；以及所述第四阳极接触焊盘在所述第十一通孔中的一部分在所述基底基板上的正投影与所述第四阳极在所述第十通孔中的一部分在所述基底基板上的正投影实质上不重叠，并且与所述第四中继电极在所述第十二通孔中的一部分在所述基底基板上的正投影实质上不重叠。
可选地，以逆时针或顺时针方向，各个第三阳极分别与第一相应的第四阳极、第一相应的第一阳极、第一相应的第二阳极、第二相应的第一阳极、第二相应的第四阳极、第二相应的第二阳极、和第三相应的第一阳极相邻；所述各个第三阳极与所述第一相应的第四阳极、所述第一相应的第一阳极、所述第一相应的第二阳极、所述第二相应的第一阳极、虚拟线或所述第三相应的第一阳极中的任一个之间的最短距离在2.0μm至22μm的范围内，所述虚拟线穿过分别来自所述第二相应的第四阳极和所述第二相应的第二阳极的共线边缘；以及所述各个第三阳极和所述第一相应的第四阳极之间的最短距离小于所述各个第三阳极和所述第三相应的第一阳极之间的最短距离，小于所述各个第三阳极和所述第一相应的第一阳极之间的最短距离，小于所述各个第三阳极和所述第二相应的第一阳极之间的最短距离，小于所述各个第三阳极和虚拟线之间的最短距离，并且小于所述各个第三阳极和所述第一相应的第二阳极之间的最短距离，所述虚拟线穿过分别来自所述第二相应的第四阳极和所述第二相应的第二阳极的共线边缘。
可选地，所述各个第三阳极与所述第一相应的第四阳极之间的最短距离在2.0μm至5.0μm的范围内；所述各个第三阳极与所述第一相应的第一阳极之间的最短距离在8.0μm至20.0μm的范围内；所述各个第三阳极与所述第一相应的第二阳极之间的最短距离在5.0μm至15.0μm的范围内；所述各个第三阳极与所述第二相应的第一阳极之间的最短距离在7.0μm至17.0μm的范围内；所述各个第三阳极和虚拟线之间的最短距离在5.0μm至16.0μm的范围内，所述虚拟线穿过分别来自所述第二相应的第四阳极和所述第二相应的第二阳极的共线边缘；以及所述各个第三阳极与所述第三相应的第一阳极之间的最短距离在9.0μm至22.0μm的范围内。
可选地，以逆时针或顺时针方向，各个第一阳极分别与第一相应的第二阳极、第一相应的第四阳极、第一相应的第三阳极、第二相应的第二阳极、第二相应的第三阳极、第二相应的第四阳极、和第三相应的第三阳极相邻；所述各个第一阳极与所述第一相应的第二阳极、所述第一相应的第四阳极、所述第一相应的第三阳极、所述第二相应的第二阳极、所述第二相应的第三阳极、所述第二相应的第四阳极、或所述第三相应的第三阳极中的任一个之间的最短距离在3.0μm至25μm的范围内；以及所述各个第一阳极和所述第二相应的第四阳极之间的最短距离小于所述各个第一阳极和所述第二相应的第二阳极之间的最短距离，小于所述各个第一阳极和所述第一相应的第四阳极之间的最短距离，小于所述各个第一阳极和所述第一相应的第三阳极之间的最短距离，小于所述各个第一阳极和所述第二相应的第三阳极之间的最短距离，并小于所述各个第一阳极和所述第一相应的第二阳极之间的最短距离,所述各个第一阳极和所述第二相应的第三阳极之间的最短距离大于所述各个第一阳极和所述第三相应的第三阳极之间的最短距离。
可选地，所述各个第一阳极和所述第一相应的第二阳极之间的最短距离在3.0μm至14.0μm的范围内；所述各个第一阳极和所述第一相应的第四阳极之间的最短距离在10.0μm至24.0μm的范围内；所述各个第一阳极和所述第一相应的第三阳极之间的最短距离在9.0μm至21.0μm的范围内；所述各个第一阳极和所述第二相应的第二阳极之间的最短距离在11.0μm至25.0μm的范围内；所述各个第一阳极和所述第二相应的第三阳极之间的最短距离在8.0μm至20.0μm的范围内；所述各个第一阳极和所述第二相应的第四阳极之间的最短距离在2.5μm至7.5μm的范围内；以及所述各个第一阳极和所述第三相应的第三阳极之间的最短距离在7.0μm至16.0μm的范围内。
可选地，以逆时针方向或顺时针方向，各个第四阳极与相应的第二阳极、第一相应的第三阳极、第一相应的第一阳极、第二相应的第三阳极和第二相应的第一阳极相邻；所述各个第四阳极与所述第一相应的第一阳极、所述第二相应的第三阳极或所述第二相应的第一阳极中的任一个之间的最短距离在2.0μm至25.0μm的范围内；以及所述各个第四阳极和所述第二相应的第一阳极之间的最短距离大于所述各个第四阳极和所述第一相应的第一阳极之间的最短距离，并且大于所述各个第四阳极和所述第二相应的第三阳极之间的最短距离。
可选地，所述各个第四阳极与所述相应的第二阳极之间且沿着穿过分别来自所述各个第四阳极和所述相应的第二阳极的共线边缘的虚拟线的距离在10.0μm到25.0μm的范围内；所述第一相应的第三阳极与穿过分别来自所述各个第四阳极和所述相应的第二阳极的共线边缘的虚拟线之间的最短距离在6.0μm到15.0μm的范围内；所述第一相应的第一阳极的最靠近所述各个第四阳极的突出部分与穿过分别来自所述各个第四阳极和所述相应的第二阳极的共线边缘的所述虚拟线之间的最短距离在5.0μm至16.0μm的范围内；所述各个第四阳极与所述第一相应的第一阳极之间的最短距离在2.5μm至7.5μm的范围内；所述各个第四阳极与所述第二相应的第三阳极之间的最短距离在2.0μm到5.0μm的范围内；以及所述各个第四阳极与所述第二相应的第一阳极之间的最短距离在10.0μm至25.0μm的范围内。
可选地，所述阵列基板，还包括分别延伸穿过所述像素限定层的第一子像素开口、第二子像素开口、第三子像素开口、第四子像素开口，其中，所述第一发光元件的第一发光层、所述第二发光元件的第二发光层、所述第三发光元件的第三发光层和所述第四发光元件的第四发光层分别通过所述第一子像素开口、所述第二子像素开口、所述第三子像素开口、所述第四子像素开口分别连接到所述第一发光元件的第一阳极、所述第二发光元件的第二阳极、所述第三发光元件的第三阳极和所述第四发光元件的第四阳极；其中，所述第一通孔与所述第一子像素开口之间的最短距离在9.0μm至15.0μm的范围内；所述第四通孔与所述第二子像素开口之间的最短距离在2.0μm到6.0μm的范围内；所述第七通孔与所述第三子像素开口之间的最短距离在4.5μm至10.5μm的范围内；以及所述第十通孔和所述第四子像素开口之间的最短距离在2.0μm到6.0μm的范围内。
可选地，在各个第一子像素中的所述第一阳极在所述基底基板上的正投影与在各个第一子像素中的所述第一电容器电极在所述基底基板上的正投影至少部分重叠；在各个第二子像素中的所述第二阳极在所述基底基板上的正投影与在各个第二子像素中的所述第一电容器电极在所述基底基板上的正投影至少部分重叠；在各个第三子像素中的所述第三阳极在所述基底基板上的正投影与在各个第三子像素中的所述第一电容器电极在所述基底基板上的正投影至少部分重叠；以及在各个第四子像素中的所述第四阳极在所述基底基板上的正投影与在各个第四子像素中的所述第一电容器电极在所述基底基板上的正投影至少部分重叠；在各个第一子像素中的所述第一阳极在所述基底基板上的正投影与在各个第一子像素中的所述第二电容器电极在所述基底基板上的正投影至少部分重叠；在各个第二子像素中的所述第二阳极在所述基底基板上的正投影与在各个第二子像素中的所述第二电容器电极在所述基底基板上的正投影至少部分重叠；在各个第三子像素中的所述第三阳极在所述基底基板上的正投影与在各个第三子像素中的所述第二电容器电极在所述基底基板上的正投影至少部分重叠；以及在各个第四子像素sp4中的所述第四阳极在所述基底基板上的正投影与在各个第四子像素中的所述第二电容器电极在所述基底基板上的正投影至少部分重叠；以及在各个第一子像素中的所述第一阳极在所述基底基板上的正投影与在各个第一子像素中的所述驱动晶体管的有源层在所述基底基板上的正投影至少部分重叠；在各个第二子像素中的所述第二阳极在所述基底基板上的正投影与在各个第二子像素中的所述驱动晶体管的有源层在所述基底基板上的正投影至少部分重叠；在各个第三子像素中的所述第三阳极在所述基底基板上的正投影与在各个第三子像素中的所述驱动晶体管的有源层在所述基底基板上的正投影至少部分重叠；以及在各个第四子像素sp4中的所述第四阳极在所述基底基板上的正投影与在各个第四子像素中的所述驱动晶体管的有源层在所述基底基板上的正投影至少部分重叠。
可选地，所述阵列基板还包括位于所述像素限定层的远离所述基底基板的一侧的间隔物层；其中所述间隔物层包括布置在第一阵列中的第一间隔物和布置在第二阵列中的第二间隔物；所述第一阵列与所述第二阵列相互交错；所述第二阵列中的各行第二间隔物在所述第一阵列中两个相应行的第一间隔物之间；所述第二阵列中的各列第二间隔物在所述第一阵列中两个相应列的第一间隔物之间；所述第一阵列中的各行第一间隔物在所述第二阵列中两个相应行的第二间隔物之间；所述第一阵列中的各列第一间隔物在所述第二阵列中两个相应列的第二间隔物之间；所述第一间隔物中的相应一个第一间隔物在所述第二发光元件的第二阳极与所述第三发光元件的第三阳极之间；以及所述第二间隔物中的相应一个第二间隔物在所述第四发光元件的所述第三阳极和第四阳极之间。
可选地，在各行第一间隔物中的两个相邻的第一间隔物由八个子像素间隔开；在各行第二间隔物中的两个相邻的第二间隔物由八个子像素间隔开；在各列第一间隔物中的两个相邻的第一间隔物由六个子像素间隔开；以及在各列第二间隔物中的两个相邻的第二间隔物由六个子像素间隔开。
可选地，所述多个子像素被布置成沿着第一方向的多行和沿着第二方向的多列的阵列；各行第一间隔物沿着所述第一方向；各行第二间隔物沿着所述第一方向；各列第一间隔物沿着所述第二方向；以及各列第二间隔物沿着所述第二方向。
可选地，所述阵列基板，还包括：第一发光层，其位于所述第一发光元件的第一阳极的远离所述基底基板的一侧；第二发光层，其位于所述第二阳极的远离所述基底基板的一侧；第三发光层，其位于所述第三阳极的远离所述基底基板的一侧；以及第四发光层，其位于所述第四阳极的远离所述基底基板的一侧；其中，所述第三发光层在所述基底基板上的正投影与相应的第一间隔物在所述基底基板上的正投影部分地重叠；所述第二发光层在所述基底基板上的正投影与所述相应的第一间隔物在所述基底基板上的正投影部分地重叠；所述第三发光层的穿过所述相应的第一间隔物的第一边缘实质上平行于所述相应的第一间隔物的第一中心线；并且所述第二发光层的穿过所述相应的第一间隔物的第二边缘实质上平行于所述相应的第一间隔物的所述第一中心线。
可选地，所述第一边缘沿垂直于所述第一中心线的方向与所述第一中心线间隔开第一距离；所述第二边缘沿垂直于所述第一中心线的所述方向与所述第一中心线间隔开第二距离；以及所述第一距离沿着所述第一边缘的平均值与所述第二距离沿着所述第二边缘的平均值基本相同。
可选地，所述第一边缘与所述第一中心线实质上重叠；并且所述第二边缘与所述第一中心线实质上重叠。
可选地，所述第三发光层在所述基底基板上的正投影与相应的第二间隔物在所述基底基板上的正投影部分地重叠；所述第四发光层在所述基底基板上的正投影与相应的第二间隔物在所述基底基板上的正投影部分重叠；所述第三发光层的穿过相应的第二间隔物的第三边缘实质上平行于相应的第二间隔物的第二中心线；以及所述第四发光层的穿过相应的第二间隔物的第四边缘实质上平行于相应第二间隔物的所述第二中心线。
可选地，所述第三边缘沿着垂直于所述第二中心线的方向与所述第二中心线间隔开第三距离；所述第四边缘沿着垂直于所述第二中心线的所述方向与所述第二中心线间隔开第四距离；以及所述第三距离沿着所述第三边缘的平均值与所述第四距离沿着所述第四边缘的平均值实质上相同。
可选地，所述第三边缘与所述第二中心线实质上重叠；并且所述第四边缘与所述第二中心线实质上重叠。
可选地，相应的第一子像素、相应的第二子像素、相应的第三子像素和相应的第四子像素中的两个子像素是相同颜色的子像素；所述第一发光元件、所述第二发光元件、所述第三发光元件和所述第四发光元件中的两个发光元件是相同颜色的发光元件；以及相同颜色的所述两个发光元件的阳极具有不同的面积或不同的形状。
可选地，所述第二阳极和所述第四阳极是相同颜色的所述两个发光元件的阳极；所述第二阳极包括第一主体部分和第一额外部分；所述第四阳极包括第二主体部分、第二额外部分、第三额外部分、第四额外部分和第五额外部分；所述第一主体部分为矩形部分和三角形部分的组合；所述第二主体部分是矩形部分和三角形部分的组合；所述第一主体部分和所述第二主体部分具有实质上相同的形状；所述第一额外部分邻接所述第一主体部分的所述三角形部分；所述第二额外部分邻接所述第二主体部分的所述矩形部分的远离所述第二主体部分的所述三角形部分的一侧；所述第三额外部分邻接所述第二主体部分的所述三角形部分；所述第三额外部分将所述第四额外部分连接到所述第二主体部分；所述第四额外部分将所述第五额外部分连接到所述第三额外部分；所述第二额外部分、所述第二主体部分、所述第三额外部分、所述第四额外部分和所述第五额外部分沿着实质上平行于第二方向的方向顺序地布置；以及所述第四额外部分沿着相对于所述第二方向成大于零的第三倾斜角的方向延伸。
可选地，所述第一阳极的除了具有所述第一通孔的边缘之外的边缘与所述第一子像素开口之间的最短距离是不同的；和/或所述第三阳极的除了具有所述第七通孔的边缘之外的边缘与所述第三子像素开口之间的最短距离是不同的；和/或所述第四阳极的除了具有所述第十通孔的边缘之外的边缘与所述第四子像素开口之间的最短距离是不同的。
在另一方面，本公开提供了一种显示设备，包括本文所述的或通过本文所述方法制造的阵列基板以及连接至所述阵列基板的集成电路。
附图说明
根据各种公开的实施例，以下附图仅是用于说明目的的示例，并且不旨在限制本发明的范围。
图1是根据本公开的一些实施例中的阵列基板的平面图。
图2A是示出根据本公开的一些实施例中的像素驱动电路的结构的电路图。
图2B是示出根据本公开的一些实施例中的像素驱动电路的结构的电路图。
图3A是示出根据本公开的一些实施例中的阵列基板的多个子像素的结构的图。
图3B是示出了根据本公开的一些实施例中的阵列基板的多个子像素在阵列基板中的子像素布置的示意图。
图3C是示出图3A所示的阵列基板的多个子像素中的半导体材料层的结构的图。
图3D是示出图3A所示的阵列基板的多个子像素中的第一导电层的结构的图。
图3E是示出图3A所示的阵列基板的多个子像素中的第二导电层的结构的图。
图3F是示出图3A所示的阵列基板的多个子像素中的第一信号线层的结构的图。
图3G是示出图3A所示的阵列基板的多个子像素中的第二信号线层的结构的图。
图3H是示出图3A所示的阵列基板的多个子像素中的阳极的结构的图。
图4A是沿图3A中的A-A'线的截面图。
图4B是沿图3A中的B-B'线的截面图。
图4C是沿图3A中的C-C'线的截面图。
图4D是沿图3A中的D-D'线的截面图。
图5A是示出了根据本公开的一些实施例中的阵列基板中的间隔物的布置的图。
图5B是示出了根据本公开的一些实施例中的在阵列基板中的多个子像素中的间隔物的布置的示意图。
图6A示出了根据本公开的一些实施例中使用第三掩模板在阵列基板中形成第三发光层。
图6B示出了根据本公开的一些实施例中使用第二掩模板在阵列基板中形成第二发光层。
图6C示出了根据本公开的一些实施例中使用第四掩模板在阵列基板中形成第四发光层。
图6D示出了根据本公开的一些实施例中使用第一掩模板在阵列基板中形成第一发光层。
图6E示出了根据本公开的一些实施例中第一掩模板、第二掩模板、第三掩模板和第四掩模板的开口的边界相对于阵列基板中的相应第一间隔物的相对位置。
图6F示出了根据本公开的一些实施例中发光层相对于阵列基板中的相应第一间隔物的相对位置。
图6G是围绕图6F中的相应第一间隔物的区域的放大视图。
图6H是沿图6F中的L-L'线的截面图。
图6I示出了根据本公开的一些实施例中使用同一掩模板在阵列基板中形成第二发光层和第四发光层。
图7A示出了根据本公开的一些实施例中使用第三掩模板在阵列基板中形成第三发光层。
图7B示出了根据本公开的一些实施例中使用第二掩模板在阵列基板中形成第二发光层。
图7C示出了根据本公开的一些实施例中使用第四掩模板在阵列基板中形成第四发光层。
图7D示出了根据本公开的一些实施例中使用第一掩模板在阵列基板中形成第一发光层。
图7E示出了根据本公开的一些实施例中第一掩模板、第二掩模板、第三掩模板和第四掩模板的开口的边界相对于阵列基板中的相应第二间隔物的相对位置。
图7F示出了根据本公开的一些实施例中发光层相对于阵列基板中的相应第二间隔物的相对位置。
图7G是围绕图7F中的相应第二间隔物的区域的放大视图。
图7H示出了根据本公开的一些实施例中使用同一掩模板在阵列基板中形成第二发光层和第四发光层。
图8A是示出了根据本公开的一些实施例中的在阵列基板中的阳极、第一信号线层和半导体材料层的图。
图8B是沿图8A中的E-E'线的截面图。
图8C是沿图8A中的F-F'线的截面图。
图8D是沿图8A中的G-G'线的截面图。
图8E是示出了根据本公开的一些实施例中的在阵列基板中的阳极、第一信号线层和半导体材料层的图。
图8F是示出了根据本公开的一些实施例中的在阵列基板中的阳极、第一信号线层和半导体材料层的图。
图9A是示出了根据本公开的一些实施例中的在阵列基板中的阳极、第一信号线层、第二信号线层和半导体材料层的图。
图9B是沿图9A中的H-H'线的截面图。
图9C是沿图9A中的I-I'线的截面图。
图9D是沿图9A中的J-J'线的截面图。
图9E是沿图9A中的K-K'线的截面图。
图10示出了根据本公开的一些实施例中的在阵列基板中的子像素开口和通孔之间的相对位置。
图11示出了根据本公开的一些实施例中的电压供应线的部分结构。
图12示出了根据本公开的一些实施例中的防干扰块的详细结构。
图13示意性地示出了分别布置在两个重复单元组中的几个重复单元。
图14示出了根据本公开的一些实施例中的第二阳极和第四阳极之间的结构差异。
具体实施方式
现在将参考以下实施例更具体地描述本公开。应当注意，本文中呈现的一些实施例的以下描述仅用于说明和描述的目的。其不是穷举的或限于所公开的精确形式。
本公开尤其提供了一种阵列基板和显示设备，其基本上克服了由于现有技术的限制和缺点而导致的一个或多个问题。在一个方面，本公开提供了一种阵列基板。在一些实施例中，阵列基板包括基底基板；在所述基底基板上的像素限定层，所述像素限定层限定子像素开口；位于所述像素限定层的远离所述基底基板的一侧的间隔物层；以及多个发光元件，其分别在多个子像素中。可选地，多个发光元件包括在各个第一子像素中的第一发光元件、在各个第二子像素中的第二发光元件、在各个第三子像素中的第三发光元件和在各个第四子像素中的第四发光元件。可选地，所述间隔物层包括以第一阵列布置的第一间隔物和以第二阵列布置的第二间隔物；第一阵列与第二阵列彼此交错。可选地，所述第二阵列中的各行第二间隔物在所述第一阵列中两个相应行的第一间隔物之间；所述第二阵列中的各列第二间隔物在所述第一阵列中两个相应列的第一间隔物之间；所述第一阵列中的各行第一间隔物在所述第二阵列中两个相应行的第二间隔物之间；所述第一阵列中的各列第一间隔物在所述第二阵列中两个相应列的第二间隔物之间；所述第一间隔物中的相应一个在所述第二发光元件的第二阳极与所述第三发光元件的第三阳极之间；并且第二间隔物中的相应一个在第四发光元件的第三阳极和第四阳极之间。
图1是根据本公开的一些实施例中的阵列基板的平面图。参照图1，阵列基板包括子像素Sp的阵列。每个子像素包括电子元件，例如发光元件。在一个示例中，发光元件由像素驱动电路PDC驱动。阵列基板包括多条栅线GL、多条数据线DL、多条电压供应线Vdd(例如，高电压供应线)和多条第二电压供应线(例如，低电压供应线Vss)。子像素Sp中的各个子像素的发光由像素驱动电路PDC驱动。在一个示例中，高电压信号(例如VDD信号)通过多条电压供应线Vdd中的相应一条输入到连接至发光元件的阳极的像素驱动电路PDC；低电压信号(例如，VSS信号)通过多条第二电压供应线中的相应一条(例如，低电压供应线Vss)输入到发光元件的阴极。高电压信号(例如VDD信号)和低电压信号(例如VSS信号)之间的电压差是驱动电压ΔV，其驱动发光元件发光。
在本阵列基板中可以使用各种适当的像素驱动电路。适当的驱动电路的示例包括3T1C、2T1C、4T1C、4T2C、5T2C、6T1C、7T1C、7T2C和8T2C。在一些实施例中，多个像素驱动电路中的各个像素驱动电路是7T1C驱动电路。在本阵列基板中可以使用各种适当的发光元件。适当的发光元件的示例包括有机发光二极管、量子点发光二极管和微发光二极管。可选地，发光元件为微发光二极管。可选地，发光元件是包括有机发光层的有机发光二极管。
图2A是示出根据本公开的一些实施例中的像素驱动电路的结构的电路图。参照图2，在一些实施例中，像素驱动电路包括驱动晶体管Td；具有第一电容器电极Ce1和第二电容器电极Ce2的存储电容器Cst；第一晶体管T1，其具有连接到多个第一重置控制信号线rst1中的相应一个的栅极、连接到多个第一重置信号线Vint1中的相应一个的源极、以及连接到存储电容器Cst的第一电容器电极Ce1和驱动晶体管Td的栅极的漏极；第二晶体管T2，其具有连接到栅线GL的栅极、连接到数据线DL的源极、和连接到驱动晶体管Td的源极的漏极；第三晶体管T3，其栅极连接到栅线GL、源极连接到存储电容器Cst的第一电容器电极Ce1和驱动晶体管Td的栅极、以及漏极连接到驱动晶体管Td的漏极；第四晶体管T4，其栅极连接到多个发光控制信号线em中的相应一个、源极连接到电压供应线Vdd、以及漏极连接到驱动晶体管Td的源极和第二晶体管T2的漏极；第五晶体管T5，其具有连接到多个发光控制信号线em中的相应一个的栅极、连接到驱动晶体管Td的漏极和第三晶体管T3的漏极的源极、以及连接到发光元件LE的阳极的漏极；以及第六晶体管T6，其具有连接到多个第二重置控制信号线rst2中的相应一个的栅极、连接到多个第二重置信号线Vint2中的相应一个的源极、以及连接到第五晶体管的漏极和发光元件LE的阳极的漏极。第二电容器电极Ce2连接至电压供应线Vdd与第四晶体管T4的源极。
像素驱动电路还包括第一节点N1、第二节点N2、第三节点N3以及第四节点N4。第一节点N1连接至驱动晶体管Td的栅极、第一电容器电极Ce1以及第三晶体管T3的源极。第二节点N2连接至第四晶体管T4的漏极、第二晶体管T2的漏极及驱动晶体管Td的源极。第三节点N3连接至驱动晶体管Td的漏极、第三晶体管T3的漏极和第五晶体管T5的源极。第四节点N4连接至第五晶体管T5的漏极、第六晶体管T6的漏极及发光元件LE的阳极。
图3A是示出根据本公开的一些实施例中的阵列基板的多个子像素的结构的图。图3B是示出了根据本公开的一些实施例中的阵列基板的多个子像素在阵列基板中的子像素布置的示意图。参照图3A与图3B，在一些实施例中，阵列基板包括多个子像素。在一些实施例中，多个子像素包括相应第一子像素sp1、相应第二子像素sp2、相应第三子像素sp3和相应第四子像素sp4。可选地，阵列基板的各个像素包括相应第一子像素sp1、相应第二子像素sp2、相应第三子像素sp3和相应第四子像素sp4。阵列基板中的多个子像素以阵列布置。在一个示例中，多个子像素的阵列包括S1-S2-S3-S4格式的重复阵列，其中S1代表各个第一子像素sp1，S2代表各个第二子像素sp2，S3代表各个第三子像素sp3，以及S4代表各个第四子像素sp4。在另一个示例中，S1-S2-S3-S4格式是C1-C2-C3-C4格式，其中C1代表第一颜色的各个第一子像素sp1，C2代表第二颜色的各个第二子像素sp2，C3代表第三颜色的各个第三子像素sp3，C4代表第四颜色的各个第四子像素sp4。在另一个示例中，S1-S2-S3-S4格式是C1-C2-C3-C2'格式，其中C1代表第一颜色的各个第一子像素sp1，C2代表第二颜色的各个第二子像素sp2，C3代表第三颜色的各个第三子像素sp3，C2'代表第二颜色的各个第四子像素sp4。在另一个示例中，C1-C2-C3-C2'格式为R-G-B-G格式，其中各个第一子像素sp1为红色子像素，各个第二子像素sp2为绿色子像素，各个第三子像素sp3为蓝色子像素，以及各个第四子像素sp4为绿色子像素。
如图3A和图3B所示，在一些实施例中，阵列基板的多个子像素的最小重复单元包括相应第一子像素sp1、相应第二子像素sp2、相应第三子像素sp3、以及相应第四子像素sp4。图3A示出了彼此相邻布置的多个子像素sp的总共四个子像素。相应第一子像素sp1、相应第二子像素sp2、相应第三子像素sp3、以及相应第四子像素sp4中的每一个都包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6以及驱动晶体管Td。
图3C是示出图3A所示的阵列基板的多个子像素中的半导体材料层的结构的图。图3D是示出图3A所示的阵列基板的多个子像素中的第一导电层的结构的图。图3E是示出图3A所示的阵列基板的多个子像素中的第二导电层的结构的图。图3F是示出图3A所示的阵列基板的多个子像素中的第一信号线层的结构的图。图3G是示出图3A所示的阵列基板的多个子像素中的第二信号线层的结构的图。图3H是示出图3A所示的阵列基板的多个子像素中的阳极的结构的图。图4A是沿图3A中的A-A'线的截面图。图4B是沿图3A中的B-B'线的截面图。图4C是沿图3A中的C-C'线的截面图。图4D是沿图3A中的D-D'线的截面图。参考图3A至图3H和图4A至图4D，在一些实施例中，阵列基板包括基底基板BS，基底基板BS上的半导体材料层SML，位于半导体材料层SML的远离基底基板BS的一侧的栅极绝缘层GI，位于栅极绝缘层GI的远离半导体材料层SML的一侧的第一导电层，位于第一导电层的远离栅极绝缘层GI的一侧的绝缘层IN，位于绝缘层IN的远离第一导电层的一侧的第二导电层，位于第二导电层的远离绝缘层IN的一侧的层间电介质层ILD，位于层间电介质层ILD的远离第二导电层的一侧的第一信号线层，位于信号线层的远离层间电介质层ILD的一侧的第一平坦化层PLN1，位于第一平坦化层PLN1的远离第一信号线层的一侧的第二信号线层，位于第二信号线层的远离第一平坦化层PLN1的一侧的第二平坦化层PLN2和位于第二平坦化层PLN2的远离第二信号线层的一侧的阳极层。
参照图2A、图3A以及图3C，在一些实施例中，在每一子像素中，半导体材料层具有整体结构。在图3C中，左侧的第一子像素标注有标记，其指示与像素驱动电路中的多个晶体管相对应的区域，这些晶体管包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6以及驱动晶体管Td。在图3B中，右侧的子像素标注有标记，其指示像素驱动电路中的多个晶体管中的每一个的元件。例如，第一晶体管T1包括有源层ACT1、源极S1、和漏极D1。第二晶体管T2包括有源层ACT2、源极S2、和漏极D2。第三晶体管T3包括有源层ACT3、源极S3和漏极D3。第四晶体管T4包括有源层ACT4、源极S4和漏极D4。第五晶体管T5包括有源层ACT5、源极S5和漏极D5。第六晶体管T6包括有源层ACT6、源极S6和漏极D6。驱动晶体管Td包括有源层ACTd、源极Sd和漏极Dd。在一个示例中，在各个子像素中的晶体管(T1、T2、T3、T4、T5、T6和Td)的有源层(ACT1、ACT2、ACT3、ACT4、ACT5、ACT6和ACTd)、源极(S1、S2、S3、S4、S5、S6和Sd)以及漏极(D1、D2、D3、D4、D5、D6和Dd)是各个子像素中的整体结构的一部分。在另一示例中，晶体管(T1、T2、T3、T4、T5、T6和Td)的有源层(ACT1、ACT2、ACT3、ACT4、ACT5、ACT6和ACTd)、源极(S1、S2、S3、S4、S5、S6和Sd)和漏极(D1、D2、D3、D4、D5、D6和Dd)在同一层中。
参照图2A、图3A、图3D、图4A以及图4B，在一些实施例中，第一导电层包括多条栅线GL、多条第一重置控制信号线rst1、多条发光控制信号线em、多条第二重置控制信号线rst2以及储存电容器Cst的第一电容器电极Ce1。各种适当的电极材料和各种适当的制造方法可以用于制造第一导电层。例如，导电材料可以通过等离子体增强化学气相沉积(PECVD)工艺沉积在基板上并被图案化。用于制造第一导电层的适当的导电材料的示例包括但不限于铝、铜、钼、铬、铝铜合金、铜钼合金、钼铝合金、铝铬合金、铜铬合金、钼铬合金、铜钼铝合金等。可选地，多条栅线GL、多条第一重置控制信号线rst1、多条发光控制信号线em、多条第二重置控制信号线rst2和第一电容器电极Ce1位于同一层中。
如本文所用，术语“同一层”是指在同一步骤中同时形成的各层之间的关系。在一个示例中，当多条栅线GL和第一电容器电极Ce1是由同一材料层中进行的同一图案化工艺的一或多个步骤所形成时，多条栅线GL和第一电容器电极Ce1位于同一层中。在另一示例中，通过同时执行形成多条栅线GL的步骤和形成第一电容器电极Ce1的步骤，多条栅线GL和第一电容器电极Ce1可形成于同一层中。术语“同一层”并不总是意味着在截面图中该层的厚度或该层的高度是相同的。
参照图2A、图3A与图3E，在一些实施例中，第二导电层包括多条第一重置信号线Vint1、储存电容器Cst的第二电容器电极Ce2、防干扰块IPB和多条第二重置信号线Vint2。各种适当的导电材料和各种适当的制造方法可以用于制造第二导电层。例如，导电材料可以通过等离子体增强化学气相沉积(PECVD)工艺沉积在基板上并被图案化。用于制造第二导电层的适当的导电材料的示例包括但不限于铝、铜、钼、铬、铝铜合金、铜钼合金、钼铝合金、铝铬合金、铜铬合金、钼铬合金、铜钼铝合金等。可选地，多个第一重置信号线Vint1、多个第二重置信号线Vint2、防干扰块IPB以及第二电容器电极Ce2位于同一层中。参考图2A、图3A、图3D和图4B，在一些实施例中，防干扰块IPB与第二电容器电极Ce2在同一层中。多个电压供应线Vdd中的相应一个通过第三主通孔v3连接到防干扰块IPB。可选地，第三主通孔v3延伸穿过层间电介质层ILD。
参照图2A、图3A、图3C与图3F，在一些实施例中，第一信号线层包括多条电压供应线Vdd、节点连接线Cln、第二连接线Cl2和第三连接线Cl3。节点连接线Cln将第一电容器电极Ce1和在各个子像素中的第三晶体管T3的源极连接在一起。第二连接线Cl2将多个第一重置信号线Vint1中的相应一个和在相应子像素中的第一晶体管T1的源极连接在一起。第三连接线Cl3将多个第二重置信号线Vint2中的相应一个和在相应子像素中的第六晶体管T6的源极连接在一起。在一些实施例中，第一信号线层还包括在多个子像素sp中的相应一个子像素中的中继电极RE。中继电极将多个子像素sp中的相应一个中的第五晶体管T5的源极连接到多个子像素sp中的相应一个中的阳极接触焊盘。各种适当的导电材料和各种适当的制造方法可以用于制造信号线层。例如，导电材料可以通过等离子体增强化学气相沉积(PECVD)工艺沉积在基板上并被图案化。用于制造第一信号线层的适当导电材料的示例包括但不限于铝、铜、钼、铬、铝铜合金、铜钼合金、钼铝合金、铝铬合金、铜铬合金、钼铬合金、铜钼铝合金等。可选地，多个电压供应线Vdd、多个数据线DL、节点连接线Cln、第二连接线Cl2、第三连接线Cl3和中继电极RE位于同一层中。
图4C是沿图3A中的C-C'线的截面图。参照图2A、图3A、图3F与图4C，在一些实施例中，第二连接线Cl2将多个第一重置信号线Vint1中的相应一个与在各个子像素中的第一晶体管T1的源极S1连接在一起。多个第一重置信号线Vint1中的相应一个经配置以通过第二连接线Cl2将重置信号提供到在各个子像素中的第一晶体管T1的源极S1。可选地，第二连接线Cl2通过延伸穿过层间电介质层ILD的第五主通孔v5连接到多个第一重置信号线Vint1中的相应一个。可选地，第二连接线Cl2经由延伸穿过层间电介质层ILD、绝缘层IN及栅极绝缘层GI的第六主通孔v6连接至在各个子像素中的第一晶体管T1的源极S1。
图4D是沿图3A中的D-D'线的截面图。参照图2A、图3A、图3F与图4D，在一些实施例中，第三连接线Cl3将多个第二重置信号线Vint2中的相应一个与在各个子像素中的第六晶体管T6的源极S6连接在一起。多个第二重置信号线Vint2中的相应一个经配置以通过第二连接线Cl2将重置信号提供到在各个子像素中的第六晶体管T6的源极S6。可选地，第三连接线Cl3通过延伸穿过层间电介质层ILD的第七主通孔v7连接到多个第二重置信号线Vint2中的相应一个。可选地，第三连接线Cl3通过延伸穿过层间电介质层ILD、绝缘层IN及栅极绝缘层GI的第八主通孔v8连接至在各个子像素中的第六晶体管T6的源极S6。
参照图2A、图3A与图3G，在一些实施例中，第二信号线层包括多条数据线DL。可选地，第二信号线层还包括在多个子像素sp中的各个子像素中的阳极接触焊盘ACP。阳极接触焊盘ACP通过多个子像素sp的各个子像素中的中继电极电连接到多个子像素sp的各个子像素中的第五晶体管T5的源极。参考图2A、图3A、图3F、图3G和图4B，在一些实施例中，多条数据线DL中的各条数据线通过延伸穿过第一平坦化层PLN-1的通孔v4-1连接到连接部分CP，并且连接部分CP通过延伸穿过层间电介质层ILD、绝缘层IN和栅极绝缘层GI的通孔v4-2连接到第二晶体管的源极S2。
参照图2A、图3A、图3D、图3E与图4A，在一些实施例中，除了其中不存在第二电容器电极Ce2的一部分的孔区域H外，第二电容器电极Ce2在基底基板BS上的正投影完全覆盖第一电容器电极Ce1在基底基板BS上的正投影并留有余量。在一些实施例中，信号线层包括节点连接线Cln，其位于层间电介质层ILD的远离第二电容器电极Ce2的一侧。节点连接线Cln与多条电压供应线Vdd和多条数据线DL在同一层中。可选地，所述阵列基板还包括在孔区域H中且延伸穿过所述层间电介质层ILD和所述绝缘层IN的第一主通孔v1。可选地，节点连接线Cln通过第一主通孔v1连接到第一电容器电极Ce1。在一些实施例中，第一电容器电极Ce1位于栅极绝缘层IN的远离基底基板BS的一侧。可选地，阵列基板还包括第一主通孔v1和第二主通孔v2。第一主通孔v1位于孔区域H中，并延伸穿过层间电介质层ILD和绝缘层IN。第二主通孔v2延伸穿过层间电介质层ILD、绝缘层IN和栅极绝缘层GI。可选地，节点连接线Cln通过第一主通孔v1连接到第一电容器电极Ce1，并且通过第二主通孔v2连接到半导体材料层SML。可选地，节点连接线Cln连接至第三晶体管的源极S3，如图4A所示。
参考图2A、图3A、图3E和图4B，在一些实施例中，防干扰块IPB与第二电容器电极Ce2在同一层中。多个电压供应线Vdd中的相应一个通过第三主通孔v3连接到防干扰块IPB。可选地，第三主通孔v3延伸穿过层间电介质层ILD。可选地，防干扰块IPB在基底基板BS上的正投影与多个电压供应线Vdd中的相应的一个在基底基板BS上的正投影部分地重叠。可选地，防干扰块IPB在基底基板BS上的正投影与第三晶体管T3的有源层ACT3在基底基板BS上的正投影至少部分地重叠。可选地，防干扰块IPB在基底基板BS上的正投影与第一晶体管T1的漏极D1在基底基板BS上的正投影至少部分重叠。可选地，防干扰块IPB的一部分在基底基板BS上的正投影和多个电压供应线中的相应一个电压供应线的一部分在基底基板BS上的正投影共同地与第三晶体管T3的有源层ACT3的一部分在基底基板BS上的正投影重叠。
如在此所使用的，有源层是指晶体管的包括半导体材料层的至少一部分的组件，该半导体材料层的至少一部分在基底基板上的正投影与栅极在基底基板上的正投影重叠。如这里所使用的，源极指的是连接到有源层的一侧的晶体管的组件，漏极指的是连接到有源层的另一侧的晶体管的组件。在双栅极型晶体管(例如，第三晶体管T3)的情况下，有源层是指晶体管的包括半导体材料层的第一部分、半导体材料层的第二部分、和在第一部分与第二部分之间的第三部分的组件，半导体材料层的第一部分在基底基板上的正投影与第一栅极在基底基板上的正投影重叠，半导体材料层的第二部分在基底基板上的正投影与第二栅极在基底基板上的正投影重叠。在双栅极型晶体管的情况中，源极是指晶体管的连接到第一部分的远离第三部分的一侧的组件，且漏极是指晶体管的连接到第二部分的远离第三部分的一侧的组件。
参考图2A、图3A和图3H，在一些实施例中，阵列基板包括在各个第一子像素sp1中的第一阳极AD1、在各个第二子像素sp2中的第二阳极AD2、在各个第三子像素sp3中的第三阳极AD3、以及在各个第四子像素sp4中的第四阳极AD4。第一阳极AD1、第二阳极AD2、第三阳极AD3和第四阳极AD4分别是分别在各个第一子像素sp1、各个第二子像素sp2、各个第三子像素sp3和各个第四子像素sp4中的第一发光元件、第二发光元件、第三发光元件和第四发光元件的阳极。在一些实施例中，阵列基板还包括位于第一阳极AD1、第二阳极AD2、第三阳极AD3和第四阳极AD4的远离第二平坦化层PLN2的一侧的像素限定层PDL。阵列基板还包括分别延伸穿过像素限定层PDL的第一子像素开口SA1、第二子像素开口SA2、第三子像素开口SA3、第四子像素开口SA4。在一些实施例中，各个第一子像素sp1为红色子像素，第一阳极AD1为红色子像素的阳极；各个第二子像素sp2为第一绿色子像素，第二阳极AD2为第一绿色子像素的阳极；各个第三子像素sp3为蓝色子像素，第三阳极AD3为蓝色子像素的阳极；各个第四子像素sp4为第二绿色子像素，第四阳极AD4为第二绿色子像素的阳极。
在一些实施例中，阵列基板还包括位于第二平坦化层的远离基底基板的一侧的多个间隔物。所述间隔物经配置以在将发光材料沉积到所述阵列基板上的工艺期间，使纯金属掩模(fine metal mask)与所述阵列基板间隔开。通过设置间隔物，可以有效避免在沉积过程中由于纯金属掩模而对像素驱动电路造成的损伤。图5A是示出了根据本公开的一些实施例中的在阵列基板中的多个子像素中的间隔物的布置的示意图。参考图5A，在一些实施例中，多个间隔物包括以第一阵列布置的第一间隔物PS1和以第二阵列布置的第二间隔物PS2。第一阵列与第二阵列彼此交错。第二阵列中的各行第二间隔物PS2位于第一阵列中的两个相应行的第一间隔物PS1之间。第二阵列中的各列第二间隔物PS2位于第一阵列中的两个相应列的第一间隔物PS1之间。第一阵列中的各行第一间隔物PS1位于第二阵列中的两个相应行的第二间隔物PS2之间。第一阵列中的各列第一间隔物PS1位于第二阵列中的两个相应列的第二间隔物PS2之间。
如图5A所示，各行第一间隔物PS1中的两个相邻第一间隔物由八个子像素间隔开；各行第二间隔物PS2中的两个相邻第二间隔物由八个子像素间隔开；各列第一间隔物PS1中的两个相邻第一间隔物由六个子像素间隔开；各列第二间隔物PS2中的两个相邻第二间隔物由六个子像素间隔开。可选地，子像素的数量与间隔物的数量的比在48:1至15:1的范围内，例如48:1至40:1、40:1至35:1、35:1至30:1、30:1至25:1、25:1至20:1或20:1至15:1。可选地，子像素的数量与间隔物的数量的比在28:1至20:1的范围内，例如27:1至21:1、26:1至22:1或25:1至23:1。可选地，如图5A所示，子像素的数目与间隔物的数目的比为24:1。
图5B是示出了根据本公开的一些实施例中的在阵列基板中的间隔物的布置的图。图5B示出了阵列基板中多个间隔物相对于阳极的位置。参考图5B，在一些实施例中，第一间隔物PS1中的各个第一间隔物在第二阳极AD2和第三阳极AD3之间；且第二间隔物PS2中的各个第二间隔物在第三阳极AD3和第四阳极AD4之间。可选地，第一间隔物PS1中的各个第一间隔物位于第二子像素开口SA2和第三子像素开口SA3之间；并且第二间隔物PS2中的各个第二间隔物位于第三子像素开口SA3和第四子像素开口SA4之间。在一个示例中，各个第一子像素sp1为红色子像素，第一阳极AD1为红色子像素的阳极；各个第二子像素sp2为第一绿色子像素，第二阳极AD2为第一绿色子像素的阳极；第三子像素sp3为蓝色子像素，且各个第三阳极AD3为蓝色子像素的阳极；各个第四子像素sp4为第二绿色子像素，第四阳极AD4为第二绿色子像素的阳极。在另一示例中，第一间隔物PS1中的各个第一间隔物位于第一绿色子像素的第二阳极AD2和蓝色子像素的第三阳极AD3之间；且第二间隔物PS2中的各个第二间隔物位于蓝色子像素的第三阳极AD3和第二绿色子像素的第四阳极AD4之间。在另一个示例中，第一间隔物PS1中的各个第一间隔物位于第一绿色子像素的第二子像素开口SA2和蓝色子像素的第三子像素开口SA3之间；且第二间隔物PS2中的各个第二间隔物位于蓝色子像素的第三子像素开口SA3和第二绿色子像素的第四子像素开口SA4之间。
在一些实施例中，第一间隔物PS1中的各个第一间隔物的平均占据面积在10μm2至500μm2的范围内，例如，10μm2至50μm2、50μm2至100μm2、100μm2至150μm2、150μm2至200μm2、200μm2至250μm2、250μm2至300μm2、300μm2至350μm2、350μm2至400μm2、400μm2至450μm2、或450μm2至500μm2；并且第二间隔物PS2中的各个第二间隔物的平均占据面积在10μm2至500μm2的范围内，例如，10μm2至50μm2、50μm2至100μm2、100μm2至150μm2、150μm2至200μm2、200μm2至250μm2、250μm2至300μm2、300μm2至350μm2、350μm2至400μm2、400μm2至450μm2、或450μm2至500μm2。可选地，第一间隔物PS1中的各个第一间隔物的平均占据面积在80μm2至120μm2的范围内，例如，80μm2至90μm2、90μm2至100μm2、100μm2至110μm2或110μm2至120μm2；并且第二间隔物PS2中的各个第二间隔物的平均占据面积在80μm2至120μm2的范围内，例如，80μm2至90μm2、90μm2至100μm2、100μm2至110μm2或110μm2至120μm2。可选地，第一间隔物PS1中的各个第一间隔物的平均占据面积为100μm2；并且第二间隔物PS2中的各个第二间隔物的平均占据面积为100μm2。可选地，所述多个子像素中的各个子像素的平均占据面积在1400μm2至2000μm2的范围内，例如1400μm2至1500μm2、1500μm2至1600μm2、1600μm2至1700μm2、1700μm2至1800μm2、1800μm2至1900μm2或1900μm2至2000μm2。可选地，多个子像素中的各个子像素的平均占据面积是1676μm2。可选地，第一间隔物PS1和第二间隔物PS2的总占据面积相对于多个子像素的总占据面积的百分比在0.01％至1％的范围内，例如，0.01％至0.05％、0.05％至0.1％、0.1％至0.15％、0.15％至0.20％、0.20％至0.25％、0.25％至0.30％、0.30％至0.35％、0.35％至0.40％、0.40％至0.45％、0.45％至0.50％、0.50％至0.55％、0.55％至0.60％、0.60％至0.65％、0.65％至0.70％、0.70％至0.75％、0.75％至0.80％、0.80％至0.85％、0.85％至0.90％、0.90％至0.95％或0.95％至1.0％。可选地，第一间隔物PS1和第二间隔物PS2的总占据面积相对于多个子像素的总占据面积的百分比在0.15％至0.35％的范围内，例如，0.15％至0.20％、0.20％至0.25％、0.25％至0.30％、或0.30％至0.35％。可选地，第一间隔物PS1和第二间隔物PS2的总占据面积相对于多个子像素的总占据面积的百分比是0.25％。
本公开的发明人发现，意想不到且令人惊讶的是，本阵列基板中的间隔物的布置与分布，可有效地减少或防止在发光材料沉积过程中的间隔物残留物的污染，且同时仍可有效地防止像素驱动电路的损坏。此外，在典型的阵列基板中的子像素的数量与间隔物的数量的比可以从例如8:1的典型值减小到等于或大于20:1的值。此外，可以将间隔物的总占据面积相对于多个子像素的总占据面积的百分比从例如2％的典型值减少到等于或小于0.35％。
参考图5A和图5B，在一些实施例中，多个子像素sp被布置成沿第一方向DR1的多行和沿第二方向DR2的多列的阵列。各行第一间隔物PS1沿第一方向DR1。各行第二间隔物PS2沿着第一方向DR1。各列第一间隔物PS1沿着第二方向DR2。各列第二间隔物PS2沿着第二方向DR2。
参考图5A和图5B，在一些实施例中，各行第一间隔物中的两个相邻的第一间隔物被间隔开第一阳极间距离IAD1的两倍，第一阳极间距离IAD1是沿着第一方向DR1并且在分别来自沿着第一方向DR1的两个最相邻的第三发光元件的两个最相邻的第三阳极的中心之间的距离。可选地，各行第二间隔物中的两个相邻的第二间隔物被间隔开第一阳极间距离IAD1的两倍。在一些实施例中，各列第一间隔物中的两个相邻的第一间隔物被间隔开第二阳极间距离IAD2的三倍，第二阳极间距离IAD2是沿着第二方向DR2的并且在分别来自沿着第二方向DR2的两个最相邻的第三发光元件的两个最相邻的第三阳极的中心之间的距离。可选地，各列第二间隔物中的两个相邻的第二间隔物被间隔开第二阳极间距离IAD2的三倍。
参考图5A和图5B，在一些实施例中，第一间隔物PS1中的各个第一间隔物在基底基板上的正投影与第二阳极AD2在基底基板上的正投影至少部分地重叠。可选地，第二间隔物PS2中的各个第二间隔物在基底基板上的正投影与第四阳极AD4在基底基板上的正投影至少部分地重叠。
参考图5A和图5B，在一些实施例中，沿着第一方向DR1的第一虚拟线穿过第一间隔物PS1中的相应一个和第四通孔V2-1。可选地，沿着第一方向DR1的第二虚拟线VL2穿过第二间隔物PS2中的相应一个和第十通孔V4-1。
图6A示出了根据本公开的一些实施例中使用第三掩模板在阵列基板中形成第三发光层。图6B示出了根据本公开的一些实施例中使用第二掩模板在阵列基板中形成第二发光层。图6C示出了根据本公开的一些实施例中使用第四掩模板在阵列基板中形成第四发光层。图6D示出了根据本公开的一些实施例中使用第一掩模板在阵列基板中形成第一发光层。图6E示出了根据本公开的一些实施例中第一掩模板、第二掩模板、第三掩模板和第四掩模板的开口的边界相对于阵列基板中的相应第一间隔物的相对位置。参考图6A到图6E，在形成间隔物(第一间隔物PS1和第二间隔物PS2)之后，将掩模板(例如，纯金属掩模板)放置在间隔物上，用于在阳极顶部沉积发光材料。在一个示例中，第一掩模板MK1用于在第一子像素的第一阳极AD1上形成第一发光层(图6D)，第二掩模板MK2用于在第二子像素的第二阳极AD2上形成第二发光层(图6B)，第四掩模板MK4用于在第四子像素的第四阳极AD2上形成第四发光层(图6C)，第三掩模板MK3用于在第三子像素的第三阳极AD3上形成第三发光层(图6A)。图6D和图6E示出了第一掩模板MK1的开口BA1的第一边界。图6B和图6E示出了第二掩模板MK2的开口BA2的第二边界。图6C和图6E示出了第四掩模板MK4的开口BA4的第四边界。图6D和图6E示出了第三掩模板MK3的开口BA3的第三边界。
如图6A所示，第三掩模板MK3的开口BA3的第三边界的一部分在基底基板上的正投影与相应的第一间隔物PS1的第一中心线ML1的正投影基本上重叠。第一中心线ML1具有相对于第一方向DR1的第一倾斜角α。如本文所用，术语“基本上重叠”是指两个正投影彼此重叠至少50％，例如至少60％、至少70％、至少80％、至少90％、至少95％、至少99％或100％。
如图6B所示，第二掩模板MK2的开口BA2的第二边界的一部分在基底基板上的正投影与相应的第一间隔物PS1的第一中心线ML1的正投影基本上重叠。第一中心线ML1具有相对于第一方向DR1的第一倾斜角α。
参考图6A、图6B和图6E，在一些实施例中，第三掩模板MK3的开口BA3的第三边界的一部分在基底基板上的正投影与相应的第一间隔物PS1的第一中心线ML1的正投影基本上重叠，并且第二掩模板MK2的开口BA2的第二边界的一部分在基底基板上的正投影与相应的第一间隔物PS1的第一中心线ML1的正投影基本上重叠。第一中心线ML1具有相对于第一方向DR1的第一倾斜角α。可选地，第一倾斜角α在40度至80度的范围内，例如，40度至50度、50度至60度、60度至70度或70度至80度。可选地，第一倾斜角α为60度。
图6F示出了根据本公开的一些实施例中发光层相对于阵列基板中的相应第一间隔物的相对位置。参考图6F，在一些实施例中，阵列基板还包括第一发光层EM1，其位于第一阳极AD1的远离基底基板的一侧；第二发光层EM2，其位于第二阳极AD2的远离基底基板的一侧；第三发光层EM3，其位于第三阳极AD3的远离基底基板的一侧；以及第四发光层EM4，其位于第四阳极AD4的远离基底基板的一侧。在一个示例中，第一子像素是红色子像素，第一阳极AD1是红色子像素的阳极，第一发光层EM1是红色发光层；第二子像素是第一绿色子像素，第二阳极AD2是第一绿色子像素的阳极，第二发光层EM2是绿色发光层；第三子像素是蓝色子像素，第三阳极AD3是蓝色子像素的阳极，第三发光层EM3是蓝色发光层；第四子像素是第二绿色子像素，第四阳极AD4是第二绿色子像素的阳极，第四发光层EM4也是绿色发光层。
图6G是围绕图6F中的相应第一间隔物的区域的放大视图。参考图6F和图6G，在一些实施例中，第三发光层EM3在基底基板上的正投影与相应的第一间隔物PS1在基底基板上的正投影部分重叠；第二发光层EM2在基底基板上的正投影与相应的第一间隔物PS1在基底基板上的正投影部分重叠。第三发光层EM3的穿过相应的第一间隔物PS1的第一边缘E1基本上平行于相应的第一间隔物PS1的第一中心线ML1；并且第二发光层EM2的穿过相应第一间隔物PS1的第二边缘E2基本上平行于相应第一间隔物PS1的第一中心线ML1。如本文所用，术语“基本上平行”是指两条线之间的角度在0度至约15度的范围内，例如0度至约5度、5度至约10度或10度至约15度。
可选地，第一边缘E1沿垂直于第一中心线ML1的方向与第一中心线ML1间隔开第一距离d1；并且第二边缘E2沿垂直于第一中心线ML1的方向与第一中心线ML1间隔开第二距离d2。可选地，沿着第一边缘E1的第一距离d1的平均值与沿着第二边缘E2的第二距离d2的平均值基本相同。如本文所用，术语“基本上相同”是指两个值之间的差异不超过基值(例如，两个值中的一个)的10％，例如不超过基值的8％、不超过6％、不超过4％、不超过2％、不超过1％、不超过0.5％、不超过0.1％、不超过0.05％和不超过0.01％。可选地，第一边缘E1与第一中心线ML1基本上重叠。可选地，第二边缘E2与第一中心线ML1基本上重叠。
图6H是沿图6F中的L-L'线的截面图。参照图6H，在一些实施例中，显示面板在显示区域中包括基底基板BS(例如，柔性基底基板)；在基底基板BS上的半导体材料层SML(也参见图3C)；栅极绝缘层GI，其位于半导体材料层SML的远离基底基板BS的一侧；绝缘层IN，其位于栅极绝缘层GI的远离基底基板BS的一侧；层间电介质层ILD，其位于绝缘层IN的远离栅极绝缘层GI的一侧；中继电极层(例如，如图6H所示的相应第二中继电极RE2和相应第三中继电极RE3)，其位于层间电介质层ILD的远离绝缘层IN的一侧；第一平坦化层PLN1，其位于中继电极层的远离层间电介质层ILD的一侧；阳极接触焊盘层(例如，如图6H中所示的相应的第二阳极接触焊盘ACP2和相应的第三阳极接触焊盘ACP3)，其位于第一平坦化层PLN1的远离层间电介质层ILD的一侧；第二平坦化层PLN2，其位于所述阳极接触焊盘层的远离所述第一平坦化层PLN1的一侧；像素限定层PDL，其限定子像素开口并且位于所述第二平坦化层PLN2的远离所述基底基板BS的一侧；间隔物层(例如，如图6H所示的第一间隔物PS1中的相应一个)，其位于像素限定层PDL的远离第二平坦化层PLN2的一侧；阳极层(例如，如图6H中所示的第二阳极AD2和第三阳极AD3)，其位于第二平坦化层PLN2的远离第一平坦化层PLN1的一侧；以及发光层(例如，第二发光层EM2和第三发光层EM3)，其位于阳极层远离第二平坦化层PLN2的一侧；以及阴极层CD，其位于发光层的远离阳极层的一侧。
图6I示出了根据本公开的一些实施例中使用相同的掩模板在阵列基板中形成第二发光层和第四发光层。参考图6I，在一个示例中，使用同一掩模板MK24在第二子像素的第二阳极AD2上形成第二发光层，并在第四子像素的第四阳极AD4上形成第四发光层(图6B)。图6I中示出了同一掩模板MK24的开口BA2的第二边界和同一掩模板MK24的开口BA4的第四边界。
图7A示出了根据本公开的一些实施例中使用第三掩模板在阵列基板中形成第三发光层。图7B示出了根据本公开的一些实施例中使用第二掩模板在阵列基板中形成第二发光层。图7C示出了根据本公开的一些实施例中使用第四掩模板在阵列基板中形成第四发光层。图7D示出了根据本公开的一些实施例中使用第一掩模板在阵列基板中形成第一发光层。图7E示出了根据本公开的一些实施例中第一掩模板、第二掩模板、第三掩模板和第四掩模板的开口的边界相对于阵列基板中的相应第二间隔物的相对位置。参考图7A到图7E，在形成间隔物(第一间隔物PS1和第二间隔物PS2)之后，将掩模板(例如，纯金属掩模板)放置在间隔物上，以用于在阳极的顶部沉积发光材料。在一个示例中，第一掩模板MK1用于在第一子像素的第一阳极AD1上形成第一发光层(图7D)，第二掩模板MK2用于在第二子像素的第二阳极AD2上形成第二发光层(图7B)，第三掩模板MK3用于在第三子像素的第三阳极AD3上形成第三发光层(图7A)，以及第四掩模板MK4用于在第四子像素的第四阳极AD4上形成第四发光层(图7C)。图7D和图7E示出了第一掩模板MK1的开口BA1的第一边界。图7B和图7E示出了第二掩模板MK2的开口BA2的第二边界。图7C和图7E示出了第四掩模板MK4的开口BA4的第四边界。图7D和图7E示出了第三掩模板MK3的开口BA3的第三边界。
如图7A所示，第三掩模板MK3的开口BA3的第三边界的一部分在基底基板上的正投影与相应的第二间隔物PS2的第二中心线ML2的正投影基本上重叠。第二中心线ML2具有相对于第一方向DR1的第二倾斜角β。
如图7C所示，第四掩模板MK4的开口BA4的第四边界的一部分在基底基板上的正投影与相应的第二间隔物PS2的第二中心线ML2的正投影基本上重叠。第二中心线ML2具有相对于第一方向DR1的第二倾斜角β。
参考图7A、图7B和图7E，在一些实施例中，第三掩模板MK3的开口BA3的第三边界的一部分在基底基板上的正投影与相应的第二间隔物PS2的第二中心线ML2的正投影基本上重叠，并且第四掩模板MK4的开口BA4的第四边界的一部分在基底基板上的正投影与相应的第二间隔物PS2的第二中心线ML2的正投影基本上重叠。第二中心线ML2具有相对于第一方向DR1的第二倾斜角β。可选地，第二倾斜角β在10度至50度的范围内，例如，10度至20度、20度至30度、30度至40度或40度至50度。可选地，第二倾斜角β为30度。
图7F示出了根据本公开的一些实施例中发光层相对于阵列基板中的相应第二间隔物的相对位置。参考图7F，在一些实施例中，阵列基板还包括第一发光层EM1，其位于第一阳极AD1的远离基底基板的一侧；第二发光层EM2，其位于第二阳极AD2的远离基底基板的一侧；第三发光层EM3，其位于第三阳极AD3的远离基底基板的一侧；以及第四发光层EM4，其位于第四阳极AD4的远离基底基板的一侧。在一个示例中，第一子像素是红色子像素，第一阳极AD1是红色子像素的阳极，第一发光层EM1是红色发光层；第二子像素是第一绿色子像素，第二阳极AD2是第一绿色子像素的阳极，第二发光层EM2是绿色发光层；第三子像素是蓝色子像素，第三阳极AD3是蓝色子像素的阳极，第三发光层EM3是蓝色发光层；第四子像素是第二绿色子像素，第四阳极AD4是第二绿色子像素的阳极，第四发光层EM4也是绿色发光层。
图7G是围绕图7F中的相应第二间隔物的区域的放大视图。参考图7F和图7G，在一些实施例中，第三发光层EM3在基底基板上的正投影与相应的第二间隔物PS2在基底基板上的正投影部分重叠；第四发光层EM4在基底基板上的正投影与相应的第二间隔物PS2在基底基板上的正投影部分重叠。第三发光层EM3的穿过相应的第二间隔物PS2的第三边缘E3基本上平行于相应的第二间隔物PS2的第二中心线ML2；并且第四发光层EM4的穿过相应第二间隔物PS2的第四边缘E4基本上平行于相应第二间隔物PS2的第二中心线ML2。
可选地，第三边缘E3沿垂直于第二中心线ML2的方向与第二中心线ML2间隔开第三距离d3；第四边缘E4沿垂直于第二中心线ML2的方向与第二中心线ML2间隔开第四距离d4。可选地，沿着第三边缘E3的第三距离d3的平均值与沿着第四边缘E4的第四距离d4的平均值基本相同。可选地，第三边缘E3与第二中心线ML2基本上重叠。可选地，第四边缘E4与第二中心线ML2基本上重叠。
图7H示出了根据本公开的一些实施例中使用相同的掩模板在阵列基板中形成第二发光层和第四发光层。参照图7H，在一个示例中，使用相同的掩模板MK24在第二子像素的第二阳极AD2上形成第二发光层，并在第四子像素的第四阳极AD4上形成第四发光层。图7H中示出了同一掩模板MK24的开口BA2的第二边界和同一掩模板MK24的开口BA4的第四边界。
在一些实施例中，在各个子像素中的各个阳极在基底基板上的正投影与在各个子像素中的第一节点在基底基板上的正投影至少部分地重叠。参照图2A、图3A至图3H以及图4A，在一些实施例中，在各个第一子像素sp1中的第一阳极AD1在基底基板BS上的正投影与在各个第一子像素sp1中的节点连接线Cln在基底基板BS上的正投影至少部分地重叠；在各个第二子像素sp2中的第二阳极AD2在基底基板BS上的正投影与在各个第二子像素sp2中的节点连接线Cln在基底基板BS上的正投影至少部分地重叠；在各个第三子像素sp3中的第三阳极AD3在基底基板BS上的正投影与在各个第三子像素sp3中的节点连接线Cln在基底基板BS上的正投影至少部分地重叠；以及在各个第四子像素sp4中的第四阳极AD4在基底基板BS上的正投影与在各个第四子像素sp4中的节点连接线Cln在基底基板BS上的正投影至少部分地重叠。
可选地，在各个第一子像素sp1中的第一阳极AD1在基底基板BS上的正投影与在各个第一子像素sp1中的第一电容器电极Ce1在基底基板BS上的正投影至少部分地重叠；在各个第二子像素sp2中的第二阳极AD2在基底基板BS上的正投影与在各个第二子像素sp2中的第一电容器电极Ce1在基底基板BS上的正投影至少部分地重叠；在各个第三子像素sp3中的第三阳极AD3在基底基板BS上的正投影与在各个第三子像素sp3中的第一电容器电极Ce1在基底基板BS上的正投影至少部分地重叠；以及在各个第四子像素sp4中的第四阳极AD4在基底基板BS上的正投影与在各个第四子像素sp4中的第一电容器电极Ce1在基底基板BS上的正投影至少部分地重叠。
可选地，在各个第一子像素sp1中的第一阳极AD1在基底基板BS上的正投影与在各个第一子像素sp1中的第二电容器电极Ce2在基底基板BS上的正投影至少部分地重叠；在各个第二子像素sp2中的第二阳极AD2在基底基板BS上的正投影与在各个第二子像素sp2中的第二电容器电极Ce2在基底基板BS上的正投影至少部分地重叠；在各个第三子像素sp3中的第三阳极AD3在基底基板BS上的正投影与在各个第三子像素sp3中的第二电容器电极Ce2在基底基板BS上的正投影至少部分地重叠；以及在各个第四子像素sp4中的第四阳极AD4在基底基板BS上的正投影与在各个第四子像素sp4中的第二电容器电极Ce2在基底基板BS上的正投影至少部分地重叠。
可选地，在各个第一子像素sp1中的第一阳极AD1在基底基板BS上的正投影与在各个第一子像素sp1中的驱动晶体管Td的有源层ACTd在基底基板BS上的正投影至少部分地重叠；在各个第二子像素sp2中的第二阳极AD2在基底基板BS上的正投影与在各个第二子像素sp2中的驱动晶体管Td的有源层ACTd在基底基板BS上的正投影至少部分地重叠；在各个第三子像素sp3中的第三阳极AD3在基底基板BS上的正投影与在各个第三子像素sp3中的驱动晶体管Td的有源层ACTd在基底基板BS上的正投影至少部分地重叠；以及在各个第四子像素sp4中的第四阳极AD4在基底基板BS上的正投影与在各个第四子像素sp4中的驱动晶体管Td的有源层ACTd在基底基板BS上的正投影至少部分地重叠。
可选地，在各个第一子像素sp1中的第一阳极AD1在基底基板BS上的正投影覆盖在各个第一子像素sp1中的在连接至第一电容器电极Ce1的位置处的节点连接线Cln的一部分在基底基板BS上的正投影；在各个第二子像素sp2中的第二阳极AD2在基底基板BS上的正投影覆盖在各个第二子像素sp2中的在连接至第一电容器电极Ce1的位置处的节点连接线Cln的一部分在基底基板BS上的正投影；在各个第三子像素sp3中的第三阳极AD3在基底基板BS上的正投影覆盖在各个第三子像素sp3中的在连接至第一电容器电极Ce1的位置处的节点连接线Cln的一部分在基底基板BS上的正投影；以及在各个第四子像素sp4中的第四阳极AD4在基底基板BS上的正投影覆盖在各个第四子像素sp4中的在连接至第一电容器电极Ce1的位置处的节点连接线Cln的一部分在基底基板BS上的正投影。
在本阵列基板中，阳极的正投影分别与像素驱动电路的节点至少部分重叠，在各个子像素中的在各个阳极之间的负载和在各个像素驱动电路之间的负载可保持彼此一致，从而提高了图像显示均匀性。
图8A是示出了根据本公开的一些实施例中的在阵列基板中的阳极、第一信号线层和半导体材料层的图。图8B是沿图8A中的E-E'线的截面图。参考图8A和图8B，在一些实施例中，第三阳极AD3在基底基板BS上的正投影与相应第三子像素中的第三晶体管在基底基板BS上的正投影至少部分重叠，并且与邻近相应第三子像素的相应第四子像素中的第三晶体管在基底基板BS上的正投影至少部分重叠。可选地，第三阳极AD3在基底基板BS上的正投影覆盖相应第三子像素中的第三晶体管的源极S3在基底基板BS上的正投影，与相应第三子像素中的第三晶体管的有源层ACT3在基底基板BS上的正投影部分重叠，并且与相应第四子像素中的第三晶体管的有源层ACT3在基底基板BS上的正投影部分重叠。
图8C是沿图8A中的F-F'线的截面图。参考图8A和图8C，在一些实施例中，第一阳极AD1在基底基板BS上的正投影与相应第一子像素中的第三晶体管在基底基板BS上的正投影至少部分重叠。可选地，第一阳极AD1在基底基板BS上的正投影与相应第一子像素中的第三晶体管的源极S3在基底基板BS上的正投影部分重叠，并且与相应第一子像素中的第三晶体管的有源层ACT3在基底基板BS上的正投影部分重叠。
在本阵列基板中，所述阳极的正投影分别与所述第三晶体管的有源层至少部分地重叠。因为阳极通常由反射材料制成，所以它们可以防止紫外线照射在有源层上，从而保护晶体管。
图8D是沿图8A中的G-G'线的截面图。参照图8A与图8D，在一些实施例中，第四阳极AD4在基底基板BS上的正投影与相应第二子像素中的第三晶体管在基底基板BS上的正投影至少部分重叠。可选地，第四阳极AD4在基底基板BS上的正投影与相应第二子像素中的第三晶体管的源极S3在基底基板BS上的正投影部分重叠，并且与相应第二子像素中的第三晶体管的有源层ACT3在基底基板BS上的正投影部分重叠。
参考图8A，以逆时针方向，各个第三阳极RAD3分别与第一相应的第四阳极RAD4-1、第一相应的第一阳极RAD1-1、第一相应的第二阳极RAD2-1、第二相应的第一阳极RAD1-2、第二相应的第四阳极RAD4-2、第二相应的第二阳极RAD2-2、和第三相应的第一阳极RAD1-3相邻。可选地，以顺时针方向，各个第三阳极RAD3分别与第一相应的第四阳极RAD4-1、第一相应的第一阳极RAD1-1、第一相应的第二阳极RAD2-1、第二相应的第一阳极RAD1-2、第二相应的第四阳极RAD4-2、第二相应的第二阳极RAD2-2、和第三相应的第一阳极RAD1-3相邻。可选地，各个第三阳极RAD3与第一相应的第四阳极RAD4-1、第一相应的第一阳极RAD1-1、第一相应的第二阳极RAD2-1、第二相应的第一阳极RAD1-2、虚拟线VL或第三相应的第一阳极RAD1-3中的任一个之间的最短距离在2.0μm至22μm的范围内，该虚拟线VL穿过分别来自第二相应的第四阳极RAD4-2和第二相应的第二阳极RAD2-2的共线边缘。可选地，各个第三阳极RAD3和第一相应的第四阳极RAD4-1之间的最短距离小于各个第三阳极RAD3和第三相应的第一阳极RAD1-3之间的最短距离，小于各个第三阳极RAD3和第一相应的第一阳极RAD1-1之间的最短距离，小于各个第三阳极RAD3和第二相应的第一阳极RAD1-2之间的最短距离，小于各个第三阳极RAD3和穿过分别来自第二相应的第四阳极RAD4-2和第二相应的第二阳极RAD2-2的共线边缘的虚拟线之间的最短距离，并且小于各个第三阳极RAD3和第一相应的第二阳极RAD2-1之间的最短距离。可选地，各个第三阳极RAD3和第三相应的第一阳极RAD1-3之间的最短距离大于各个第三阳极RAD3和第一相应的第一阳极RAD1-1之间的最短距离，该各个第三阳极RAD3和第一相应的第一阳极RAD1-1之间的最短距离大于各个第三阳极RAD3和第二相应的第一阳极RAD1-2之间的最短距离，该各个第三阳极RAD3和第二相应的第一阳极RAD1-2之间的最短距离大于各个第三阳极RAD3和穿过分别来自第二相应的第四阳极RAD4-2和第二相应的第二阳极RAD2-2的共线边缘的虚拟线之间的最短距离，该各个第三阳极RAD3和虚拟线之间的最短距离大于各个第三阳极RAD3和第一相应的第二阳极RAD2-1之间的最短距离，该各个第三阳极RAD3和第一相应的第二阳极RAD2-1之间的最短距离大于各个第三阳极RAD3和第一相应的第四阳极RAD4-1之间的最短距离。可选地，各个第三阳极RAD3和第一相应的第四阳极RAD4-1之间的最短距离b1在2.0μm至5.0μm的范围内(例如，2.0μm至2.5μm、2.5μm至3.0μm、3.0μm至3.5μm、3.5μm至4.0μm、4.0μm至4.5μm、4.5μm至5.0μm或可选地为4.0μm)；各个第三阳极RAD3和第一相应的第一阳极RAD1-1之间的最短距离b2在8.0μm至20.0μm的范围内(例如，8.0μm至9.0μm、9.0μm至10.0μm、10.0μm至11.0μm、11.0μm至12.0μm、12.0μm至13.0μm、13.0μm至14.0μm、14.0μm至15.0μm、15.0μm至16.0μm、16.0μm至17.0μm、17.0μm至18.0μm、18.0μm至19.0μm、19.0μm至20.0μm、或可选地为13.7μm)；各个第三阳极RAD3和第一相应的第二阳极RAD2-1之间的最短距离b3在5.0μm至15.0μm的范围内(例如，5.0μm至6.0μm、6.0μm至7.0μm、7.0μm至8.0μm、8.0μm至9.0μm、9.0μm至10.0μm、10.0μm至11.0μm、11.0μm至12.0μm、12.0μm至13.0μm、13.0μm至14.0μm、14.0μm至15.0μm、或可选地为9.5μm)；各个第三阳极RAD3和第二相应的第一阳极RAD1-2之间的最短距离b4在7.0μm至17.0μm的范围内(例如，7.0μm至8.0μm、8.0μm至9.0μm、9.0μm至10.0μm、10.0μm至11.0μm、11.0μm至12.0μm、12.0μm至13.0μm、13.0μm至14.0μm、14.0μm至15.0μm、15.0μm至16.0μm、16.0μm至17.0μm、或可选地为9.5μm)；各个第三阳极RAD3和穿过分别来自第二相应的第四阳极RAD4-2和第二相应的第二阳极RAD2-2的共线边缘的虚拟线之间的最短距离b5在5.0μm至16.0μm的范围内(例如，5.0μm至6.0μm、6.0μm至7.0μm、7.0μm至8.0μm、8.0μm至9.0μm、9.0μm至10.0μm、10.0μm至11.0μm、11.0μm至12.0μm、12.0μm至13.0μm、13.0μm至14.0μm、14.0μm至15.0μm、15.0μm至16.0μm、或可选地为10.0μm)；且各个第三阳极RAD3和第三相应的第一阳极RAD1-3之间的最短距离b6在9.0μm至22.0μm的范围内(例如，9.0μm至10.0μm、10.0μm至11.0μm、11.0μm至12.0μm、12.0μm至13.0μm、13.0μm至14.0μm、14.0μm至15.0μm、15.0μm至16.0μm、16.0μm至17.0μm、17.0μm至18.0μm、18.0μm至19.0μm、19.0μm至20.0μm、20.0μm至21.0μm、21.0μm至22.0μm、或可选地为14.8μm)。
图8E是示出了根据本公开的一些实施例中的在阵列基板中的阳极、第一信号线层和半导体材料层的图。参考图8E，以逆时针方向，各个第一阳极RAD1分别与第一相应的第二阳极RAD2-1、第一相应的第四阳极RAD4-1、第一相应的第三阳极RAD3-1、第二相应的第二阳极RAD2-2、第二相应的第三阳极RAD3-2、第二相应的第四阳极RAD4-2、和第三相应的第三阳极RAD3-3相邻。可选地，以顺时针方向，各个第一阳极RAD1分别与第一相应的第二阳极RAD2-1、第一相应的第四阳极RAD4-1、第一相应的第三阳极RAD3-1、第二相应的第二阳极RAD2-2、第二相应的第三阳极RAD3-2、第二相应的第四阳极RAD4-2、和第三相应的第三阳极RAD3-3相邻。可选地，各个第一阳极RAD1与第一相应的第二阳极RAD2-1、第一相应的第四阳极RAD4-1、第一相应的第三阳极RAD3-1、第二相应的第二阳极RAD2-2、第二相应的第三阳极RAD3-2、第二相应的第四阳极RAD4-2、或第三相应的第三阳极RAD3-3中的任一个之间的最短距离在3.0μm至25μm的范围内。可选地，各个第一阳极RAD1和第二相应的第四阳极RAD4-2之间的最短距离小于各个第一阳极RAD1和第二相应的第二阳极RAD2-2之间的最短距离，小于各个第一阳极RAD1和第一相应的第四阳极RAD4-1之间的最短距离，小于各个第一阳极RAD1和第一相应的第三阳极RAD3-1之间的最短距离，小于各个第一阳极RAD1和第二相应的第三阳极RAD3-2之间的最短距离，小于各个第一阳极RAD1和第三相应的第三阳极RAD3-3之间的最短距离，并且小于各个第一阳极RAD1和第一相应的第二阳极RAD2-1之间的最短距离。可选地，各个第一阳极RAD1和第二相应的第二阳极RAD2-2之间的最短距离大于各个第一阳极RAD1和第一相应的第四阳极RAD4-1之间的最短距离，该各个第一阳极RAD1和第一相应的第四阳极RAD4-1之间的最短距离大于各个第一阳极RAD1和第一相应的第三阳极RAD3-1之间的最短距离，该各个第一阳极RAD1和第一相应的第三阳极RAD3-1之间的最短距离大于各个第一阳极RAD1和第二相应的第三阳极RAD3-2之间的最短距离，该各个第一阳极RAD1和第二相应的第三阳极RAD3-2之间的最短距离大于各个第一阳极RAD1和第三相应的第三阳极RAD3-3之间的最短距离，该各个第一阳极RAD1和第三相应的第三阳极RAD3-3之间的最短距离大于各个第一阳极RAD1和第一相应的第二阳极RAD2-1之间的最短距离，该各个第一阳极RAD1和第一相应的第二阳极RAD2-1之间的最短距离大于各个第一阳极RAD1和第二相应的第四阳极RAD4-2之间的最短距离。可选地，各个第一阳极RAD1和第一相应的第二阳极RAD2-1之间的最短距离r1在3.0μm至14.0μm的范围内(例如，3.0μm至4.0μm、4.0μm至5.0μm、5.0μm至6.0μm、6.0μm至7.0μm、7.0μm至8.0μm、8.0μm至9.0μm、9.0μm至10.0μm、10.0μm至11.0μm、11.0μm至12.0μm、12.0至13.0μm、13μm至14.0μm、或可选地为7.85μm)；各个第一阳极RAD1和第一相应的第四阳极RAD4-1之间的最短距离r2在10.0μm至24.0μm的范围内(例如，10.0μm至10.5μm、10.5μm至11.5μm、11.5μm至12.5μm、12.5μm至13.5μm、13.5μm至14.5μm、14.5μm至15.5μm、15.5μm至16.5μm、16.5μm至17.5μm、17.5μm至18.5μm、18.5μm至19.5μm、19.5μm至20.5μm、20.5μm至21.5μm、21.5μm至22.5μm、22.5μm至23.5μm、23.5μm至24μm、或可选地为16.6μm)；各个第一阳极RAD1和第一相应的第三阳极RAD3-1之间的最短距离r3(与b6相同)在9.0μm至21.0μm的范围内(例如，9.0μm至10.0μm、10.0μm至11.0μm、11.0μm至12.0μm、12.0μm至13.0μm、13.0μm至14.0μm、14.0μm至15.0μm、15.0μm至16.0μm、16.0μm至17.0μm、17.0μm至18.0μm、18.0μm至19.0μm、19.0μm至20.0μm、20.0μm至21.0μm、或可选地为14.8μm)；各个第一阳极RAD1和第二相应的第二阳极RAD2-2之间的最短距离r4在11.0μm至25.0μm的范围内(例如，11.0μm至12.0μm、12.0μm至13.0μm、13.0μm至14.0μm、14.0μm至15.0μm、15.0μm至16.0μm、16.0μm至17.0μm、17.0μm至18.0μm、18.0μm至19.0μm、19.0μm至20.0μm、20.0μm至21.0μm、21.0μm至22.0μm、22.0μm至23.0μm、23.0μm至24.0μm、24.0μm至25.0μm、或可选地为18.2μm)；各个第一阳极RAD1和第二相应的第三阳极RAD3-2之间的最短距离r5(与b2相同)在8.0μm至20.0μm的范围内(例如，8.0μm至9.0μm、9.0μm至10.0μm、10.0μm至11.0μm、11.0μm至12.0μm、12.0μm至13.0μm、13.0μm至14.0μm、14.0μm至15.0μm、15.0μm至16.0μm、16.0μm至17.0μm、17.0μm至18.0μm、18.0μm至19.0μm、19.0μm至20.0μm、或可选地为13.7μm)；各个第一阳极RAD1和第二相应的第四阳极RAD4-2之间的最短距离r6在2.5μm至7.5μm的范围内(例如，2.5μm至3.5μm、3.5μm至4.5μm、4.5μm至5.5μm、5.5μm至6.5μm、6.5μm至7.5μm、或可选地为5.0μm)；且各个第一阳极RAD1和第三相应的第三阳极RAD3-3之间的最短距离r7(与b4相同)在7.0μm至16.0μm的范围内(例如，7.0μm至8.0μm、8.0μm至9.0μm、9.0μm至10.0μm、10.0μm至11.0μm、11.0μm至12.0μm、12.0μm至13.0μm、13.0μm至14.0μm、14.0μm至15.0μm、15.0μm至16.0μm，或可选地为9.5μm)。
图8F是示出了根据本公开的一些实施例中的在阵列基板中的阳极、第一信号线层和半导体材料层的图。参考图8F，以逆时针方向，各个第四阳极RAD4分别与相应的第二阳极RAD2、第一相应的第三阳极RAD3-1、第一相应的第一阳极RAD1-1、第二相应的第三阳极RAD3-2、和第二相应的第一阳极RAD1-2相邻。可选地，以顺时针方向，各个第四阳极RAD4分别与相应的第二阳极RAD2、第一相应的第三阳极RAD3-1、第一相应的第一阳极RAD1-1、第二相应的第三阳极RAD3-2、和第二相应的第一阳极RAD1-2相邻。可选地，各个第四阳极RAD4与第一相应的第一阳极RAD1-1、第二相应的第三阳极RAD3-2、或第二相应的第一阳极RAD1-2中的任一个之间的最短距离在2.0μm至25.0μm的范围内。可选地，各个第四阳极RAD4与第二相应的第一阳极RAD1-2之间的最短距离大于各个第四阳极RAD4与第一相应的第一阳极RAD1-1之间的最短距离，且大于各个第四阳极RAD4与第二相应的第三阳极RAD3-2之间的最短距离。可选地，各个第四阳极RAD4与相应的第二阳极RAD2之间且沿着穿过分别来自各个第四阳极RAD4和相应的第二阳极RAD2的共线边缘的虚拟线VL的距离g1在10.0μm到25.0μm的范围内(如，10.0μm至10.5μm、10.5μm至11.5μm、11.5μm至12.5μm、12.5μm至13.5μm、13.5μm至14.5μm、14.5μm至15.5μm、15.5μm至16.5μm、16.5μm至17.5μm、17.5μm至18.5μm、18.5μm至19.5μm、19.5μm至20.5μm、20.5μm至21.5μm、21.5μm至22.5μm、22.5μm至23.5μm、23.5μm至24.5μm、24.5μm至25.0μm或可选地为16.3μm)；第一相应的第三阳极RAD3-1和穿过分别来自各个第四阳极RAD4和相应的第二阳极RAD2的共线边缘的虚拟线VL之间的最短距离g3(与b5相同)在6.0μm至15.0μm(例如，6.0μm至7.0μm、7.0μm至8.0μm、8.0μm至9.0μm、9.0μm至10.0μm、10.0μm至11.0μm、11.0μm至12.0μm、12.0μm至13.0μm、13.0μm至14.0μm、14.0μm至15.0μm，或可选地为10.0μm)的范围内；第一相应的第一阳极RAD1-1的最靠近各个第四阳极的突出部分PP与穿过分别来自各个第四阳极RAD4和相应的第二阳极RAD2的共线边缘的虚拟线VL之间的最短距离g4在5.0μm至16.0μm的范围内(例如，5.0μm至6.0μm、6.0μm至7.0μm、7.0μm至8.0μm、8.0μm至9.0μm、9.0μm至10.0μm、10.0μm至11.0μm、11.0μm至12.0μm、12.0μm至13.0μm、13.0μm至14.0μm、14.0μm至15.0μm、15.0μm至16.0μm、或可选地为10.7μm)；各个第四阳极RAD4和第一相应的第一阳极RAD1-1之间的最短距离g5(与r6相同)在2.5μm至7.5μm的范围内(例如，2.5μm至3.5μm、3.5μm至4.5μm、4.5μm至5.5μm、5.5μm至6.5μm、6.5μm至7.5μm、或可选地为5.0μm)；各个第四阳极RAD4和第二相应的第三阳极RAD3-2之间的最短距离g6(与b1相同)在2.0μm至5.0μm的范围内(例如，2.0μm至2.5μm、2.5μm至3.0μm、3.0μm至3.5μm、3.5μm至4.0μm、4.0μm至4.5μm、4.5μm至5.0μm、或可选地为4.0μm)；以及各个第四阳极RAD4和第二相应的第一阳极RAD1-2之间的最短距离g7(与r2相同)在10.0μm至25.0μm的范围内(例如，10.0μm至10.5μm、10.5μm至11.5μm、11.5μm至12.5μm、12.5μm至13.5μm、13.5μm至14.5μm、14.5μm至15.5μm、15.5μm至16.5μm、16.5μm至17.5μm、17.5μm至18.5μm、18.5μm至19.5μm、19.5μm至20.5μm、20.5μm至21.5μm、21.5μm至22.5μm、22.5μm至23.5μm、23.5μm至24.5μm、24.5μm至25.0μm、或可选地为16.6μm)。
本阵列基板中的最短距离g1大于典型阵列基板中的最短距离。通过扩大最短距离g1，能够使阵列基板上的像素的照度中心的分布更加均匀。
图9A是示出了根据本公开的一些实施例中的在阵列基板中的阳极、第一信号线层、第二信号线层和半导体材料层的图。图9B是沿图9A中的H-H'线的截面图。图9C是沿图9A中的I-I'线的截面图。图9D是沿图9A中的J-J'线的截面图。图9E是沿图9A中的K-K'线的截面图。参考图9A至图9E，在一些实施例中，在各个第一子像素sp1中，第一阳极AD1通过延伸穿过第二平坦化层PLN-2的第一通孔V1-1连接至第一阳极接触焊盘ACP1，第一阳极接触焊盘ACP1通过延伸穿过第一平坦化层PLN-1的第二通孔V1-2连接至第一中继电极RE1，且第一中继电极RE1通过延伸穿过层间电介质层ILD、绝缘层IN和栅极绝缘层GI的第三通孔V1-3连接至各个第一子像素sp1中的第五晶体管的漏极D5；在各个第二子像素sp2中，第二阳极AD2通过延伸穿过第二平坦化层PLN-2的第四通孔V2-1连接至第二阳极接触焊盘ACP2，第二阳极接触焊盘ACP2通过延伸穿过第一平坦化层PLN-1的第五通孔V2-2连接至第二中继电极RE2，且第二中继电极RE2通过延伸穿过层间电介质层ILD、绝缘层IN和栅极绝缘层GI的第六通孔V2-3连接至各个第二子像素sp2中的第五晶体管的漏极D5；在各个第三子像素sp3中，第三阳极AD3通过延伸穿过第二平坦化层PLN-2的第七通孔V3-1连接至第三阳极接触焊盘ACP3，第三阳极接触焊盘ACP3通过延伸穿过第一平坦化层PLN-1的第八通孔V3-2连接至第三中继电极RE3，且第三中继电极RE3通过延伸穿过层间电介质层ILD、绝缘层IN和栅极绝缘层GI的第九通孔V3-3连接至各个第三子像素sp3中的第五晶体管的漏极D5；以及在各个第四子像素sp4中，第四阳极AD4通过延伸穿过第二平坦化层PLN-2的第十通孔V4-1连接至第四阳极接触焊盘ACP4，第四阳极接触焊盘ACP4通过延伸穿过第一平坦化层PLN-1的第十一通孔V4-2连接至第四中继电极RE4，且第四中继电极RE4通过延伸穿过层间电介质层ILD、绝缘层IN和栅极绝缘层GI的第十二通孔V4-3连接至各个第四子像素sp4中的第五晶体管的漏极D5。
如图9B至图9E所示，在一些实施例中，第一阳极接触焊盘ACP1在第二通孔V1-2中的一部分在基底基板BS上的正投影与第一阳极AD1在第一通孔V1-1中的一部分在基底基板BS上的正投影基本上不重叠；且与第一中继电极RE1在第三通孔V1-3中的一部分在基底基板BS上的正投影基本上不重叠；第二阳极接触焊盘ACP2在第五通孔V2-2中的一部分在基底基板BS上的正投影与第二阳极AD2在第四通孔V2-1中的一部分在基底基板BS上的正投影基本上不重叠；且与第二中继电极RE2在第三通孔V2-3中的一部分在基底基板BS上的正投影基本上不重叠；第三阳极接触焊盘ACP3在第八通孔V3-2中的一部分在基底基板BS上的正投影与第三阳极AD3在第七通孔V3-1中的一部分在基底基板BS上的正投影基本上不重叠；且与第三中继电极RE3在第九通孔V3-3中的一部分在基底基板BS上的正投影基本上不重叠；以及第四阳极接触焊盘ACP4在第十一通孔V4-2中的一部分在基底基板BS上的正投影与第四阳极AD4在第十通孔V4-1中的一部分在基底基板BS上的正投影基本上不重叠；且与第四中继电极RE4在第十二通孔V4-3中的一部分于基底基板BS上的正投影基本上不重叠。如本文所用，术语“基本上不重叠”是指两个正交投影至少90％(例如，至少92％、至少94％、至少96％、至少98％、至少99％和100％)不重叠。
可选地，第二通孔V1-2在基底基板BS上的正投影与第一通孔V1-1在基底基板BS上的正投影基本上不重叠；且与第三通孔V1-3在基底基板BS上的正投影基本上不重叠；第五通孔V2-2在基底基板BS上的正投影与第四通孔V2-1在基底基板BS上的正投影基本上不重叠；且与第三通孔V2-3在基底基板BS上的正投影基本上不重叠；第八通孔V3-2在基底基板BS上的正投影与第七通孔V3-1在基底基板BS上的正投影基本上不重叠；且与第九通孔V3-3在基底基板BS上的正投影基本上不重叠；第十一通孔V4-2在基底基板BS上的正投影与第十通孔V4-1在基底基板BS上的正投影基本不重叠；且与第十二通孔V4-3在基底基板BS上的正投影基本上不重叠。通过具有上述非重叠的通孔，可以基本上避免线路开路的问题。此外，与其它阵列基板相比，第二平坦化层PLN2可形成为具有基本上更平坦的表面。
图10示出了根据本公开的一些实施例中的在阵列基板中的子像素开口和通孔之间的相对位置。参考图10，在一些实施例中，阵列基板包括在各个第一子像素sp1中的第一阳极AD1、在各个第二子像素sp2中的第二阳极AD2、在各个第三子像素sp3中的第三阳极AD3、以及在各个第四子像素sp4中的第四阳极AD4。第一阳极AD1、第二阳极AD2、第三阳极AD3和第四阳极AD4分别是分别在各个第一子像素sp1、各个第二子像素sp2、各个第三子像素sp3和各个第四子像素sp4中的第一发光元件、第二发光元件、第三发光元件和第四发光元件的阳极。在一些实施例中，阵列基板还包括位于第一阳极AD1、第二阳极AD2、第三阳极AD3和第四阳极AD4的远离第二平坦化层PLN2的一侧的像素限定层PDL。阵列基板还包括分别延伸穿过像素限定层PDL的第一子像素开口SA1、第二子像素开口SA2、第三子像素开口SA3、第四子像素开口SA4。可选地，第一发光元件的第一发光层、第二发光元件的第二发光层、第三发光元件的第三发光层和第四发光元件的第四发光层分别通过第一子像素开口SA1、第二子像素开口SA2、第三子像素开口SA3、第四子像素开口SA4分别连接到第一发光元件的第一阳极AD1、第二发光元件的第二阳极AD2、第三发光元件的第三阳极AD3和第四发光元件的第四阳极AD4。
在一些实施例中，第一阳极的除了具有第一通孔的边缘之外的边缘与第一子像素开口之间的最短距离是不同的。可选地，第三阳极的除了具有第七通孔的边缘之外的边缘与第三子像素开口之间的最短距离是不同的。可选地，第四阳极的除了具有第十通孔的边缘之外的边缘与第四子像素开口之间的最短距离是不同的。
在一些实施例中，第一通孔V1-1和第一子像素开口SA1之间的最短距离d1在9.0μm至15.0μm的范围内，例如，9.0μm至10.0μm、10.0μm至11.0μm、11.0μm至12.0μm、12.0μm至13.0μm、13.0μm至14.0μm、或14.0μm至15.0μm。可选地，最短距离d1是11.7μm。在一些实施例中，第四通孔V2-1和第二子像素开口SA2之间的最短距离d2在2.0μm至6.0μm的范围内，例如，2.0μm至3.0μm、3.0μm至4.0μm、4.0μm至5.0μm、或5.0μm至6.0μm。可选地，最短距离d2是3.7μm。在一些实施例中，第七通孔V3-1和第三子像素开口SA3之间的最短距离d3在4.5μm至10.5μm的范围内，例如，4.5μm至5.5μm、5.5μm至6.5μm、6.5μm至7.5μm、7.5μm至8.5μm、8.5μm至9.5μm、或9.5μm至10.5μm。可选地，最短距离d3是7.4μm。在一些实施例中，第十通孔V4-1和第四子像素开口SA4之间的最短距离d4在2.0μm至6.0μm的范围内，例如，2.0μm至3.0μm、3.0μm至4.0μm、4.0μm至5.0μm、或5.0μm至6.0μm。可选地，最短距离d4是3.4μm。通过将各个通孔和各个子像素开口隔开，可以实现各个阳极的增强的表面均匀性。
参考图10，在一些实施例中，第一通孔V1-1、第二通孔V1-2和第三通孔V1-3沿着基本平行于第二方向DR2的方向布置；第四通孔V2-1、第五通孔V2-2和第六通孔V2-3沿着基本平行于第二方向DR2的方向布置；第八通孔V3-2和第九通孔V3-3沿着基本上平行于第二方向DR2的方向布置；第十通孔V4-1、第十一通孔V4-2和第十二通孔V4-3沿着基本平行于第二方向DR2的方向布置。然而，第七通孔V3-1和第八通孔V3-2沿着相对于第二方向DR2成大于15度的倾斜角的方向布置。
参考图10、图3G和图9A至图9E，在一些实施例中，第一阳极接触焊盘ACP1具有通过第一通孔V1-1连接到第一阳极AD1的第一部分、通过第二通孔V1-2连接到第一中继电极RE1的第二部分；第一阳极接触焊盘ACP1具有基本矩形的形状，其中第一部分和第二部分沿着基本上平行于第二方向DR2的方向布置。可选地，第二阳极接触焊盘ACP2具有通过第四通孔V2-1连接至第二阳极AD2的第三部分、通过第五通孔V2-2连接至第二中继电极RE2的第四部分；第二阳极接触焊盘ACP2具有基本矩形的形状，其中第三部分和第四部分沿基本上平行于第二方向DR2的方向布置。可选地，第三阳极接触焊盘ACP3具有通过第七通孔V3-1连接到第三阳极AD3的第五部分，通过第八通孔V3-2连接到第三中继电极RE3的第六部分；第三阳极接触焊盘ACP3具有基本哑铃形的形状，其中第五部分和第六部分沿着相对于第二方向DR2成大于15度的倾斜角的方向布置。可选地，第四阳极接触焊盘ACP4具有通过第十通孔V4-1连接至第四阳极AD4的第七部分、通过第十一通孔V4-2连接至第四中继电极RE4的第八部分；第四阳极接触焊盘ACP4具有基本矩形的形状，其中第七部分和第八部分沿着基本上平行于第二方向DR2的方向布置。
图11示出了根据本公开的一些实施例中的电压供应线的部分结构。参考图11，在一些实施例中，电压供应线Vdd包括第一平行部分PA1、第二平行部分PA2、第三平行部分PA3、沿着第一倾斜方向IDR1连接第一平行部分PA1和第二平行部分PA2的第一倾斜部分INP1、以及沿着第二倾斜方向IDR2连接第二平行部分PA2和第三平行部分PA3的第二倾斜部分INP2。第一平行部分PA1、第二平行部分PA2和第三平行部分PA3分别沿着基本上平行于第二方向DR2的方向延伸。第一倾斜部分INP1沿着相对于第一方向DR1的第一倾斜角α1延伸。第二倾斜部分INP2沿着相对于第一方向DR2的第二倾斜角α2延伸。可选地，第一倾斜角α1和第二倾斜角α2互为补角，例如，α1+α2＝180°。第一连接部分INP1沿着基本上平行于第一倾斜方向IDR1的方向延伸。第二连接部分INP2沿着基本上平行于第二倾斜方向IDR2的方向延伸。如本文所使用的，术语“基本上平行”意味着角度在0度到大约45度的范围内，例如0度到大约5度，0度到大约10度，0度到大约15度，0度到大约20度，0度到大约25度，0度到大约30度。可选地，第一平行部分PA1和第三平行部分PA3例如沿着第二方向DR2基本上对齐。
参照图11、图3A、图4B，第一连接部分INP1、第二平行部分PA2以及第二连接部分INP2共同围绕连接部分CP的一侧，所述连接部分CP通过延伸穿过第一平坦化层PLN-1的通孔v4-1连接至多条数据线DL中的相应一条，并通过延伸穿过层间电介质层ILD、绝缘层IN以及栅极绝缘层GI的通孔v4-2连接至第二晶体管的源极S2。
图12示出了根据本公开的一些实施例中的防干扰块的详细结构。参考图3A、图4B和图12，在一些实施例中，防干扰块IPB还包括基部B、第一臂AM1和第二臂AM2。电压供应线Vdd通过第三主通孔v3连接到基部B。可选地，第一臂AM1包括第一末端部分TP1和连接基部B和第一末端部分TP1的第一连接桥部分CP1。可选地，第二臂AM2包括第二末端部分TP2，以及连接基部B和第二末端部分TP2的第二连接桥部分CP2。
可选地，第一末端部分TP1和第一连接桥部分CP1沿着基本上平行于第二方向DR2的方向布置。可选地，第二末端部分TP2和第二连接桥接部分CP2沿着基本上平行于第二方向DR2的方向布置。可选地，基部B的纵向侧沿着基本上平行于第一方向DR1的方向，并且基部B的横向侧沿着基本上平行于第二方向DR2的方向。
可选地，基部B具有基本矩形的形状。可选地，第一末端部分TP1具有基本矩形的形状。可选地，第二末端部分TP2具有基本矩形的形状。可选地，第一连接桥部分CP1具有拟半梯形(pseudo half trapezoidal)的形状。可选地，第二连接桥部分CP2具有拟梯形形状。
为了更清楚地描述子像素开口、阳极和发光功能层的形状和尺寸关系，在下面的图13中示出了平面结构图。图13示意性地示出了分别布置在两个重复单元组中的几个重复单元。为了清楚地说明，图13左侧的两个第二子像素、两个第三子像素和四个第一子像素示意性地示出了子像素开口的结构、阳极的结构和发光功能层的结构；图13右侧的两个第二子像素、两个第三子像素和四个第一子像素仅示出发光功能层和子像素开口。如图13所示，第一子像素包括对应的子像素开口、阳极411和发光功能层611；第二子像素包括对应的子像素开口、阳极412和发光功能层612；以及第三子像素包括对应的子像素开口、阳极413和发光功能层613。在每个子像素(第一子像素、第二子像素和第三子像素)中，发光功能层的面积最大，阳极的面积小于发光功能层的面积，并且子像素开口的面积最小。子像素开口在由第一方向DR1和第二方向DR2限定的平面上的正投影落在阳极在该平面上的正投影内。第一子像素的阳极、第二子像素的阳极和第三子像素的阳极在该平面上的正投影落在对应的第一子像素、对应的第二子像素和对应的第三子像素中的各个发光功能层在该平面上的正投影内。
如图13所示，第一子像素对中的两个第一子像素的像素限定层的开口的两个相对边缘沿第一方向DR1延伸，即，两个相对边缘彼此平行，并且两个边缘之间的距离在不同位置处相等，从而可以确保最大发光面积。
例如，如图13所示，第一子像素、第二子像素和第三子像素中的任意相邻的两个子像素的子像素开口具有大致平行的相对的边缘，并且相对的边缘中的一个边缘的垂直平分线穿过另一边缘。在一些示例中，两个相对边缘的中心的连接线的长度是两个相对边缘之间的最小距离。在中心的两侧，两个相对边缘之间的空间可以逐渐增大。例如，两个相对边缘之间的最大空间可以是两个相对边缘之间的最小距离的1.5倍。
如图13的右部未示出阳极的子像素所示，在第二子像素12和第三子像素13的每一个中，发光功能层包括位于像素限定层上的围绕对应子像素开口的环形部分1220和1320；在第一子像素对(两个第一子像素11)中，发光功能层611包括位于像素限定层上的围绕两个第一子像素的对应的子像素开口的环形部分1120和位于像素限定层上的在两个子像素开口之间的连接部分1130(见图13中两个第一子像素之间的虚线框)。在第一子像素对、第二子像素和第三子像素的每一个中，发光功能层的环形部分在不同的位置具有相等的宽度(即Pg1、Pg2和Pg3)。例如，宽度Pg1分别等于宽度Pg2和宽度Pg3。
此外，应当注意，在一个重复单元中，两个第一子像素11形成子像素对，并且两个第一子像素11的发光功能层可以通过一个掩模开口形成。在两个第一子像素11的发光功能层由一个开口形成的情况下，制造FMM的难度降低，并且制造效率提高。在这种情况下，至少第一子像素对的发光功能层的环形部分和连接部分是连续的层结构。如图13所示，第一子像素对的发光功能层的环形部分1120和连接部分1130可以具有“θ”的平面形状。在一些实施例中，所述两个第一子像素的发光功能层一体成型，且分布在所述像素限定层上和所述子像素开口中，所述像素限定层上的发光功能层和所述像素限定层的子像素开口中的发光功能层也相互连接。然而，根据本公开的实施例不限于此，像素限定层上的发光功能层和像素限定层的子像素开口中的发光功能层也可以彼此断开。
此外，第一子像素对中的两个第一子像素的阳极彼此间隔开；因此，可以独立地驱动两个第一子像素。
此外，如图13所示，阳极需要通过通路孔连接到下面的驱动电路；因此，需要在平坦化层中设置阳极通路孔52。在图13的左上角的重复单元中，第一子像素对的下面的一个第一子像素的阳极通过连接图案400连接到第一阳极通路孔5211，第二子像素12的阳极通过连接图案400连接到第三阳极通路孔5213，第三子像素13的阳极通过连接图案400连接到第四阳极通路孔5214。三个阳极通路孔(5211、5213和5214)基本上在平行于第一方向DR1的直线上。即，三个阳极通路孔都形成在上面的重复单元组的下侧上，并布置在平行于第一方向DR1的直线上。此外，对于第一子像素对中的上面的一个第一子像素11，其阳极通过连接电极400连接到位于上面的第二阳极通路孔5212。例如，可参考图13中左下角的第一子像素对的上面的第一子像素的连接情况。即，对于每个重复单元组，第二子像素、第三子像素和位于第一子像素对的下侧的一个第一子像素的阳极通路孔位于重复单元组的下侧，并且位于基本同一直线上。位于重复单元组中的第一子像素对的上侧的一个第一子像素的阳极通路孔位于重复单元组的上方，并与和该重复单元组的上侧邻近的重复单元组的第二子像素的阳极通路孔和第三子像素的阳极通路孔位于同一直线上。
例如，如图13所示，相邻的第二和第三子像素的阳极通路孔5213和阳极通路孔5214之间的间隔大于相邻的阳极通路孔5211和阳极通路孔5213之间的间隔。在这种情况下，下一个重复单元组中的第一子像素的阳极通路孔5212可以设置在阳极通路孔5213和阳极通路孔5214之间。
例如，沿着一条直线布置的阳极通路孔根据阳极通路孔5211、阳极通路孔5213、阳极通路孔5212和阳极通路孔5214的顺序依次重复布置。
尽管在图13中阳极411、412、413和连接电极400使用不同的阴影图案，但是阳极411、412、413可以分别与相应的连接电极一体形成，即形成为一体结构。例如，通过沉积导电层(例如，金属层)并对其进行图案化，每个连接电极可以与对应的连接电极同时形成。
此外，如图13所示，与阳极电连接的每个子像素的连接电极(连接电极)400可以与发光功能层重叠，或者可以突出超过发光功能层的区域，这可以根据通路孔的位置任意调整。
在一些实施例中，发光功能层60可包括空穴传输层、发光层和电子传输层，但不限于此。例如，对于不同的子像素，空穴传输层可具有不同的厚度。例如，第二子像素的空穴传输层具有最小的厚度，第三子像素的空穴传输层具有最大的厚度，并且第一子像素的空穴传输层的厚度在两者之间。例如，不同子像素的不同空穴传输层可以采用相同的材料但具有不同的厚度；因此，可以先使用开口掩模蒸镀空穴传输层的整个薄层，然后分别使用第三子像素和第一子像素的纯金属掩模(FMM)进行蒸镀，以达到各自的空穴传输层厚度。对于发光层，通过使用各个蒸镀掩模分别进行蒸镀，以获得各个发光层。对于电子传输层，也可以使用开口掩模来蒸镀。因此，在制造发光二极管像素的过程中，可以采用五个FMM蒸镀掩模工艺。例如，对于发光功能层的一些层，可以对于多个子像素一体地形成这些层，例如，可以通过使用上述开口掩模来蒸镀这些层。然而，为了清楚地描述，本申请中描述的发光功能层的形状和尺寸是由FMM形成的每个子像素或子像素对的图案化发光功能层的所有部分。
在一些实施例中，可在发光功能层60上再设置阴极、氟化锂层、光提取层及氟化锂层。例如，阴极可由透明导电材料(如ITO)形成。氟化锂的引入可以更好地修饰ITO表面，减少界面缺陷状态的形成，并提高器件的稳定性。该光提取层可提高发光二极管的光提取效率。
此外，如图13所示，在同一重复单元组中，第一方向DR1上相邻子像素的各发光功能层彼此相邻。也就是说，在第一方向DR1上两个相邻的发光功能层之间可以不存在空间。例如，为了保证FMM工艺制作的子像素开口中的发光功能层尽可能均匀，并且考虑到工艺裕度，用于制作发光功能层的FMM开口尽可能大，但不同颜色的相邻子像素的发光功能层最好尽量不重叠，以避免混色，因此，可以根据相邻子像素的发光功能层相互邻接的情况来设计FMM开口。但是在实际工艺中，由于工艺误差等原因，FMM形成的各层的阴影区域可能存在一定的重叠或间隔，相邻子像素的所形成的发光功能层可能存在相互重叠的部分。然而，通过工艺控制，重叠部分的尺寸可以小于发光功能层的尺寸的1/10或者甚至小于1/20。此外，如上所述，每个像素的子像素开口的边缘与发光功能层的边缘具有相等的距离，例如Pg1＝Pg2＝Pg3。因此，在第一方向DR1上，相邻的两个子像素的发光功能层的边界线位于相邻的两个子像素的子像素开口之间的间隔的中间。在这种情况下，可以计算每个子像素的发光功能层的形状。例如，第一子像素对的发光功能层的面积大于第二子像素的发光功能层的面积，并且第二子像素的发光功能层的面积大于第三子像素的发光功能层的面积。例如，第一子像素是绿色子像素，第二子像素是蓝色子像素，第三子像素是红色子像素。此外，在第二方向DR2上相邻的第一子像素对和第二子像素的发光功能层彼此邻接，在第二方向DR2上相邻的第三子像素和第一子像素对的发光功能层彼此间隔开，在第二方向DR2上相邻的第三子像素和第二子像素的发光功能层彼此间隔开。此外，如从图13中可以看出，在第二方向DR2上相邻的第三子像素和第二子像素的发光功能层之间的间隔大于在第二方向DR2上相邻的第三子像素和第一子像素对的发光功能层之间的间隔。在第二方向DR2上，一个第一子像素对的发光功能层的尺寸大于一个第二子像素的发光功能层的尺寸，且大于一个第三子像素的发光功能层的尺寸；在第一方向DR1上，一个第一子像素对的发光功能层的尺寸和一个第二子像素的发光功能层的尺寸都大于一个第三子像素的发光功能层的尺寸。对于根据上述规则设计的发光功能层的形状和面积，可以简化工艺并且可以使发光面积最大化。
例如，如图13所示，第一子像素对的两个第一子像素的子像素开口之间的最小距离小于第一子像素对的子像素开口、第二子像素的子像素开口和第三子像素的子像素开口中的任意两个之间的最小距离。例如，第一子像素对的子像素开口与第二子像素的子像素开口之间的最小距离为第一距离，第一子像素对的子像素开口与第三子像素的子像素开口之间的最小距离为第二距离，第二子像素的子像素开口与第三子像素的子像素开口之间的最小距离为第三距离，第一子像素对中的两个第一子像素的子像素开口之间的最小距离为第四距离，第一距离、第二距离和第三距离都大于第四距离。例如，第一距离和第二距离之间的差小于第一距离的20％，并且第一距离和第三距离之间的差小于第一距离的20％。在完全高清晰度(FHD)分辨率的情况下，相邻子像素的子像素开口之间的距离可以是22至25μm；在四分之一完全清晰度(QHD)分辨率的情况下，相邻子像素的子像素开口之间的距离可以是19.7至21.5μm。例如，上述距离可以在18至26μm的范围内。如上所述的相邻子像素之间的距离是指不同颜色的子像素之间的距离。对于第一子像素对中的两个子像素，在完全高清晰度(FHD)分辨率的情况下，子像素开口之间的距离可以是15μm，在四分之一完全清晰度(QHD)分辨率的情况下，子像素开口之间的距离可以是14μm。例如，两个第一子像素的子像素开口之间的距离可以在13至16μm的范围内。此外，对于每个子像素的子像素开口的尺寸，最小尺寸为8μm。也就是说，每个子像素的子像素开口的尺寸大于或等于8μm。
对于具有不同颜色的子像素的子像素开口，第二子像素的子像素开口的面积最大，第一子像素的子像素开口的面积最小，第三子像素的子像素开口的面积在两者之间。可选地，第一子像素是绿色子像素，第二子像素是蓝色子像素，第三子像素是红色子像素。
此外，例如，第一子像素对中的两个第一子像素的阳极之间的最小距离可以在8至15μm的范围内。在这种情况下，具有约5μm线宽的导线可以设置在两个第一子像素的阳极之间。
上述发光功能层和子像素开口的设计结构可以兼顾各种颜色的子像素的显示效果，并实现最紧凑的布置。
在一些实施例中，相应的第一子像素、相应的第二子像素、相应的第三子像素和相应的第四子像素中的两个子像素是相同颜色(例如，绿色)的子像素。在一个示例中，相应的第二子像素sp2和相应的第四子像素sp4是相同颜色(例如，绿色)的子像素。在一些实施例中，第一发光元件、第二发光元件、第三发光元件和第四发光元件中的两个发光元件是相同颜色(例如，绿色)的发光元件。在一个示例中，第二发光元件和第四发光元件是相同颜色(例如，绿色)的发光元件。在一些实施例中，相同颜色的两个发光元件的阳极具有不同的面积或不同的形状。在一个示例中，第二阳极AD2和第四阳极AD4具有不同的面积或不同的形状。
图14示出了根据本公开的一些实施例中的第二阳极和第四阳极之间的结构差异。图14示出了第二阳极AD2、第四阳极AD4以及第二阳极AD2和第四阳极AD4的重叠。在一些实施例中，第二阳极AD2包括第一主体部分MP1和第一额外部分EP1；第四阳极AD4包括第二主体部分MP2、第二额外部分EP2、第三额外部分EP3、第四额外部分EP4和第五额外部分EP5。
在一些实施例中，第一主体部分MP1是矩形部分和三角形部分的组合，第二主体部分MP2是矩形部分和三角形部分的组合。可选地，第一主体部分MP1和第二主体部分MP2具有基本相同的形状(和尺寸)。可选地，第一额外部分EP1邻接第一主体部分MP1的三角形部分。可选地，第二额外部分EP2邻接第二主体部分MP2的矩形部分的远离第二主体部分MP2的三角形部分的一侧。可选地，第三额外部分EP3邻接第二主体部分MP2的三角形部分。可选地，第三额外部分EP3将第四额外部分EP4连接到第二主体部分MP2，并且第四额外部分EP4将第五额外部分EP5连接到第三额外部分EP3。
可选地，第二额外部分EP2、第二主体部分MP2、第三额外部分EP3、第四额外部分EP4和第五额外部分EP5沿着基本上平行于第二方向DR2的方向顺序布置。可选地，第四额外部分EP4沿着相对于第二方向DR2成大于零的第三倾斜角γ的方向延伸。
在另一方面，本公开提供了一种显示面板，该显示面板包括本文所述的或通过本文所述的方法制造的阵列基板以及面向阵列基板的对置基板。可选地，所述显示面板为有机发光二极管显示面板。可选地，所述显示面板为微发光二极管显示面板。
在另一方面，本发明提供了一种显示设备，包括本文所述的或通过本文所述的方法制造的阵列基板，以及连接到阵列基板的一个或多个集成电路。
在另一方面，本公开提供了一种制造阵列基板的方法。在一些实施例中，该方法包括形成分别在多个子像素中的多个发光元件；以及形成分别在所述多个子像素中的多个像素驱动电路，其被配置为分别驱动所述多个发光元件。可选地，形成所述多个发光元件包括形成在各个第一子像素中的第一发光元件、形成在各个第二子像素中的第二发光元件、形成在各个第三子像素中的第三发光元件以及形成在各个第四子像素中的第四发光元件。可选地，形成所述多个像素驱动电路中的各个像素驱动电路包括形成多个晶体管和形成存储电容器。可选地，形成所述存储电容器包括形成第一电容器电极、形成电连接到相应电压供应线的第二电容器电极、以及形成绝缘层。在所述第一电容器电极和所述第二电容器电极之间形成绝缘层。可选地，形成所述阵列基板包括：在所述基底基板上形成半导体材料层；以及形成节点连接线，其与相应电压供应线位于同一层中。所述节点连接线被形成为通过第一主通孔连接到所述第一电容器电极，并且被形成为通过第二主通孔连接到所述半导体材料层。可选地，在相应第一子像素中的所述第一发光元件的第一阳极在所述基底基板上的正投影与在相应第一子像素中的节点连接线在所述基底基板上的正投影至少部分地重叠；在相应第二子像素中的第二阳极在所述基底基板上的正投影与在相应第二子像素中的所述节点连接线在所述基底基板上的正投影至少部分重叠；在相应第三子像素中的第三阳极在所述基底基板上的正投影与在相应第三子像素中的所述节点连接线在所述基底基板上的正投影至少部分重叠；以及在相应第四子像素sp4中的第四阳极在所述基底基板上的正投影与在相应第四子像素中的所述节点连接线在所述基底基板上的正投影至少部分重叠。
在一些实施例中，形成所述多个晶体管包括形成驱动晶体管。可选地，在相应第一子像素中的所述第一阳极在所述基底基板上的正投影覆盖在相应第一子像素中的所述节点连接线在连接到第一电容器电极的位置处的一部分在所述基底基板上的正投影；在相应第二子像素中的所述第二阳极在所述基底基板上的正投影覆盖在相应第二子像素中的所述节点连接线在连接到第一电容器电极Ce1的位置处的一部分在所述基底基板上的正投影；在相应第三子像素中的所述第三阳极在所述基底基板上的正投影覆盖在相应第三子像素中的所述节点连接线在连接到第一电容器电极Ce1的位置处的一部分在所述基底基板上的正投影；以及在相应第四子像素中的所述第四阳极在所述基底基板上的正投影覆盖在相应第四子像素中的所述节点连接线在连接到第一电容器电极Ce1的位置处的一部分在所述基底基板上的正投影。
在一些实施例中，所述第三阳极在所述基底基板上的正投影与在相应第三子像素中的第三晶体管在所述基底基板上的正投影至少部分地重叠，并且与在相应第四子像素中的第三晶体管在所述基底基板上的正投影至少部分地重叠，所述相应第四子像素与所述相应第三子像素相邻。
在一些实施例中，所述第三阳极在所述基底基板上的正投影覆盖在相应第三子像素中的第三晶体管的源极在所述基底基板上的正投影，与在相应第三子像素中的所述第三晶体管的有源层在所述基底基板上的正投影部分重叠，并且与在相应第四子像素中的所述第三晶体管的有源层在所述基底基板上的正投影部分重叠。
在一些实施例中，所述第一阳极在所述基底基板上的正投影与在相应第一子像素中的第三晶体管在所述基底基板上的正投影至少部分地重叠。
在一些实施例中，所述第一阳极在所述基底基板上的正投影与在相应第一子像素中的所述第三晶体管的源极在所述基底基板上的正投影部分地重叠，并且与在相应第一子像素中的所述第三晶体管的有源层在所述基底基板上的正投影部分地重叠。
在一些实施例中，所述第四阳极在所述基底基板上的正投影与在相应第二子像素中的第三晶体管在所述基底基板上的正投影至少部分地重叠。
在一些实施例中，所述第四阳极在所述基底基板上的正投影与在相应第二子像素中的所述第三晶体管的源极在所述基底基板上的正投影部分地重叠，并且与在相应第二子像素中的所述第三晶体管的有源层在所述基底基板上的正投影部分地重叠。
在一些实施例中，所述方法还包括：形成栅极绝缘层，其位于所述半导体材料层的远离所述基底基板的一侧；形成绝缘层，其位于所述栅极绝缘层的远离所述基底基板的一侧；形成层间电介质层，其位于所述绝缘层的远离所述栅极绝缘层的一侧；形成中继电极层，其位于所述层间电介质层的远离所述绝缘层的一侧；形成第一平坦化层，其位于所述中继电极层的远离所述层间电介质层的一侧；形成阳极接触焊盘层，其位于所述第一平坦化层的远离所述层间电介质层的一侧；形成第二平坦化层，其位于所述阳极接触焊盘层的远离所述第一平坦化层的一侧。可选地，形成像素限定层，其位于所述第二平坦化层的远离所述基底基板的一侧；形成间隔物层，其位于像素限定层的远离第二平坦化层的一侧；以及形成各个阳极，其位于所述第二平坦化层的远离所述第一平坦化层的一侧；且形成各个发光层，其位于各个阳极的远离所述第二平坦化层的一侧。可选地，在各个第一子像素中，所述第一阳极被形成为通过延伸穿过所述第二平坦化层的第一通孔连接到第一阳极接触焊盘，所述第一阳极接触焊盘通过延伸穿过所述第一平坦化层的第二通孔连接到第一中继电极，并且所述第一中继电极通过延伸穿过所述层间电介质层、所述绝缘层和所述栅极绝缘层的第三通孔连接到在各个第一子像素中的第五晶体管的漏极。可选地，在各个第二子像素中，所述第二阳极被形成为通过延伸穿过所述第二平坦化层的第四通孔连接到第二阳极接触焊盘，所述第二阳极接触焊盘通过延伸穿过所述第一平坦化层的第五通孔连接到第二中继电极，所述第二中继电极通过延伸穿过所述层间电介质层、所述绝缘层和所述栅极绝缘层的第六通孔连接到在各个第二子像素中的第五晶体管的漏极。可选地，在各个第三子像素中，所述第三阳极被形成为通过延伸穿过所述第二平坦化层的第七通孔连接到第三阳极接触焊盘，所述第三阳极接触焊盘通过延伸穿过所述第一平坦化层的第八通孔连接到第三中继电极，所述第三中继电极通过延伸穿过所述层间电介质层、所述绝缘层和所述栅极绝缘层的第九通孔连接到在各个第三子像素中的第五晶体管的漏极。可选地，在各个第四子像素中，所述第四阳极被形成为通过延伸穿过所述第二平坦化层的第十通孔连接到第四阳极接触焊盘，所述第四阳极接触焊盘通过延伸穿过所述第一平坦化层的第十一通孔连接到第四中继电极，所述第四中继电极通过延伸穿过所述层间电介质层、所述绝缘层和所述栅极绝缘层的第十二通孔连接到在各个第四子像素中的第五晶体管的漏极。
在一些实施例中，所述第一阳极接触焊盘在所述第二通孔中的一部分在所述基底基板上的正投影与所述第一阳极在所述第一通孔中的一部分在所述基底基板上的正投影实质上不重叠，并且与所述第一中继电极在所述第三通孔中的一部分在所述基底基板上的正投影实质上不重叠；所述第二阳极接触焊盘在所述第五通孔中的一部分在所述基底基板上的正投影与所述第二阳极在所述第四通孔中的一部分在所述基底基板上的正投影实质上不重叠，并且与所述第二中继电极在所述第三通孔中的一部分在所述基底基板上的正投影实质上不重叠；所述第三阳极接触焊盘在所述第八通孔中的一部分在所述基底基板上的正投影与所述第三阳极在所述第七通孔中的一部分在所述基底基板上的正投影实质上不重叠，并且与所述第三中继电极在所述第九通孔中的一部分在所述基底基板上的正投影实质上不重叠；以及所述第四阳极接触焊盘在所述第十一通孔中的一部分在所述基底基板上的正投影与所述第四阳极在所述第十通孔中的一部分在所述基底基板上的正投影实质上不重叠，并且与所述第四中继电极在所述第十二通孔中的一部分在所述基底基板上的正投影实质上不重叠。
在一些实施例中，以逆时针方向，各个第三阳极分别与第一相应的第四阳极、第一相应的第一阳极、第一相应的第二阳极、第二相应的第一阳极、第二相应的第四阳极、第二相应的第二阳极、和第三相应的第一阳极相邻。可选地，以顺时针方向，各个第三阳极分别与第一相应的第四阳极、第一相应的第一阳极、第一相应的第二阳极、第二相应的第一阳极、第二相应的第四阳极、第二相应的第二阳极、和第三相应的第一阳极相邻。可选地，所述各个第三阳极与所述第一相应的第四阳极、所述第一相应的第一阳极、所述第一相应的第二阳极、所述第二相应的第一阳极、虚拟线或所述第三相应的第一阳极中的任一个之间的最短距离在2.0μm至22μm的范围内，所述虚拟线穿过分别来自所述第二相应的第四阳极和所述第二相应的第二阳极的共线边缘。可选地，所述各个第三阳极和所述第一相应的第四阳极之间的最短距离小于所述各个第三阳极和所述第三相应的第一阳极之间的最短距离，小于所述各个第三阳极和所述第一相应的第一阳极之间的最短距离，小于所述各个第三阳极和所述第二相应的第一阳极之间的最短距离，小于所述各个第三阳极和穿过分别来自所述第二相应的第四阳极和所述第二相应的第二阳极的共线边缘的虚拟线之间的最短距离，并且小于所述各个第三阳极和所述第一相应的第二阳极之间的最短距离。可选地，各个第三阳极和第三相应的第一阳极之间的最短距离大于各个第三阳极和第一相应的第一阳极之间的最短距离，该各个第三阳极和第一相应的第一阳极之间的最短距离大于各个第三阳极和第二相应的第一阳极之间的最短距离，该各个第三阳极和第二相应的第一阳极之间的最短距离大于各个第三阳极和穿过分别来自第二相应的第四阳极和第二相应的第二阳极的共线边缘的虚拟线之间的最短距离，该各个第三阳极和虚拟线之间的最短距离大于各个第三阳极和第一相应的第二阳极之间的最短距离，该各个第三阳极和第一相应的第二阳极之间的最短距离大于各个第三阳极和第一相应的第四阳极之间的最短距离。可选地，各个第三阳极和第一相应的第四阳极之间的最短距离在2.0μm至5.0μm的范围内；各个第三阳极和第一相应的第一阳极之间的最短距离在8.0μm至20.0μm的范围内；各个第三阳极和第一相应的第二阳极之间的最短距离在5.0μm至15.0μm的范围内；各个第三阳极和第二相应的第一阳极之间的最短距离在7.0μm至17.0μm的范围内；各个第三阳极和穿过分别来自第二相应的第四阳极和第二相应的第二阳极的共线边缘的虚拟线之间的最短距离在5.0μm至16.0μm的范围内；且各个第三阳极和第三相应的第一阳极之间的最短距离在9.0μm至22.0μm的范围内。
在一些实施例中，以逆时针方向，各个第一阳极分别与第一相应的第二阳极、第一相应的第四阳极、第一相应的第三阳极、第二相应的第二阳极、第二相应的第三阳极、第二相应的第四阳极、和第三相应的第三阳极相邻。可选地，以顺时针方向，各个第一阳极分别与第一相应的第二阳极、第一相应的第四阳极、第一相应的第三阳极、第二相应的第二阳极、第二相应的第三阳极、第二相应的第四阳极、和第三相应的第三阳极相邻。可选地，各个第一阳极与第一相应的第二阳极、第一相应的第四阳极、第一相应的第三阳极、第二相应的第二阳极、第二相应的第三阳极、第二相应的第四阳极、或第三相应的第三阳极中的任一个之间的最短距离在3.0μm至25μm的范围内。可选地，各个第一阳极和第二相应的第四阳极之间的最短距离小于各个第一阳极和第二相应的第二阳极之间的最短距离，小于各个第一阳极和第一相应的第四阳极之间的最短距离，小于各个第一阳极和第一相应的第三阳极之间的最短距离，小于各个第一阳极和第二相应的第三阳极之间的最短距离，小于各个第一阳极和第三相应的第三阳极之间的最短距离，并且小于各个第一阳极和第一相应的第二阳极之间的最短距离。可选地，各个第一阳极和第二相应的第二阳极之间的最短距离大于各个第一阳极和第一相应的第四阳极之间的最短距离，该各个第一阳极和第一相应的第四阳极之间的最短距离大于各个第一阳极和第一相应的第三阳极之间的最短距离，该各个第一阳极和第一相应的第三阳极之间的最短距离大于各个第一阳极和第二相应的第三阳极之间的最短距离，该各个第一阳极和第二相应的第三阳极之间的最短距离大于各个第一阳极和第三相应的第三阳极之间的最短距离，该各个第一阳极和第三相应的第三阳极之间的最短距离大于各个第一阳极和第一相应的第二阳极之间的最短距离，该各个第一阳极和第一相应的第二阳极之间的最短距离大于各个第一阳极和第二相应的第四阳极之间的最短距离。可选地，各个第一阳极和第一相应的第二阳极之间的最短距离在3.0μm至14.0μm的范围内；各个第一阳极和第一相应的第四阳极之间的最短距离在10.0μm至24.0μm的范围内；各个第一阳极和第一相应的第三阳极之间的最短距离在9.0μm至21.0μm的范围内；各个第一阳极和第二相应的第二阳极之间的最短距离在11.0μm至25.0μm的范围内；各个第一阳极和第二相应的第三阳极之间的最短距离在8.0μm至20.0μm的范围内；各个第一阳极和第二相应的第四阳极之间的最短距离在2.5μm至7.5μm的范围内；且各个第一阳极和第三相应的第三阳极之间的最短距离在7.0μm至16.0μm的范围内。
在一些实施例中，以逆时针方向，各个第四阳极与相应的第二阳极、第一相应的第三阳极、第一相应的第一阳极、第二相应的第三阳极和第二相应的第一阳极相邻。可选地，以顺时针方向，各个第四阳极与相应的第二阳极、第一相应的第三阳极、第一相应的第一阳极、第二相应的第三阳极和第二相应的第一阳极相邻。可选地，所述各个第四阳极与所述第一相应的第一阳极、所述第二相应的第三阳极或所述第二相应的第一阳极中的任一个之间的最短距离在2.0μm至25.0μm的范围内。可选地，所述各个第四阳极和所述第二相应的第一阳极之间的最短距离大于所述各个第四阳极和所述第一相应的第一阳极之间的最短距离，并且大于所述各个第四阳极和所述第二相应的第三阳极之间的最短距离。可选地，所述各个第四阳极与所述相应的第二阳极之间且沿着穿过分别来自所述各个第四阳极和所述相应的第二阳极的共线边缘的虚拟线的距离在10.0μm到25.0μm的范围内；所述第一相应的第三阳极与穿过分别来自所述各个第四阳极和所述相应的第二阳极的共线边缘的虚拟线之间的最短距离在6.0μm到15.0μm的范围内；所述第一相应的第一阳极的最靠近所述各个第四阳极的突出部分与穿过分别来自所述各个第四阳极和所述相应的第二阳极的共线边缘的所述虚拟线之间的最短距离在5.0μm至16.0μm的范围内；所述各个第四阳极与所述第一相应的第一阳极之间的最短距离在2.5μm至7.5μm的范围内；所述各个第四阳极与所述第二相应的第三阳极之间的最短距离在2.0μm到5.0μm的范围内；以及所述各个第四阳极与所述第二相应的第一阳极之间的最短距离在10.0μm至25.0μm的范围内。
在一些实施例中，该方法还包括形成分别延伸穿过所述像素限定层的第一子像素开口、第二子像素开口、第三子像素开口、第四子像素开口。所述第一发光元件的第一发光层、所述第二发光元件的第二发光层、所述第三发光元件的第三发光层和所述第四发光元件的第四发光层被形成为分别通过所述第一子像素开口、所述第二子像素开口、所述第三子像素开口、所述第四子像素开口分别连接到所述第一发光元件的第一阳极、所述第二发光元件的第二阳极、所述第三发光元件的第三阳极和所述第四发光元件的第四阳极。可选地，所述第一通孔与所述第一子像素开口之间的最短距离在9.0μm至15.0μm的范围内；所述第四通孔与所述第二子像素开口之间的最短距离在2.0μm到6.0μm的范围内；所述第七通孔与所述第三子像素开口之间的最短距离在4.5μm至10.5μm的范围内；以及所述第十通孔和所述第四子像素开口之间的最短距离在2.0μm到6.0μm的范围内。
在一些实施例中，在各个第一子像素中的所述第一阳极在所述基底基板上的正投影与在各个第一子像素中的所述第一电容器电极在所述基底基板上的正投影至少部分重叠；在各个第二子像素中的所述第二阳极在所述基底基板上的正投影与在各个第二子像素中的所述第一电容器电极在所述基底基板上的正投影至少部分重叠；在各个第三子像素中的所述第三阳极在所述基底基板上的正投影与在各个第三子像素中的所述第一电容器电极在所述基底基板上的正投影至少部分重叠；以及在各个第四子像素中的所述第四阳极在所述基底基板上的正投影与在各个第四子像素中的所述第一电容器电极在所述基底基板上的正投影至少部分重叠；在各个第一子像素中的所述第一阳极在所述基底基板上的正投影与在各个第一子像素中的所述第二电容器电极在所述基底基板上的正投影至少部分重叠；在各个第二子像素中的所述第二阳极在所述基底基板上的正投影与在各个第二子像素中的所述第二电容器电极在所述基底基板上的正投影至少部分重叠；在各个第三子像素中的所述第三阳极在所述基底基板上的正投影与在各个第三子像素中的所述第二电容器电极在所述基底基板上的正投影至少部分重叠；以及在各个第四子像素sp4中的所述第四阳极在所述基底基板上的正投影与在各个第四子像素中的所述第二电容器电极在所述基底基板上的正投影至少部分重叠；以及在各个第一子像素中的所述第一阳极在所述基底基板上的正投影与在各个第一子像素中的所述驱动晶体管的有源层在所述基底基板上的正投影至少部分重叠；在各个第二子像素中的所述第二阳极在所述基底基板上的正投影与在各个第二子像素中的所述驱动晶体管的有源层在所述基底基板上的正投影至少部分重叠；在各个第三子像素中的所述第三阳极在所述基底基板上的正投影与在各个第三子像素中的所述驱动晶体管的有源层在所述基底基板上的正投影至少部分重叠；以及在各个第四子像素sp4中的所述第四阳极在所述基底基板上的正投影与在各个第四子像素中的所述驱动晶体管的有源层在所述基底基板上的正投影至少部分重叠。
在一些实施例中，该方法还包括形成位于所述像素限定层的远离所述基底基板的一侧的间隔物层。可选地，形成间隔物层包括形成布置在第一阵列中的第一间隔物和形成布置在第二阵列中的第二间隔物；所述第一阵列与所述第二阵列被形成为相互交错。可选地，所述第二阵列中的各行第二间隔物被形成在所述第一阵列中两个相应行的第一间隔物之间；所述第二阵列中的各列第二间隔物被形成在所述第一阵列中两个相应列的第一间隔物之间；所述第一阵列中的各行第一间隔物被形成在所述第二阵列中两个相应行的第二间隔物之间；所述第一阵列中的各列第一间隔物被形成在所述第二阵列中两个相应列的第二间隔物之间；所述第一间隔物中的相应一个第一间隔物被形成在所述第二发光元件的第二阳极与所述第三发光元件的第三阳极之间；以及所述第二间隔物中的相应一个第二间隔物被形成在所述第四发光元件的所述第三阳极和第四阳极之间。
在一些实施例中，在各行第一间隔物中的两个相邻的第一间隔物由八个子像素间隔开；在各行第二间隔物中的两个相邻的第二间隔物由八个子像素间隔开；在各列第一间隔物中的两个相邻的第一间隔物由六个子像素间隔开；以及在各列第二间隔物中的两个相邻的第二间隔物由六个子像素间隔开。
在一些实施例中，所述多个子像素被形成为被布置成沿着第一方向的多行和沿着第二方向的多列的阵列；各行第一间隔物沿着所述第一方向；各行第二间隔物沿着所述第一方向；各列第一间隔物沿着所述第二方向；以及各列第二间隔物沿着所述第二方向。
在一些实施例中，该方法还包括形成第一发光层，其位于所述第一发光元件的第一阳极的远离所述基底基板的一侧；形成第二发光层，其位于所述第二阳极的远离所述基底基板的一侧；形成第三发光层，其位于所述第三阳极的远离所述基底基板的一侧；以及形成第四发光层，其位于所述第四阳极的远离所述基底基板的一侧；可选地，所述第三发光层在所述基底基板上的正投影与相应的第一间隔物在所述基底基板上的正投影部分地重叠；所述第二发光层在所述基底基板上的正投影与所述相应的第一间隔物在所述基底基板上的正投影部分地重叠；所述第三发光层的穿过所述相应的第一间隔物的第一边缘实质上平行于所述相应的第一间隔物的第一中心线；并且所述第二发光层的穿过所述相应的第一间隔物的第二边缘实质上平行于所述相应的第一间隔物的所述第一中心线。
在一些实施例中，所述第一边缘沿垂直于所述第一中心线的方向与所述第一中心线间隔开第一距离；所述第二边缘沿垂直于所述第一中心线的所述方向与所述第一中心线间隔开第二距离；以及所述第一距离沿着所述第一边缘的平均值与所述第二距离沿着所述第二边缘的平均值基本相同。可选地，所述第一边缘与所述第一中心线实质上重叠。可选地，所述第二边缘与所述第一中心线实质上重叠。
在一些实施例中，所述第三发光层在所述基底基板上的正投影与相应的第二间隔物在所述基底基板上的正投影部分地重叠；所述第四发光层在所述基底基板上的正投影与相应的第二间隔物在所述基底基板上的正投影部分重叠；所述第三发光层的穿过相应的第二间隔物的第三边缘实质上平行于相应的第二间隔物的第二中心线；以及所述第四发光层的穿过相应的第二间隔物的第四边缘实质上平行于相应第二间隔物的所述第二中心线。
在一些实施例中，所述第三边缘沿着垂直于所述第二中心线的方向与所述第二中心线间隔开第三距离；所述第四边缘沿着垂直于所述第二中心线的所述方向与所述第二中心线间隔开第四距离；以及所述第三距离沿着所述第三边缘的平均值与所述第四距离沿着所述第四边缘的平均值实质上相同。可选地，所述第三边缘与所述第二中心线实质上重叠。可选地，所述第四边缘与所述第二中心线实质上重叠。
为了说明和描述的目的，已经给出了本发明的实施例的上述描述。其不是穷举的，也不是要将本发明限制为所公开的精确形式或示例性实施例。因此，前面的描述应当被认为是说明性的而不是限制性的。显然，许多修改和变化对于本领域技术人员将是显而易见的。选择和描述实施例是为了解释本发明的原理及其最佳模式实际应用，从而使得本领域技术人员能够理解本发明的各种实施例以及适合于所考虑的特定使用或实现的各种修改。本发明的范围旨在由所附权利要求及其等价物来限定，其中除非另有说明，否则所有术语都意味着其最广泛的合理意义。因此，术语“本发明(the invention、the presentinvention)”等不一定将权利要求范围限制为特定实施例，并且对本发明的示例性实施例的引用不意味着对本发明的限制，并且不应推断出这样的限制。本发明仅由所附权利要求的精神和范围来限定。此外，这些权利要求可能涉及使用“第一”、“第二”等，随后是名词或元素。这些术语应当被理解为命名法，并且不应当被解释为对由这些命名法所修改的元件的数量进行限制，除非已经给出了特定的数量。所描述的任何优点和益处可能不适用于本发明的所有实施例。应当理解，在不脱离由所附权利要求限定的本发明的范围的情况下，本领域技术人员可以对所描述的实施例进行改变。此外，本公开中的元件和组件都不是要贡献给公众，无论该元件或组件是否在所附权利要求中明确叙述。

Claims (30)

1.一种阵列基板，包括：
分别在多个子像素中的多个发光元件；以及
分别在所述多个子像素中的多个像素驱动电路，其被配置为分别驱动所述多个发光元件；
其中，所述像素驱动电路中的各个像素驱动电路包括第三晶体管，所述第三晶体管的栅极连接到栅线、源极连接到存储电容器的第一电容器电极和驱动晶体管的栅极、以及漏极连接到驱动晶体管的漏极；
分别在同一行子像素中的第三晶体管由同一栅线控制并且具有实质上同一形状的栅极；
各个第三子像素中的第三发光元件的第三阳极在基底基板上的正投影与分别在两个相邻子像素中的两个第三晶体管在所述基底基板上的正投影至少部分重叠。
2.根据权利要求1所述的阵列基板，其中，所述第三阳极在所述基底基板上的正投影与分别在两个相邻子像素中的所述两个第三晶体管的有源层或栅极在所述基底基板上的正投影至少部分重叠。
3.根据权利要求1所述的阵列基板，其中，在阳极的除了其中所述阳极连接到阳极接触焊盘的边缘之外的边缘与子像素开口之间的最短距离是不同的；以及
其中，发光层通过延伸穿过像素限定层的所述子像素开口连接到所述阳极。
4.根据权利要求1所述的阵列基板，还包括沿第一方向与所述第三阳极相邻的第一发光元件的第一阳极，所述第一阳极包括主体部分和突出部分，所述突出部分沿所述第一方向从所述主体部分的一侧朝向远离沿所述第一方向相邻的第三阳极的一侧突出。
5.根据权利要求4所述的阵列基板，其中，所述第一阳极的第一部分的沿所述第一方向的尺寸，与所述第一阳极的第二部分沿所述第一方向的最大尺寸的比，在1.1至1.8的范围内，其中所述第一部分具有所述突出部分，并且所述第二部分不具有所述突出部分且不包括其中所述阳极连接到阳极接触焊盘的部分。
6.根据权利要求4所述的阵列基板，其中，所述突出部分在所述基底基板上的正投影与节点连接线在所述基底基板上的正投影至少部分重叠。
7.根据权利要求1所述的阵列基板，还包括沿第一方向与所述第三阳极相邻的第四发光元件的第四阳极，所述第四阳极包括主体部分和突出部分，所述突出部分沿第二方向从所述主体部分的远离其中所述阳极连接到阳极接触焊盘的一部分的一侧突出。
8.根据权利要求7所述的阵列基板，其中，所述突出部分的沿所述第二方向的尺寸，与所述主体部分的第三部分的沿所述第二方向的最大尺寸的比，在0.2至0.9的范围内，其中所述第三部分不包括其中所述阳极连接到阳极接触焊盘的部分。
9.根据权利要求7所述的阵列基板，其中，所述突出部分在所述基底基板上的正投影与第三晶体管的栅极在所述基底基板上的正投影至少部分重叠。
10.根据权利要求1所述的阵列基板，其中，所述第三阳极包括主体部分、第一突出部分和第二突出部分，所述第一突出部分沿第一方向从所述主体部分的一侧朝向相邻的第四阳极突出，所述第二突出部分沿第一方向从所述主体部分的一侧朝向相邻的第一阳极突出。
11.根据权利要求10所述的阵列基板，其中，所述第三阳极的具有所述第一突出部分或所述第二突出部分的第一部分的沿所述第一方向的尺寸，与所述第三阳极的第二部分沿所述第一方向的最大尺寸的比，在1.2至1.8的范围内，其中，所述第二部分不具有所述突出部分且不包括其中所述阳极连接到阳极接触焊盘的一部分。
12.根据权利要求10所述的阵列基板，其中，所述第一突出部分在所述基底基板上的正投影与所述两个第三晶体管中的一个第三晶体管的栅极在所述基底基板上的正投影至少部分重叠，以及所述第二突出部分在所述基底基板上的正投影与所述两个第三晶体管中的另一个第三晶体管的栅极在所述基底基板上的正投影至少部分重叠。
13.根据权利要求1所述的阵列基板，其中，所述多个发光元件包括各个第一子像素中的第一发光元件、各个第二子像素中的第二发光元件、各个第三子像素中的第三发光元件、和各个第四子像素中的第四发光元件；
其中，所述多个像素驱动电路中的各个像素驱动电路包括多个晶体管和存储电容器，所述存储电容器包括第一电容器电极、电连接到相应电压供应线的第二电容器电极、以及在所述第一电容器电极和所述第二电容器电极之间的绝缘层；
其中，所述阵列基板包括：
基底基板；
在所述基底基板上的半导体材料层；以及
节点连接线，其与所述相应电压供应线位于同一层中，所述节点连接线通过第一主通孔连接到所述第一电容器电极，并且通过第二主通孔连接到所述半导体材料层；
其中，在相应第一子像素中的所述第一发光元件的第一阳极在所述基底基板上的正投影与在所述相应第一子像素中的节点连接线在所述基底基板上的正投影至少部分地重叠；
在相应第二子像素中的所述第二发光元件的第二阳极在所述基底基板上的正投影与在所述相应第二子像素中的所述节点连接线在所述基底基板上的正投影至少部分重叠；
在相应第三子像素中的所述第三发光元件的第三阳极在所述基底基板上的正投影与在所述相应第三子像素中的所述节点连接线在所述基底基板上的正投影至少部分重叠；以及
在相应第四子像素中的所述第四发光元件的第四阳极在所述基底基板上的正投影与在所述相应第四子像素中的所述节点连接线在所述基底基板上的正投影至少部分重叠。
14.根据权利要求13所述的阵列基板，其中，所述多个晶体管包括驱动晶体管；
在所述相应第一子像素中的所述第一阳极在所述基底基板上的正投影覆盖在所述相应第一子像素中的所述节点连接线在连接到第一电容器电极的位置处的一部分在所述基底基板上的正投影；
在所述相应第二子像素中的所述第二阳极在所述基底基板上的正投影覆盖在所述相应第二子像素中的所述节点连接线在连接到第一电容器电极的位置处的一部分在所述基底基板上的正投影；
在所述相应第三子像素中的所述第三阳极在所述基底基板上的正投影覆盖在所述相应第三子像素中的所述节点连接线在连接到第一电容器电极的位置处的一部分在所述基底基板上的正投影；以及
在所述相应第四子像素中的所述第四阳极在所述基底基板上的正投影覆盖在所述相应第四子像素中的所述节点连接线在连接到第一电容器电极的位置处的一部分在所述基底基板上的正投影。
15.根据权利要求13所述的阵列基板，其中，所述第三阳极在所述基底基板上的正投影与在所述相应第三子像素中的第三晶体管在所述基底基板上的正投影至少部分地重叠，并且与在所述相应第四子像素中的第三晶体管在所述基底基板上的正投影至少部分地重叠，所述相应第四子像素与所述相应第三子像素相邻。
16.根据权利要求14所述的阵列基板，其中，所述第三阳极在所述基底基板上的正投影覆盖在所述相应第三子像素中的第三晶体管的源极在所述基底基板上的正投影，与在所述相应第三子像素中的所述第三晶体管的有源层在所述基底基板上的正投影部分重叠，并且与在所述相应第四子像素中的所述第三晶体管的有源层在所述基底基板上的正投影部分重叠。
17.根据权利要求13所述的阵列基板，其中，所述第一阳极在所述基底基板上的正投影与在所述相应第一子像素中的第三晶体管在所述基底基板上的正投影至少部分地重叠。
18.根据权利要求17所述的阵列基板，其中，所述第一阳极在所述基底基板上的正投影与在所述相应第一子像素中的所述第三晶体管的源极在所述基底基板上的正投影部分地重叠，并且与在所述相应第一子像素中的所述第三晶体管的有源层在所述基底基板上的正投影部分地重叠。
19.根据权利要求13所述的阵列基板，其中，所述第四阳极在所述基底基板上的正投影与在所述相应第二子像素中的第三晶体管在所述基底基板上的正投影至少部分地重叠。
20.根据权利要求9所述的阵列基板，其中，所述第四阳极在所述基底基板上的正投影与在所述相应第二子像素中的所述第三晶体管的源极在所述基底基板上的正投影部分地重叠，并且与在所述相应第二子像素中的所述第三晶体管的有源层在所述基底基板上的正投影部分地重叠。
21.根据权利要求13所述的阵列基板，还包括：
栅极绝缘层，其位于所述半导体材料层的远离所述基底基板的一侧；
绝缘层，其位于所述栅极绝缘层的远离所述基底基板的一侧；
层间电介质层，其位于所述绝缘层的远离所述栅极绝缘层的一侧；
中继电极层，其位于所述层间电介质层的远离所述绝缘层的一侧；
第一平坦化层，其位于所述中继电极层的远离所述层间电介质层的一侧；
阳极接触焊盘层，其位于所述第一平坦化层的远离所述层间电介质层的一侧；
第二平坦化层，其位于所述阳极接触焊盘层的远离所述第一平坦化层的一侧；以及
像素限定层，其位于所述第二平坦化层的远离所述基底基板的一侧，所述像素限定层限定子像素开口；
其中，各个阳极位于所述第二平坦化层的远离所述第一平坦化层的一侧；且各个发光层位于各个阳极的远离所述第二平坦化层的一侧；
其中，在各个第一子像素中，所述第一阳极通过延伸穿过所述第二平坦化层的第一通孔连接到第一阳极接触焊盘，所述第一阳极接触焊盘通过延伸穿过所述第一平坦化层的第二通孔连接到第一中继电极，并且所述第一中继电极通过延伸穿过所述层间电介质层、所述绝缘层和所述栅极绝缘层的第三通孔连接到在各个第一子像素中的第五晶体管的漏极；
在各个第二子像素中，所述第二阳极通过延伸穿过所述第二平坦化层的第四通孔连接到第二阳极接触焊盘，所述第二阳极接触焊盘通过延伸穿过所述第一平坦化层的第五通孔连接到第二中继电极，所述第二中继电极通过延伸穿过所述层间电介质层、所述绝缘层和所述栅极绝缘层的第六通孔连接到在各个第二子像素中的第五晶体管的漏极；
在各个第三子像素中，所述第三阳极通过延伸穿过所述第二平坦化层的第七通孔连接到第三阳极接触焊盘，所述第三阳极接触焊盘通过延伸穿过所述第一平坦化层的第八通孔连接到第三中继电极，所述第三中继电极通过延伸穿过所述层间电介质层、所述绝缘层和所述栅极绝缘层的第九通孔连接到在各个第三子像素中的第五晶体管的漏极；以及
在各个第四子像素中，所述第四阳极通过延伸穿过所述第二平坦化层的第十通孔连接到第四阳极接触焊盘，所述第四阳极接触焊盘通过延伸穿过所述第一平坦化层的第十一通孔连接到第四中继电极，所述第四中继电极通过延伸穿过所述层间电介质层、所述绝缘层和所述栅极绝缘层的第十二通孔连接到在各个第四子像素中的第五晶体管的漏极。
22.根据权利要求21所述的阵列基板，其中，所述第一阳极接触焊盘在所述第二通孔中的一部分在所述基底基板上的正投影与所述第一阳极在所述第一通孔中的一部分在所述基底基板上的正投影实质上不重叠，并且与所述第一中继电极在所述第三通孔中的一部分在所述基底基板上的正投影实质上不重叠；
所述第二阳极接触焊盘在所述第五通孔中的一部分在所述基底基板上的正投影与所述第二阳极在所述第四通孔中的一部分在所述基底基板上的正投影实质上不重叠，并且与所述第二中继电极在所述第六通孔中的一部分在所述基底基板上的正投影实质上不重叠；
所述第三阳极接触焊盘在所述第八通孔中的一部分在所述基底基板上的正投影与所述第三阳极在所述第七通孔中的一部分在所述基底基板上的正投影实质上不重叠，并且与所述第三中继电极在所述第九通孔中的一部分在所述基底基板上的正投影实质上不重叠；以及
所述第四阳极接触焊盘在所述第十一通孔中的一部分在所述基底基板上的正投影与所述第四阳极在所述第十通孔中的一部分在所述基底基板上的正投影实质上不重叠，并且与所述第四中继电极在所述第十二通孔中的一部分在所述基底基板上的正投影实质上不重叠。
23.根据权利要求3所述的阵列基板，其中，以逆时针或顺时针方向，各个第三阳极分别与第一相应的第四阳极、第一相应的第一阳极、第一相应的第二阳极、第二相应的第一阳极、第二相应的第四阳极、第二相应的第二阳极、和第三相应的第一阳极相邻；
所述各个第三阳极与所述第一相应的第四阳极、所述第一相应的第一阳极、所述第一相应的第二阳极、所述第二相应的第一阳极、虚拟线或所述第三相应的第一阳极中的任一个之间的最短距离在2.0μm至22μm的范围内，所述虚拟线穿过分别来自所述第二相应的第四阳极和所述第二相应的第二阳极的共线边缘；以及
所述各个第三阳极和所述第一相应的第四阳极之间的最短距离小于所述各个第三阳极和所述第三相应的第一阳极之间的最短距离，小于所述各个第三阳极和所述第一相应的第一阳极之间的最短距离，小于所述各个第三阳极和所述第二相应的第一阳极之间的最短距离，小于所述各个第三阳极和虚拟线之间的最短距离，并且小于所述各个第三阳极和所述第一相应的第二阳极之间的最短距离，所述虚拟线穿过分别来自所述第二相应的第四阳极和所述第二相应的第二阳极的共线边缘。
24.根据权利要求3所述的阵列基板，其中，以逆时针或顺时针方向，各个第一阳极分别与第一相应的第二阳极、第一相应的第四阳极、第一相应的第三阳极、第二相应的第二阳极、第二相应的第三阳极、第二相应的第四阳极、和第三相应的第三阳极相邻；
所述各个第一阳极与所述第一相应的第二阳极、所述第一相应的第四阳极、所述第一相应的第三阳极、所述第二相应的第二阳极、所述第二相应的第三阳极、所述第二相应的第四阳极、或所述第三相应的第三阳极中的任一个之间的最短距离在3.0μm至25μm的范围内；以及
所述各个第一阳极和所述第二相应的第四阳极之间的最短距离小于所述各个第一阳极和所述第二相应的第二阳极之间的最短距离，小于所述各个第一阳极和所述第一相应的第四阳极之间的最短距离，小于所述各个第一阳极和所述第一相应的第三阳极之间的最短距离，小于所述各个第一阳极和所述第二相应的第三阳极之间的最短距离，并小于所述各个第一阳极和所述第一相应的第二阳极之间的最短距离,所述各个第一阳极和所述第二相应的第三阳极之间的最短距离大于所述各个第一阳极和所述第三相应的第三阳极之间的最短距离。
25.根据权利要求13所述的阵列基板，还包括位于像素限定层的远离所述基底基板的一侧的间隔物层；
其中所述间隔物层包括布置在第一阵列中的第一间隔物和布置在第二阵列中的第二间隔物；
所述第一阵列与所述第二阵列相互交错；
所述第二阵列中的各行第二间隔物在所述第一阵列中两个相应行的第一间隔物之间；
所述第二阵列中的各列第二间隔物在所述第一阵列中两个相应列的第一间隔物之间；
所述第一阵列中的各行第一间隔物在所述第二阵列中两个相应行的第二间隔物之间；
所述第一阵列中的各列第一间隔物在所述第二阵列中两个相应列的第二间隔物之间；
所述第一间隔物中的相应一个第一间隔物在所述第二发光元件的第二阳极与所述第三发光元件的第三阳极之间；以及
所述第二间隔物中的相应一个第二间隔物在所述第四发光元件的所述第三阳极和第四阳极之间。
26.根据权利要求15所述的阵列基板，其中，在各行第一间隔物中的两个相邻的第一间隔物由八个子像素间隔开；
在各行第二间隔物中的两个相邻的第二间隔物由八个子像素间隔开；
在各列第一间隔物中的两个相邻的第一间隔物由六个子像素间隔开；以及
在各列第二间隔物中的两个相邻的第二间隔物由六个子像素间隔开。
27.根据权利要求15所述的阵列基板，其中，所述多个子像素被布置成沿着第一方向的多行和沿着第二方向的多列的阵列；
各行第一间隔物沿着所述第一方向；
各行第二间隔物沿着所述第一方向；
各列第一间隔物沿着所述第二方向；以及
各列第二间隔物沿着所述第二方向。
28.根据权利要求17所述的阵列基板，还包括：
第一发光层，其位于所述第一发光元件的第一阳极的远离所述基底基板的一侧；
第二发光层，其位于所述第二阳极的远离所述基底基板的一侧；
第三发光层，其位于所述第三阳极的远离所述基底基板的一侧；以及
第四发光层，其位于所述第四阳极的远离所述基底基板的一侧；
其中，所述第三发光层在所述基底基板上的正投影与相应的第一间隔物在所述基底基板上的正投影部分地重叠；
所述第二发光层在所述基底基板上的正投影与所述相应的第一间隔物在所述基底基板上的正投影部分地重叠；
所述第三发光层的穿过所述相应的第一间隔物的第一边缘实质上平行于所述相应的第一间隔物的第一中心线；并且
所述第二发光层的穿过所述相应的第一间隔物的第二边缘实质上平行于所述相应的第一间隔物的所述第一中心线。
29.根据权利要求13所述的阵列基板，其中，相应的第一子像素、相应的第二子像素、相应的第三子像素和相应的第四子像素中的两个子像素是相同颜色的子像素；
所述第一发光元件、所述第二发光元件、所述第三发光元件和所述第四发光元件中的两个发光元件是相同颜色的发光元件；以及
相同颜色的所述两个发光元件的阳极具有不同的面积或不同的形状。
30.一种显示设备，包括根据权利要求1所述的阵列基板以及连接至所述阵列基板的集成电路。
CN202080002584.XA 2020-10-19 2020-10-19 阵列基板和显示设备 Active CN114762032B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2020/121752 WO2022082331A1 (en) 2020-10-19 2020-10-19 Array substrate and display apparatus

Publications (2)

Publication Number Publication Date
CN114762032A CN114762032A (zh) 2022-07-15
CN114762032B true CN114762032B (zh) 2023-12-22

Family

ID=81291307

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202080002584.XA Active CN114762032B (zh) 2020-10-19 2020-10-19 阵列基板和显示设备
CN202080002798.7A Pending CN115606326A (zh) 2020-10-19 2020-11-10 阵列基板和显示设备

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202080002798.7A Pending CN115606326A (zh) 2020-10-19 2020-11-10 阵列基板和显示设备

Country Status (4)

Country Link
US (2) US11974463B2 (zh)
CN (2) CN114762032B (zh)
GB (2) GB2611454A (zh)
WO (2) WO2022082331A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115668343B (zh) * 2022-08-30 2023-09-22 京东方科技集团股份有限公司 阵列基板和显示设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109003573A (zh) * 2018-08-08 2018-12-14 上海天马有机发光显示技术有限公司 有机发光显示面板和显示装置
CN111490068A (zh) * 2019-01-29 2020-08-04 京东方科技集团股份有限公司 显示面板及其制造方法、显示装置
CN111584599A (zh) * 2020-05-27 2020-08-25 京东方科技集团股份有限公司 一种显示面板及其制作方法、显示装置
CN111724736A (zh) * 2020-07-24 2020-09-29 京东方科技集团股份有限公司 一种阵列基板、oled显示面板及显示装置

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100659532B1 (ko) * 2003-11-28 2006-12-19 삼성에스디아이 주식회사 평판표시장치 및 그의 제조방법
US20090091254A1 (en) 2007-10-08 2009-04-09 Lg.Display Co., Ltd. Organic electroluminescence device and method for manufacturing the same
TWI447983B (zh) 2011-05-24 2014-08-01 Au Optronics Corp 半導體結構以及有機電致發光元件
JP5849981B2 (ja) * 2013-03-25 2016-02-03 ソニー株式会社 表示装置および電子機器
CN103762223A (zh) 2013-12-31 2014-04-30 深圳市华星光电技术有限公司 一种具有氧化物薄膜电晶体的发光装置及其制造方法
US9780150B2 (en) * 2015-02-16 2017-10-03 Shanghai Tianma AM-OLED Co., Ltd. Organic light emitting diode display device and manufacturing method thereof
KR102405695B1 (ko) * 2015-08-31 2022-06-03 엘지디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR102617379B1 (ko) 2016-05-02 2023-12-27 삼성디스플레이 주식회사 유기발광 표시장치 및 이의 제조 방법
CN105789266A (zh) 2016-05-30 2016-07-20 京东方科技集团股份有限公司 一种oled阵列基板及其制备方法、显示装置
CN109643509B (zh) * 2016-09-07 2021-06-08 索尼半导体解决方案公司 显示装置和电子装置
KR102667721B1 (ko) * 2016-12-26 2024-05-23 삼성디스플레이 주식회사 표시 장치
CN108305888B (zh) 2017-01-12 2020-10-16 上海和辉光电股份有限公司 阵列基板及显示面板
JP6892576B2 (ja) * 2017-04-28 2021-06-23 天馬微電子有限公司 表示装置
CN108010944A (zh) 2017-11-28 2018-05-08 武汉天马微电子有限公司 一种阵列基板及显示装置
KR102560918B1 (ko) * 2017-12-29 2023-07-27 엘지디스플레이 주식회사 전계 발광 표시장치
WO2019186865A1 (ja) * 2018-03-29 2019-10-03 シャープ株式会社 表示装置およびその駆動方法
CN108461529A (zh) * 2018-03-29 2018-08-28 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示装置
KR102535796B1 (ko) * 2018-11-02 2023-05-25 삼성디스플레이 주식회사 화소, 이를 포함한 표시 장치, 및 표시 장치의 제조 방법
KR20200066500A (ko) * 2018-11-30 2020-06-10 삼성디스플레이 주식회사 표시장치
KR20200080896A (ko) * 2018-12-27 2020-07-07 엘지디스플레이 주식회사 유기발광 표시장치
US10896646B2 (en) * 2018-12-27 2021-01-19 Lg Display Co., Ltd. Electroluminescent display apparatus
KR102662881B1 (ko) * 2018-12-31 2024-05-03 엘지디스플레이 주식회사 광학 지문 센싱 회로를 포함한 화소 회로, 화소 회로의 구동 방법, 및 유기 발광 표시 장치
KR20200087368A (ko) * 2019-01-10 2020-07-21 삼성디스플레이 주식회사 유기 발광 표시 장치
WO2020146978A1 (zh) * 2019-01-14 2020-07-23 京东方科技集团股份有限公司 像素电路、显示面板及像素电路的驱动方法
US11955558B2 (en) * 2019-04-26 2024-04-09 Sharp Kabushiki Kaisha Display device
US20220209020A1 (en) * 2019-04-26 2022-06-30 Sharp Kabushiki Kaisha Display device
CN110335564A (zh) 2019-06-29 2019-10-15 上海天马有机发光显示技术有限公司 一种阵列基板、显示面板及显示装置
CN110610684B (zh) * 2019-10-29 2021-03-30 厦门天马微电子有限公司 一种有机电致发光显示面板及显示装置
KR20210061505A (ko) * 2019-11-19 2021-05-28 삼성디스플레이 주식회사 표시 장치
US20230062563A1 (en) * 2020-01-30 2023-03-02 Sharp Kabushiki Kaisha Display device
KR20210107961A (ko) * 2020-02-24 2021-09-02 삼성디스플레이 주식회사 표시 패널
KR20210107960A (ko) * 2020-02-24 2021-09-02 삼성디스플레이 주식회사 표시 패널
WO2021176610A1 (ja) * 2020-03-04 2021-09-10 シャープ株式会社 表示装置、表示装置の製造方法
KR20210113513A (ko) * 2020-03-06 2021-09-16 삼성디스플레이 주식회사 발광 표시 장치 및 그 제조 방법
US20230109516A1 (en) * 2020-03-11 2023-04-06 Sharp Kabushiki Kaisha Display device
EP4109440A4 (en) * 2020-03-25 2023-05-03 BOE Technology Group Co., Ltd. DISPLAY PANEL AND DISPLAY DEVICE
CN111463255B (zh) 2020-05-09 2022-06-24 京东方科技集团股份有限公司 一种显示面板及其制作方法、显示装置
CN111627926B (zh) * 2020-05-19 2022-05-31 武汉华星光电半导体显示技术有限公司 Oled显示面板及显示装置
CN115380625A (zh) * 2020-05-25 2022-11-22 夏普株式会社 显示装置
CN111724744A (zh) * 2020-07-14 2020-09-29 武汉华星光电半导体显示技术有限公司 像素电路及显示装置
CN115777125A (zh) * 2020-07-20 2023-03-10 夏普株式会社 显示装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109003573A (zh) * 2018-08-08 2018-12-14 上海天马有机发光显示技术有限公司 有机发光显示面板和显示装置
CN111490068A (zh) * 2019-01-29 2020-08-04 京东方科技集团股份有限公司 显示面板及其制造方法、显示装置
WO2020155593A1 (zh) * 2019-01-29 2020-08-06 京东方科技集团股份有限公司 显示面板及其制造方法、显示装置
CN111584599A (zh) * 2020-05-27 2020-08-25 京东方科技集团股份有限公司 一种显示面板及其制作方法、显示装置
CN111724736A (zh) * 2020-07-24 2020-09-29 京东方科技集团股份有限公司 一种阵列基板、oled显示面板及显示装置

Also Published As

Publication number Publication date
WO2022082886A1 (en) 2022-04-28
US11974463B2 (en) 2024-04-30
US20220302236A1 (en) 2022-09-22
GB202217585D0 (en) 2023-01-11
WO2022082331A1 (en) 2022-04-28
CN114762032A (zh) 2022-07-15
CN115606326A (zh) 2023-01-13
GB2610345A (en) 2023-03-01
US20220359640A1 (en) 2022-11-10
GB2611454A (en) 2023-04-05
GB202219028D0 (en) 2023-02-01

Similar Documents

Publication Publication Date Title
US9716131B2 (en) AMOLED backplane structure and manufacturing method thereof
CN111554712B (zh) 有机发光装置
KR100464864B1 (ko) 유기전계발광 소자 및 그의 제조방법
KR101479994B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
KR20040008322A (ko) 듀얼패널타입 유기전계발광 소자 및 그의 제조방법
KR20100015176A (ko) 유기 ｅｌ 소자의 발광층을 증착하는 방법, 상기 증착방법을 포함하는 유기 ｅｌ 소자의 제조 방법, 및 상기제조 방법에 의해 제조된 유기 ｅｌ 소자
JP2004212994A (ja) デュアルパネルタイプ有機電界発光素子及びその製造方法
CN114730800B (zh) 像素阵列及显示装置
KR100474001B1 (ko) 듀얼패널타입 유기전계발광 소자 및 그의 제조방법
CN112673476A (zh) 显示基板和显示装置
CN113811812A (zh) 显示基板及其制作方法和显示装置
CN114450802A (zh) 一种显示面板、掩膜组件和显示装置
CN114762032B (zh) 阵列基板和显示设备
KR100665941B1 (ko) 유기전계발광 소자 및 그의 제조방법
WO2022082332A9 (en) Array substrate and display apparatus
TWI544621B (zh) 畫素陣列及其遮罩結構
US20240237405A1 (en) Array substrate and display apparatus
JP4789340B2 (ja) 半導体装置及び半導体装置製造用マスク
KR101291797B1 (ko) 유기전계발광표시장치 및 그 제조 방법
KR100512900B1 (ko) 유기전계발광 소자 및 그의 제조방법
CN115039229A (zh) 阵列基板和显示设备
RU2779136C1 (ru) Пиксельный массив и устройство отображения
CN112673477B (zh) 电致发光显示面板及显示装置
WO2021199401A1 (ja) 蒸着マスク、表示パネル、及び表示パネルの製造方法
KR20100058223A (ko) 유기전계 발광소자의 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant