KR20210107961A - 표시 패널 - Google Patents

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KR20210107961A
KR20210107961A KR1020200022373A KR20200022373A KR20210107961A KR 20210107961 A KR20210107961 A KR 20210107961A KR 1020200022373 A KR1020200022373 A KR 1020200022373A KR 20200022373 A KR20200022373 A KR 20200022373A KR 20210107961 A KR20210107961 A KR 20210107961A
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KR
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thin film
gate electrode
film transistor
semiconductor layer
line
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Application number
KR1020200022373A
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손세완
고무순
성석제
이성준
이정수
이지선
이창호
조혜리
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삼성디스플레이 주식회사
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Abstract

본 발명은 고집적화가 가능하면서 고품질의 이미지 구현이 가능한 표시 패널을 구현하기 위하여, 기판; 상기 기판 상에 배치되며, 실리콘 반도체를 포함하는 제1반도체층 및 제1게이트전극을 구비한 제1박막트랜지스터; 상기 기판 상에 배치되며, 제1방향으로 연장된 데이터선; 상기 기판 상에 배치되며, 상기 제1방향과 교차하는 제2방향으로 연장된 스캔선; 상기 데이터선과 전기적으로 연결되며, 제2반도체층 및 제2게이트전극을 포함하는 제2박막트랜지스터; 산화물 반도체를 포함하는 제3반도체층 및 상기 제3반도체층 상에 배치된 제1상부게이트전극을 구비한 제3박막트랜지스터; 상기 제1박막트랜지스터 및 상기 제3박막트랜지스터를 전기적으로 연결하는 노드연결선; 및 평면 상에서 상기 데이터선과 상기 노드연결선 사이에 위치하며, 상기 제1상부게이트전극과 동일한 물질을 포함하는 차폐선;을 포함하는 표시 패널을 제공한다.

Description

표시 패널{Display panel}
본 발명은 표시 패널에 관한 것으로서, 더 상세하게는 실리콘 반도체를 포함하는 박막트랜지스터 및 산화물 반도체를 포함하는 박막트랜지스터로 구동되는 표시 패널에 관한 것이다.
표시 장치는 데이터를 시각적으로 표시하는 장치이다. 이러한 표시 장치는 표시영역과 주변영역을 포함한다. 표시영역에는 스캔선과 데이터선이 상호 절연되어 형성되고, 복수의 화소들이 포함된다. 또한, 상기 표시영역에는 상기 화소들 각각에 대응하는 박막트랜지스터 및 스토리지 커패시터를 구비한 화소회로가 구비된다. 주변영역에는 표시영역의 화소회로에 전기적 신호를 전달하는 다양한 배선들, 스캔 구동부, 데이터 구동부, 제어부 등이 구비될 수 있다.
이러한 표시 장치는 그 용도가 다양해지고 있다. 또한, 표시 장치의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다. 이에 따라 표시 장치의 고집적화 및 고품질의 이미지 구현을 위한 화소회로의 설계가 다양해지고 있다.
본 발명의 실시예들은 실리콘 반도체를 포함하는 박막트랜지스터 및 산화물 반도체를 포함하는 박막트랜지스터로 구동되는 표시 패널로서, 고집적화가 가능하면서 고품질의 이미지 구현이 가능한 표시 패널을 제공하고자 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 기판; 상기 기판 상에 배치되며, 실리콘 반도체를 포함하는 제1반도체층 및 제1게이트전극을 구비한 제1박막트랜지스터; 상기 기판 상에 배치되며, 제1방향으로 연장된 데이터선; 상기 기판 상에 배치되며, 상기 제1방향과 교차하는 제2방향으로 연장된 스캔선; 상기 데이터선과 전기적으로 연결되며, 제2반도체층 및 제2게이트전극을 포함하는 제2박막트랜지스터; 산화물 반도체를 포함하는 제3반도체층 및 상기 제3반도체층 상에 배치된 제1상부게이트전극을 구비한 제3박막트랜지스터; 상기 제1박막트랜지스터 및 상기 제3박막트랜지스터를 전기적으로 연결하는 노드연결선; 및 평면 상에서 상기 데이터선과 상기 노드연결선 사이에 위치하며, 상기 제1상부게이트전극과 동일한 물질을 포함하는 차폐선;을 포함하는 표시 패널이 제공된다.
본 실시예에 따르면, 상기 제1방향을 따라 연장되는 구동전압선; 및 일부가 상기 구동전압선과 교차하며 상기 구동전압선과 전기적으로 연결된 가로 구동전압선;을 더 포함하고, 상기 가로 구동전압선의 일부는 상기 차폐선을 포함할 수 있다.
본 실시예에 따르면, 상기 차폐선은 상기 제1방향을 따라 연장될 수 있다.
본 실시예에 따르면, 상기 차폐선은 평면 상에서 상기 스캔선과 교차할 수 있다.
본 실시예에 따르면, 상기 노드연결선은 상기 제1방향을 따라 연장되고, 상기 스캔선과 교차할 수 있다.
본 실시예에 따르면, 상기 노드연결선은, 평면 상에서 상기 스캔선보다 상기 제1박막트랜지스터에 인접하게 위치하는 컨택홀을 통해 상기 제3반도체층과 전기적으로 연결될 수 있다.
본 실시예에 따르면, 상기 제1상부게이트전극은, 아일랜드 형상이며, 상기 제1상부게이트전극과 상기 스캔선 사이에 개재된 적어도 하나의 절연층에 형성된 컨택홀을 통해 상기 스캔선과 전기적으로 연결될 수 있다.
본 실시예에 따르면, 상기 제3박막트랜지스터는 상기 제3반도체층의 아래에 배치되며 상기 제1상부게이트전극과 중첩하는 제1하부게이트전극을 더 포함하고, 상기 제1하부게이트전극은 상기 스캔선의 일부분일 수 있다.
본 실시예에 따르면, 상기 제1하부게이트전극과 상기 제1상부게이트전극은 서로 다른 물질을 포함할 수 있다.
본 실시예에 따르면, 산화물 반도체를 포함하는 제4반도체층 및 제4게이트전극을 구비한 제4박막트랜지스터;를 더 포함하고, 상기 제4게이트전극은, 상기 제4반도체층과 상기 기판 사이에 배치되는 제2하부게이트전극; 및 상기 제4반도체층 상에 배치되는 제2상부게이트전극을 구비하고, 상기 제2상부게이트전극은 상기 제2상부게이트전극과 상기 제2하부게이트전극 사이에 개재된 적어도 하나의 절연층에 형성된 컨택홀을 통해 상기 제2하부게이트전극과 전기적으로 연결될 수 있다.
본 발명의 다른 관점에 따르면, 기판; 상기 기판 상에 배치되며, 제1반도체층 및 제1게이트전극을 구비한 제1박막트랜지스터; 상기 기판 상에 배치되며, 제1방향으로 연장된 데이터선; 상기 기판 상에 배치되며, 상기 제1방향과 다른 제2방향으로 연장된 스캔선; 상기 데이터선 및 상기 스캔선과 전기적으로 연결되며, 제2반도체층 및 제2게이트전극을 포함하는 제2박막트랜지스터; 및 상기 제1반도체층과 다른 물질을 포함하는 제3반도체층, 및 상기 제3반도체층 상에 배치된 제1상부게이트전극을 구비한 제3박막트랜지스터;를 포함하고, 상기 제1상부게이트전극은 아일랜드 형상이며, 상기 제1상부게이트전극과 상기 스캔선 사이에 개재된 적어도 하나의 절연층에 형성된 컨택홀을 통해 상기 스캔선에 접속된, 표시 패널이 제공된다.
본 실시예에 따르면, 상기 스캔선은, 상기 제3반도체층을 사이에 두고 상기 제1상부게이트전극의 반대편에 위치하는 상기 제3박막트랜지스터의 제1하부게이트전극을 포함할 수 있다.
본 실시예에 따르면, 상기 제1방향을 따라 연장되고, 상기 제1박막트랜지스터 및 상기 제3박막트랜지스터를 전기적으로 연결하는 노드연결선;을 더 포함할 수 있다.
본 실시예에 따르면, 상기 노드연결선은 평면 상에서 상기 스캔선보다 상기 제1박막트랜지스터에 인접하게 위치하는 컨택홀을 통해 상기 제3반도체층과 전기적으로 연결될 수 있다.
본 실시예에 따르면, 상기 제1방향을 따라 연장된 구동전압선; 및 상기 구동전압선과 전기적으로 연결되고 상기 데이터선과 상기 노드연결선 사이에 위치하는 차폐선;을 더 포함할 수 있다.
본 실시예에 따르면, 상기 차폐선의 일부 및 상기 구동전압선의 일부는, 평면 상에서 상기 데이터선과 상기 제1상부게이트전극 사이에 위치할 수 있다.
본 실시예에 따르면, 상기 차폐선은 상기 스캔선과 교차할 수 있다.
본 실시예에 따르면, 상기 제1박막트랜지스터와 중첩하는 제1전극 및 제2전극을 포함하는 스토리지 커패시터;를 더 포함하며, 상기 스캔선은 상기 스토리지 커패시터의 상기 제2전극과 동일한 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 제1반도체층은 실리콘 반도체를 포함하고, 상기 제3반도체층은 산화물 반도체를 포함할 수 있다.
본 실시예에 따르면, 상기 제1반도체층과 상기 제3반도체층 사이에 개재되는복수의 절연층들을 더 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 화소회로가 실리콘 반도체를 구비한 박막트랜지스터 및 산화물 반도체를 구비한 박막트랜지스터를 포함하되, 이들 사이를 연결하는 노드연결선과 데이터선 사이에 위치하는 차폐선을 구비함으로써, 노드연결선과 데이터선 사이에 발생할 수 있는 기생 커패시턴스 및 이에 의한 크로스토크 현상을 최소화할 수 있다.
또한, 산화물 반도체를 구비한 박막트랜지스터는 상부게이트전극 및 하부게이트전극을 포함하는 더블 게이트전극을 구비하되, 상부게이트전극이 아일랜드 형상으로 형성되며 컨택홀을 통해 하부게이트전극과 직접 접속함으로써, 상기 박막트랜지스터가 차지하는 공간을 줄일 수 있다.
이를 통해, 고집적화가 가능하면서 고품질의 이미지 구현이 가능한 표시 패널을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 나타낸 평면도이다.
도 2은 본 발명의 일 실시예에 따른 표시 패널이 포함하는 화소회로의 등가회로도이다.
도 3은 본 발명의 일 실시예에 따른 표시 패널의 화소회로에 포함된 복수의 박막트랜지스터들 및 커패시터 등의 위치를 개략적으로 나타낸 배치도이다.
도 4 내지 도 9는 도 3의 복수의 박막트랜지스터들 및 커패시터 등의 구성들을 층별로 개략적으로 나타낸 배치도들이다.
도 10은 도 3의 A-A'선 및 B-B'선을 따라 취한 단면도이다.
도 11은 도 3의 C-C'선을 따라 취한 단면도이다.
도 12은 도 3의 구성 중 데이터선, 차폐선 및 노드연결선을 중심으로 일부 구성만 발췌하여 표현한 배치도이다.
도 13은 본 발명의 다른 실시예에 따른 표시 패널의 화소회로에 포함된 복수의 박막트랜지스터들 및 커패시터 등의 위치를 개략적으로 나타낸 배치도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 나타낸 평면도이다.
도 1을 참조하면, 표시 패널(10)은 표시영역(DA) 및 표시영역(DA)의 외측에 위치한 주변영역(PA)을 포함할 수 있다. 표시 패널(10)은 표시영역(DA)에 2차원적으로 배열된 복수의 화소(PX)들의 어레이를 통해 이미지를 제공할 수 있다. 주변영역(PA)은 이미지를 제공하지 않는 영역으로서, 표시영역(DA)을 전체적으로 또는 부분적으로 둘러쌀 수 있다. 주변영역(SA)에는 화소(PX)들에 전기적 신호나 전원을 제공하기 위한 드라이버 등이 배치될 수 있다. 주변영역(SA)에는 전자소자나 인쇄회로기판 등이 전기적으로 연결될 수 있는 영역인 패드가 배치될 수 있다.
이하에서는 표시 패널(10)이 표시요소로서, 유기발광다이오드(Organic Light Emitting Diode, OLED)를 포함하는 것을 설명하지만, 본 발명의 표시 패널(10)은 이에 제한되지 않는다. 다른 실시예로서, 표시 패널(10)은 마이크로 LED와 같은 무기을 포함하는 발광 표시 장치(Inorganic Light Emitting Display 또는 무기 EL 표시 장치)이거나, 양자점 발광 표시 장치(Quantum dot Light Emitting Display)와 같은 표시 장치일 수 있다. 예컨대, 표시 패널(10)에 구비된 표시요소의 발광층은 유기물을 포함하거나, 무기물을 포함하거나, 양자점을 포함하거나, 유기물과 양자점을 포함하거나, 무기물과 양자점을 포함할 수 있다.
도 2은 본 발명의 일 실시예에 따른 표시 패널이 포함하는 화소회로의 등가회로도이다.
도 2를 참조하면, 유기발광다이오드(Organic Light Emitting Diode, OLED)는 화소회로(PC)를 통해 구동전압을 전달받아 발광할 수 있다. 화소회로(PC)는 신호선들(SL1, SL2, SLp, SLn, EL, DL), 신호선들에 연결되어 있는 복수의 박막트랜지스터(T1, T2, T3, T4, T5, T6, T7)들, 스토리지 커패시터(storage capacitor, Cap), 부스트 커패시터(boost capacitor, Cbt), 초기화전압선(VIL), 구동전압선(PL)을 포함할 수 있다.
도 2에서는 하나의 화소회로(PC) 마다 신호선들(SL1, SL2, SLp, SLn, EL, DL), 초기화전압선(VIL), 구동전압선(PL)이 구비된 경우를 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 예컨대, 신호선들(SL1, SL2, SLp, SLn, EL, DL) 중 적어도 어느 하나, 구동전압선(PL) 또는/및 초기화전압선(VIL)은 이웃하는 화소회로(PC)들에서 공유될 수 있다.
화소회로(PC)는 복수의 박막트랜지스터들을 포함할 수 있다. 일 실시예에 따르면, 도 2에 도시된 바와 같이 박막트랜지스터들은 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6), 및 제2초기화 박막트랜지스터(T7)를 포함할 수 있다.
복수의 박막트랜지스터(T1, T2, T3, T4, T5, T6, T7)들 중 일부는 NMOS(n-channel MOSFET)로 구비되고, 나머지는 PMOS(p-channel MOSFET)으로 구비될 수 있다. 예컨대, 도 2에서와 같이, 복수의 박막트랜지스터(T1, T2, T3, T4, T5, T6, T7)들 중 보상 박막트랜지스터(T3) 및 제1초기화 박막트랜지스터(T4)는 NMOS(n-channel MOSFET)로 구비되며, 나머지는 PMOS(p-channel MOSFET)으로 구비될 수 있다.
다른 실시예로는, 복수의 박막트랜지스터(T1, T2, T3, T4, T5, T6, T7)들 중 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 및 제2초기화 박막트랜지스터(T7)는 NMOS(n-channel MOSFET)로 구비되며, 나머지는 PMOS(p-channel MOSFET)으로 구비될 수 있다. 또는, 복수의 박막트랜지스터(T1, T2, T3, T4, T5, T6, T7)들 중 하나만 NMOS로 구비되고 나머지는 PMOS로 구비될 수 있다. 또는, 복수의 박막트랜지스터(T1, T2, T3, T4, T5, T6, T7)들 모두 NMOS로 구비될 수 있다.
신호선은 제1스캔신호(Sn)를 전달하는 제1스캔선(SL1), 제2스캔신호(Sn')를 전달하는 제2스캔선(SL2), 제1초기화 박막트랜지스터(T4)에 이전 스캔신호(Sn-1)를 전달하는 이전 스캔선(SLp, previous scan line), 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)에 발광제어신호(En)를 전달하는 발광제어선(EL), 제2초기화 박막트랜지스터(T7)에 이후 스캔신호(Sn+1)를 전달하는 이후 스캔선(SLn, next scan line), 및 제1스캔선(SL1)과 교차하며 데이터신호(Dm)를 전달하는 데이터선(DL)을 포함한다.
구동전압선(PL)은 구동 박막트랜지스터(T1)에 구동전압(ELVDD)을 전달하며, 초기화전압선(VIL)은 각각 구동 박막트랜지스터(T1) 및 화소전극을 초기화하는 초기화전압(Vint)을 전달할 수 있다.
구동 박막트랜지스터(T1)의 구동 게이트전극은 스토리지 커패시터(Cap)의 하나의 전극과 연결되어 있고, 구동 박막트랜지스터(T1)의 구동 소스영역은 동작제어 박막트랜지스터(T5)를 경유하여 구동전압선(PL)에 연결되어 있으며, 구동 박막트랜지스터(T1)의 구동 드레인영역은 발광제어 박막트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 화소전극과 전기적으로 연결되어 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 유기발광다이오드(OLED)에 구동전류(IOLED)를 공급한다.
스위칭 박막트랜지스터(T2)의 스위칭 게이트전극은 제1스캔선(SL1)에 연결되어 있고, 스위칭 박막트랜지스터(T2)의 스위칭 소스영역은 데이터선(DL)에 연결되어 있으며, 스위칭 박막트랜지스터(T2)의 스위칭 드레인영역은 구동 박막트랜지스터(T1)의 구동 소스영역에 연결되어 있으면서 동작제어 박막트랜지스터(T5)를 경유하여 구동전압선(PL)에 연결되어 있다. 스위칭 박막트랜지스터(T2)는 제1스캔선(SL1)을 통해 전달받은 제1스캔신호(Sn)에 따라 턴-온되어 데이터선(DL)으로 전달된 데이터신호(Dm)를 구동 박막트랜지스터(T1)의 구동 소스영역으로 전달하는 스위칭 동작을 수행한다.
보상 박막트랜지스터(T3)의 보상 게이트전극은 제2스캔선(SL2)에 연결되어 있다. 보상 박막트랜지스터(T3)의 보상 드레인영역은 구동 박막트랜지스터(T1)의 구동 드레인영역에 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 화소전극과 연결되어 있다. 보상 박막트랜지스터(T3)의 보상 소스영역은 노드연결선(161)을 통하여 스토리지 커패시터(Cap)의 제1전극(CE1) 및 구동 박막트랜지스터(T1)의 구동 게이트전극에 연결되어 있다. 또한, 보상 소스영역은 제1초기화 박막트랜지스터(T4)의 제1초기화 드레인영역에 연결되어 있다.
보상 박막트랜지스터(T3)는 제2스캔선(SL2)을 통해 전달받은 제2스캔신호(Sn')에 따라 턴-온되어 구동 박막트랜지스터(T1)의 구동 게이트전극과 구동 드레인영역을 전기적으로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결시킨다.
제1초기화 박막트랜지스터(T4)의 제1초기화 게이트전극은 이전 스캔선(SLp)에 연결되어 있다. 제1초기화 박막트랜지스터(T4)의 제1초기화 소스영역은 초기화전압선(VIL)에 연결되어 있다. 제1초기화 박막트랜지스터(T4)의 제1초기화 드레인영역은 스토리지 커패시터(Cap)의 제1전극(CE1), 보상 박막트랜지스터(T3)의 보상 소스영역 및 구동 박막트랜지스터(T1)의 구동 게이트전극에 연결되어 있다. 제1초기화 박막트랜지스터(T4)는 이전 스캔선(SLp)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 초기화전압선(VIL)을 통해 초기화전압(Vint)을 구동 박막트랜지스터(T1)의 구동 게이트전극에 전달하여 구동 박막트랜지스터(T1)의 구동 게이트전극의 전압을 초기화시키는 초기화동작을 수행한다.
동작제어 박막트랜지스터(T5)의 동작제어 게이트전극은 발광제어선(EL)에 연결되어 있으며, 동작제어 박막트랜지스터(T5)의 동작제어 소스영역은 구동전압선(PL)과 연결되어 있고, 동작제어 박막트랜지스터(T5)의 동작제어 드레인영역은 구동 박막트랜지스터(T1)의 구동 소스영역 및 스위칭 박막트랜지스터(T2)의 스위칭 드레인영역과 연결되어 있다.
발광제어 박막트랜지스터(T6)의 발광제어 게이트전극은 발광제어선(EL)에 연결되어 있고, 발광제어 박막트랜지스터(T6)의 발광제어 소스영역은 구동 박막트랜지스터(T1)의 구동 드레인영역 및 보상 박막트랜지스터(T3)의 보상 드레인영역에 연결되어 있으며, 발광제어 박막트랜지스터(T6)의 발광제어 드레인영역은 제2초기화 박막트랜지스터(T7)의 제2초기화 드레인영역 및 유기발광다이오드(OLED)의 화소전극에 전기적으로 연결되어 있다.
동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광제어선(EL)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴-온되어, 구동전압(ELVDD)이 유기발광다이오드(OLED)에 전달되어 유기발광다이오드(OLED)에 구동전류(IOLED)가 흐르도록 한다.
제2초기화 박막트랜지스터(T7)의 제2초기화 게이트전극(G7)은 이후 스캔선(SLn)에 연결되어 있고, 제2초기화 박막트랜지스터(T7)의 제2초기화 드레인영역은 발광제어 박막트랜지스터(T6)의 발광제어 드레인영역 및 유기발광다이오드(OLED)의 화소전극에 연결되어 있으며, 제2초기화 박막트랜지스터(T7)의 제2초기화 소스영역은 초기화전압선(VIL)에 연결되어 있다. 제2초기화 박막트랜지스터(T7)는 이후 스캔선(SLn)을 통해 전달받은 이후 스캔신호(Sn+1)에 따라 턴-온되어 유기발광다이오드(OLED)의 화소전극을 초기화시킨다.
제2초기화 박막트랜지스터(T7)는 도 2에 도시된 바와 같이 이후 스캔선(SLn)에 연결될 수 있다. 다른 실시예로서, 제2초기화 박막트랜지스터(T7)는 발광제어선(EL)에 연결되어 발광제어신호(En)에 따라 구동될 수 있다.
스토리지 커패시터(Cap)는 제1전극(CE1)과 제2전극(CE2)을 포함할 수 있다. 스토리지 커패시터(Cap)의 제1전극(CE1)은 구동 박막트랜지스터(T1)의 구동 게이트전극과 연결되며, 스토리지 커패시터(Cap)의 제2전극(CE2)은 구동전압선(PL)과 연결된다. 스토리지 커패시터(Cap)는 구동 박막트랜지스터(T1)의 구동 게이트전극 전압과 구동전압(ELVDD)의 차에 대응하는 전하가 저장될 수 있다. 유기발광다이오드(OLED)의 대향전극은 공통전압(ELVSS)에 연결되어 있다. 이에 따라, 유기발광다이오드(OLED)는 구동 박막트랜지스터(T1)로부터 구동전류(IOLED)를 전달받아 발광함으로써 화상을 표시할 수 있다.
부스트 커패시터(Cbt)는 제3전극(CE3) 및 제4전극(CE4)을 포함할 수 있다. 제3전극(CE3)은 스위칭 박막트랜지스터(T2)의 스위칭 게이트전극 및 제1스캔선(SL1)에 연결되며, 제4전극(CE4)은 보상 박막트랜지스터(T3)의 보상 소스영역 및 노드연결선(161)에 연결될 수 있다. 부스트 커패시터(Cbt)는 제1스캔선(SL1)으로 공급되는 제1스캔신호(Sn)가 턴-오프될 때, 제1노드(N1)의 전압을 상승시킬 수 있다. 이와 같이, 제1노드(N1)의 전압이 상승되면 블랙 계조를 선명하게 표현할 수 있다.
제1노드(N1)는 구동 박막트랜지스터(T1)의 구동 게이트전극, 보상 박막트랜지스터(T3)의 소스영역, 제1초기화 박막트랜지스터(T4)의 드레인영역, 및 부스트 커패시터(Cbt)의 제4전극(CE4)이 연결되는 영역일 수 있다.
일 실시예에 따른 각 화소(PX)의 구체적 동작은 다음과 같다.
초기화 기간 동안, 이전 스캔선(SLp)을 통해 이전 스캔신호(Sn-1)가 공급되면, 이전 스캔신호(Sn-1)에 대응하여 제1초기화 박막트랜지스터(T4)가 턴-온(Turn on)되며, 초기화전압선(VIL)으로부터 공급되는 초기화전압(Vint)에 의해 구동 박막트랜지스터(T1)가 초기화된다.
데이터 프로그래밍 기간 동안, 제1스캔선(SL1) 및 제2스캔선(SL2)을 통해 제1스캔신호(Sn) 및 제2스캔신호(Sn')가 공급되면, 제1스캔신호(Sn) 및 제2스캔신호(Sn')에 대응하여 스위칭 박막트랜지스터(T2) 및 보상 박막트랜지스터(T3)가 턴-온된다. 이 때, 구동 박막트랜지스터(T1)는 턴-온된 보상 박막트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스 된다.
그러면, 데이터선(DL)으로부터 공급된 데이터신호(Dm)에서 구동 박막트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 보상 전압(Dm+Vth, Vth는 (-)의 값)이 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 인가된다.
스토리지 커패시터(Cap)의 양단에는 구동전압(ELVDD)과 보상 전압(Dm+Vth)이 인가되고, 스토리지 커패시터(Cap)에는 양단 전압 차에 대응하는 전하가 저장된다.
발광 기간 동안, 발광제어선(EL)으로부터 공급되는 발광제어신호(En)에 의해 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)가 턴-온된다. 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)의 전압과 구동전압(ELVDD) 간의 전압차에 따르는 구동 전류(IOLED)가 발생하고, 발광제어 박막트랜지스터(T6)를 통해 구동 전류(IOLED)가 유기발광다이오드(OLED)에 공급된다.
한편, 도 2의 소스영역들 및 드레인영역들은 트랜지스터의 종류(p-type or n-type)에 따라 그 위치가 서로 바뀔 수 있다.
본 실시예에서는 복수의 박막트랜지스터(T1, T2, T3, T4, T5, T6, T7)들 중 적어도 하나는 산화물을 포함하는 반도체층을 포함하며, 나머지는 실리콘을 포함하는 반도체층을 포함할 수 있다.
구체적으로, 표시 장치의 밝기에 직접적으로 영향을 미치는 구동 박막트랜지스터(T1)의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 반도체층을 포함하도록 구성하며, 이를 통해 고해상도의 표시 장치를 구현할 수 있다.
한편, 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다.
이와 같이 산화물 반도체의 경우 누설전류가 적은 이점을 갖기에, 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 연결되는 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 및 제2초기화 박막트랜지스터(T7) 중 적어도 하나를 산화물 반도체로 채용하여 구동 게이트전극(G1)으로 흘러갈 수 있는 누설전류를 방지하는 동시에 소비전력을 줄일 수 있다. 일 실시예로, 보상 박막트랜지스터(T3)가 산화물 반도체를 포함할 수 있다. 다른 실시예로, 보상 박막트랜지스터(T3) 및 제1초기화 박막트랜지스터(T4)가 산화물 반도체를 포함할 수 있다.
도 2는 화소회로(PC)가 7개의 박막트랜지스터(T1 내지 T7), 2개의 커패시터(Cap, Cbt)를 포함하는 것을 설명하였으나, 본 발명은 이에 한정되지 않는다. 박막트랜지스터 및 스토리지 커패시터의 개수는 화소회로(PC)의 디자인에 따라 다양하게 변경될 수 있다. 또한, 부스트 커패시터(Cbt)는 실시예에 따라 생략될 수 있다.
도 3은 본 발명의 일 실시예에 따른 화소회로에 포함된 복수의 박막트랜지스터들 및 커패시터 등의 위치를 개략적으로 나타낸 배치도이며, 도 4 내지 도 9는 도 3의 복수의 박막트랜지스터들 및 커패시터 등의 구성들을 층별로 개략적으로 나타낸 배치도들이다.
일 실시예로, 도 4에 도시된 층과 도 5에 도시된 층 사이에는 제1게이트절연층(112, 도 10)이 개재되고, 도 5에 도시된 층과 도 6에 도시된 층 사이에는 제1층간절연층(113, 도 10)이 개재되고, 도 6에 도시된 층과 도 7에 도시된 층 사이에는 제2층간절연층(114, 도 10)이 개재되고, 도 7에 도시된 층과 도 8에 도시된 층 사이에는 제2게이트절연층(115, 도 10)이 개재되고, 도 8에 도시된 층과 도 9에 도시된 층 사이에는 제3층간절연층(116, 도 10)이 개재될 수 있다. 상기 절연층들에는 컨택홀 등이 형성되어, 도 4 내지 도 9에 도시된 층상 구조들 상하로 서로 전기적으로 연결될 수 있다.
이하 도 3 내지 도 9를 참조하여, 박막트랜지스터(T1 내지 T7)들, 배선(SL1, SL2, SLp, SLn, EL, DL, PL, VIL, 151)들, 차폐선(152), 노드연결선(161), 제1 및 제2연결전극(162, 163)의 구조 및 배치에 대해 설명한다.
도 3을 참조하면, 화소회로(PC)는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6), 제2초기화 박막트랜지스터(T7), 스토리지 커패시터(Cap) 및 부스트 커패시터(Cbt)를 포함할 수 있다.
또한, 화소회로(PC)는 제1방향(DR1)으로 연장된 데이터선(DL) 및 구동전압선(PL)을 포함하고, 상기 제1방향(DR1)과 교차하는 제2방향(DR2)으로 연장된 제1스캔선(SL1), 제2스캔선(SL2), 이전 스캔선(SLp), 발광제어선(EL), 가로 구동전압선(151), 및 초기화전압선(VIL)을 포함하며, 차폐선(152), 노드연결선(161), 제1연결전극(162) 및 제2연결전극(163)을 포함할 수 있다.
구동 박막트랜지스터(T1)는 구동 반도체층(A1) 및 구동 게이트전극(G1)을 포함하고, 스위칭 박막트랜지스터(T2)는 스위칭 반도체층(A2) 및 스위칭 게이트전극(G2)을 포함 하고, 보상 박막트랜지스터(T3)는 보상 반도체층(A3) 및 보상 게이트전극(G3)을 포함하고, 제1초기화 박막트랜지스터(T4)는 제1초기화 반도체층(A4) 및 제1초기화 게이트전극(G4)을 포함하고, 동작제어 박막트랜지스터(T5)는 동작제어 반도체층(A5) 및 동작제어 게이트전극(G5)을 포함 하고, 발광제어 박막트랜지스터(T6)는 발광제어 반도체층(A6) 및 발광제어 게이트전극(G6)을 포함하고, 제2초기화 박막트랜지스터(T7)는 제2초기화 반도체층(A7) 및 제2초기화 게이트전극(G7)을 포함할 수 있다.
일 실시예에서, 구동 박막트랜지스터(T1)의 구동 반도체층(A1), 스위칭 박막트랜지스터(T2)의 스위칭 반도체층(A2), 동작제어 박막트랜지스터(T5)의 동작제어 반도체층(A5), 발광제어 박막트랜지스터(T6)의 발광제어 반도체층(A6), 및 제2초기화 박막트랜지스터(T7)의 제2초기화 반도체층(A7)은 실리콘 반도체를 포함하는 실리콘 반도체층일 수 있다. 그리고, 보상 박막트랜지스터(T3)의 보상 반도체층(A3) 및 제1초기화 박막트랜지스터(T4)의 제1초기화 반도체층(A4)은 산화물 반도체를 포함하는 산화물 반도체층일 수 있다.
다른 실시예에서, 구동 박막트랜지스터(T1)의 구동 반도체층(A1), 스위칭 박막트랜지스터(T2)의 스위칭 반도체층(A2), 제1초기화 박막트랜지스터(T4)의 제1초기화 반도체층(A4), 동작제어 박막트랜지스터(T5)의 동작제어 반도체층(A5), 발광제어 박막트랜지스터(T6)의 발광제어 반도체층(A6), 및 제2초기화 박막트랜지스터(T7)의 제2초기화 반도체층(A7)은 실리콘 반도체를 포함하는 실리콘 반도체층일 수 있다. 그리고, 보상 박막트랜지스터(T3)의 보상 반도체층(A3)은 산화물 반도체를 포함하는 산화물 반도체층일 수 있다.
이하에서는, 보상 박막트랜지스터(T3)의 보상 반도체층(A3) 및 제1초기화 박막트랜지스터(T4)의 제1초기화 반도체층(A4)이 산화물 반도체를 포함하고, 나머지 박막트랜지스터(T1, T2, T5, T6, T7)들의 반도체층(A1, A2, A5, A6, A7)들이 실리콘 반도체를 포함하는 실시예에 대해 설명하지만, 본 발명은 이에 제한되지 않는다.
도 3 및 도 4를 참조하면, 실리콘 반도체층(121)은, 구동 반도체층(A1), 스위칭 반도체층(A2), 동작제어 반도체층(A5), 발광제어 반도체층(A6), 및 제2초기화 반도체층(A7)을 포함할 수 있다. 실리콘 반도체층(121)은 다결정 실리콘 또는 비정질 실리콘으로 형성될 수 있다. 구동 반도체층(A1), 스위칭 반도체층(A2), 동작제어 반도체층(A5), 발광제어 반도체층(A6), 및 제2초기화 반도체층(A7)은 동일 층에 배치되며 동일 물질을 포함할 수 있다.
구동 반도체층(A1), 스위칭 반도체층(A2), 동작제어 반도체층(A5), 발광제어 반도체층(A6), 및 제2초기화 반도체층(A7) 중 적어도 어느 하나는 다양한 형상으로 굴곡질 수 있다.
구동 반도체층(A1), 스위칭 반도체층(A2), 동작제어 반도체층(A5), 발광제어 반도체층(A6), 및 제2초기화 반도체층(A7)은 연결될 수 있다. 도 4는 n번째 행의 화소회로에 포함된 실리콘 반도체층(121)을 도시한 것으로, 제2초기화 반도체층(A7)은 n-1번째 행의 화소회로에 포함된 실리콘 반도체층에 연결될 수 있다.
구동 반도체층(A1), 스위칭 반도체층(A2), 동작제어 반도체층(A5), 발광제어 반도체층(A6), 및 제2초기화 반도체층(A7) 각각은 채널영역, 채널영역의 양 옆의 소스영역 및 드레인영역을 포함할 수 있다. 일 예로, 소스영역 및 드레인영역은 불순물로 도핑될 수 있으며, 불순물은 N형 불순물 또는 P형 불순물을 포함할 수 있다. 채널영역은 도 5를 참조하여 후술할 게이트전극에 중첩하는 영역으로서, 불순물이 도핑되지 않거나 아주 소량의 불순물을 포함할 수 있다. 소스영역 및 드레인영역은, 각각 박막트랜지스터의 소스전극 및 드레인전극에 해당할 수 있다. 소스영역 및 드레인영역은 트랜지스터의 성질에 따라 서로 변경될 수 있다. 이하에서는 편의상 소스전극이나 드레인전극 대신 소스영역 및 드레인영역이라는 용어를 사용한다.
구동 반도체층(A1)은 구동 채널영역, 구동 채널영역의 양측의 구동 소스영역 및 구동 드레인영역을 포함할 수 있다. 구동 반도체층(A1)의 일단은 스위칭 반도체층(A2) 및 동작제어 반도체층(A5)과 연결되며, 구동 반도체층(A1)의 타단은 보상 반도체층(A3) 및 발광제어 반도체층(A6)과 연결될 수 있다.
구동 반도체층(A1), 예컨대 구동 반도체층(A1)의 채널영역은 굴곡된 형상을 가져, 다른 반도체층(A2 내지 A7)들 보다 길게 형성될 수 있다. 예컨대, 구동 반도체층(A1)이 오메가(Ω) 또는 알파벳 "S"와 같이 복수 회 절곡된 형상을 가짐으로써, 좁은 공간 내에 긴 채널길이를 형성할 수 있다. 구동 반도체층(A1)이 길게 형성되므로, 구동 게이트전극(G1)에 인가되는 게이트 전압의 구동 범위(driving range)가 넓어지게 되어 유기발광소자(OLED)에서 방출되는 빛의 계조를 보다 정교하게 제어할 수 있으며, 표시 품질을 향상시킬 수 있다.
스위칭 반도체층(A2)은 스위칭 채널영역의 양측의 스위칭 소스영역 및 스위칭 드레인영역을 포함할 수 있다. 스위칭 소스영역 및 스위칭 드레인영역 중 하나는 구동 소스영역 또는 구동 드레인영역과 연결되고, 다른 하나는 제9컨택홀(CNT9)을 통해 데이터선(DL)과 연결될 수 있다.
동작제어 반도체층(A5)은 동작제어 채널영역의 양측의 동작제어 소스영역 및 동작제어 드레인영역을 포함할 수 있다. 동작제어 소스영역 및 동작제어 드레인영역 중 하나는 구동 소스영역 및 구동 드레인영역 중 하나와 연결되고, 다른 하나는 제7컨택홀(CNT7)을 통해 구동전압선(PL)과 연결될 수 있다.
발광제어 반도체층(A6)은 발광제어 채널영역의 양측의 발광제어 소스영역 및 발광제어 드레인영역을 포함할 수 있다. 발광제어 소스영역 및 발광제어 드레인영역 중 하나는 구동 드레인영역 및 구동 소스영역 중 하나와 연결되고, 다른 하나는 제6컨택홀(CNT6)을 통해 유기발광다이오드(OLED)의 화소전극(210)과 연결될 수 있다.
제2초기화 반도체층(A7)은 제2초기화 채널영역의 양측의 제2초기화 소스영역 및 제2초기화 드레인영역을 포함할 수 있다. 제2초기화 소스영역 및 제2초기화 드레인영역 중 하나는 발광제어 반도체층(A6)과 연결될 수 있다. 제2초기화 소스영역 및 제2초기화 드레인영역 중 다른 하나는 제2연결전극(163)을 통해 초기화전압선(VIL)과 연결될 수 있다.
도 3 및 도 5를 참조하면, 실리콘 반도체층(121) 상에는 구동 게이트전극(G1), 스위칭 게이트전극(G2), 동작제어 게이트전극(G5), 발광제어 게이트전극(G6), 제2초기화 게이트전극(G7), 제1스캔선(SL1) 및 발광제어선(EL)이 형성될 수 있다.
구동 게이트전극(G1), 스위칭 게이트전극(G2), 동작제어 게이트전극(G5), 발광제어 게이트전극(G6), 제2초기화 게이트전극(G7), 제1스캔선(SL1) 및 발광제어선(EL)은 동일 층에 배치되며, 동일 물질을 포함할 수 있다. 일 예로, 상기 게이트전극(G1, G2, G5, G6, G7)들은 실리콘 반도체층(121)과 제1게이트절연층(112, 도 10)을 사이에 두고 배치될 수 있다. 상기 게이트전극(G1, G2, G5, G6, G7)들은 몰리브덴(Mo), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다.
구동 게이트전극(G1)은 구동 반도체층(A1)의 채널영역과 중첩하게 배치될 수 있고, 스토리지 커패시터(Cap)의 제1전극(CE1)을 포함할 수 있다.
구동 박막트랜지스터(T1)와 중첩되도록 위에 스토리지 커패시터(Cap)가 형성될 수 있고, 스토리지 커패시터(Cap)는 제1층간절연층(113, 도 10)을 사이에 두고 배치되는 제1전극(CE1)과 제2전극(CE2)을 포함할 수 있다. 여기서, 구동 게이트전극(G1)은 구동 박막트랜지스터(T1)의 게이트전극으로서의 기능뿐만 아니라 제1전극(CE1)의 기능도 동시에 할 수 있다. 즉, 구동 게이트전극(G1)은 제1전극(CE1)과 일체(一體)로 형성될 수 있다. 제1층간절연층(113, 도 10)은 스토리지 커패시터(Cap)의 유전체로써 기능하며, 스토리지 커패시터(Cap)에서 축전된 전하와 양 전극(CE1, CE2) 사이의 전압에 의해 스토리지 캐패시턴스(Storage Capacitance)가 결정될 수 있다. 제1전극(CE1)은 아일랜드 형상의 전극으로 형성될 수 있다
스위칭 게이트전극(G2)은 스위칭 반도체층(A2)의 채널영역과 중첩하게 배치될 수 있고, 제1스캔선(SL1)의 일부로 구비될 수 있다.
동작제어 게이트전극(G5)은 동작제어 반도체층(A5)의 채널영역과 중첩하게 배치될 수 있고, 발광제어선(EL)의 일부로 구비될 수 있다.
발광제어 게이트전극(G6)은 발광제어 반도체층(A6)의 채널영역과 중첩하게 배치될 수 있고, 발광제어선(EL)의 일부로 구비될 수 있다. 따라서, 동작제어 게이트전극(G5), 발광제어 게이트전극(G6) 및 발광제어선(EL)은 일체로 형성될 수 있다.
제2초기화 게이트전극(G7)은 제2초기화 반도체층(A7)의 채널영역과 중첩하게 배치될 수 있고, 이후 스캔선(SLn)의 일부로 구비될 수 있다. 도 5는 n번째 행의 화소회로를 도시한 것으로, 도 5에서 제2초기화 게이트전극(G7)은 n-1번째 행의 화소회로에 포함된 것이며, n-1번째 행의 화소회로에서의 이후 스캔선(SLn)은 n번째 행의 화소회로의 제1스캔선(SL1)에 해당될 수 있다.
한편, 일 실시예에서 화소회로(PC)는 부스트 커패시터(Cbt)를 구비할 수 있다. 부스트 커패시터(Cbt)는 제3전극(Cbt3) 및 제4전극(Cbt4)을 포함할 수 있다. 제3전극(Cbt3) 및 제4전극(Cbt4)은 하나 이상의 절연층을 사이에 두고 배치될 수 있다. 제3전극(Cbt3)은 제1스캔선(SL1)과 일체로 형성되며, 스위칭 게이트전극(G2)과 연결된다.
도 3 및 도 6을 참조하면, 상기 게이트전극(G1, G2, G5, G6, G7)들 상에는 제2스캔선(SL2), 스터리지 커패시터(Cap)의 제2전극(CE2), 보상 박막트랜지스터(T3)의 제1하부게이트전극(G3a), 및 제1초기화 박막트랜지스터(T4)의 제2하부게이트전극(G4a)이 형성될 수 있다.
제2스캔선(SL2), 제2전극(CE2), 제1하부게이트전극(G3a), 및 제2하부게이트전극(G4a)은 동일 층에 배치되며, 동일 물질을 포함할 수 있다. 일 예로, 이들은 제1층간절연층(113, 도 10) 상에 배치될 수 있다.
제2전극(CE2)은 제1전극(CE1) 전체와 중첩되도록 배치되며, 이 때, 제1층간절연층(113)이 스토리지 커패시터(Cap)의 유전체층의 역할을 할 수 있다.
제2전극(CE2)은 스토리지 개구부(SOP)를 구비할 수 있다. 스토리지 개구부(SOP)는 제1전극(CE1)과 중첩되도록 구비된다. 스토리지 개구부(SOP)는 제2전극(CE2)을 관통하는 단일폐곡선(closed curve)의 형태를 가질 수 있다. 여기서 단일폐곡선이란, 다각형, 원 등과 같이 직선이나 곡선 위에 한 점을 찍었을 때 시작점과 끝점이 같은 닫힌 도형을 의미한다. 제2전극(CE2)은 제5컨택홀(CNT5)을 통해 구동전압선(PL)과 연결되어, 구동전원전압(ELVDD, 도 2)을 공급받을 수 있다.
후술하는 바와 같이, 제1하부게이트전극(G3a)은 제2스캔선(SL2)의 일부로 구비될 수 있고, 제2하부게이트전극(G4a)은 아일랜드 형상으로 형성될 수 있다.
도 3 및 도 7을 참조하면, 제2스캔선(SL2) 상에는 산화물 반도체층(141)이 배치될 수 있다. 산화물 반도체층(141)은 보상 반도체층(A3) 및 제1초기화 반도체층(A4)을 포함할 수 있다. 보상 반도체층(A3) 및 제1초기화 반도체층(A4)은 서로 일체로 형성되며, 아일랜드 형상일 수 있다. 예컨대, 상기 산화물 반도체층(141)은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크로뮴(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함하는 산화물 반도체 물질을 포함할 수 있다. 일부 실시예에서, 산화물 반도체 물질은 ZnO에 인듐(In)과 갈륨(Ga)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O) 반도체 물질일 수 있다.
산화물 반도체층(141)은 채널영역, 채널영역의 양 옆의 소스영역 및 드레인영역을 포함할 수 있다. 일 예로, 소스영역 및 드레인영역은 플라즈마 처리에 의해서 캐리어 농도가 높아진 영역일 수 있다. 소스영역 및 드레인영역은, 각각 소스전극 및 드레인전극에 해당할 수 있다. 소스영역 및 드레인영역은 트랜지스터의 성질에 따라 서로 변경될 수 있다. 이하에서는, 소스전극이나 드레인전극 대신 소스영역 및 드레인영역이라는 용어를 사용한다.
보상 반도체층(A3)은 보상 채널영역의 양측의 보상 소스영역 및 보상 드레인영역을 포함할 수 있다. 보상 소스영역 및 보상 드레인영역 중 하나는 노드연결선(161)을 통해 제1전극(CE1)과 브릿지 연결되고, 다른 하나는 제1연결전극(162)을 통해 실리콘 반도체층(121)과 브릿지 연결될 수 있다. 보상 반도체층(A3)은 제1연결전극(162)을 통해서 구동 박막트랜지스터(T1)의 구동 반도체층(A1) 및 발광제어 박막트랜지스터(T6)의 발광제어 반도체층(A6)과 연결될 수 있다. 또한, 보상 반도체층(A3)은 같은 층에 배치된 제1초기화 반도체층(A4)과 연결될 수 있다.
제1초기화 반도체층(A4)은 제1초기화 채널영역의 양측의 제1초기화 소스영역 및 제1초기화 드레인영역을 포함할 수 있다. 제1초기화 소스영역 및 제1초기화 드레인영역 중 하나는 노드연결선(161)을 통해 제1전극(CE1)과 브릿지 연결되고, 다른 하나는 컨택홀을 통해 실리콘 반도체층(121)과 연결될 수 있다. 제1초기화 반도체층(A4)은 제2초기화 박막트랜지스터(T7)의 제2초기화 반도체층(A7)과 연결될 수 있다.
부스트 커패시터(Cbt)의 제4전극(Cbt4)은 산화물 반도체층(141)의 일부로서 구비되며, 보상 반도체층(A3)과 제1초기화 반도체층(A4)과 일체로 형성될 수 있다. 제4전극(Cbt4)은 제1초기화 반도체층(A4)과 보상 반도체층(A3) 사이의 영역으로 구비될 수 있다. 또는, 제4전극(Cbt4)은 제1초기화 반도체층(A4) 또는 보상 반도체층(A3)으로부터 연장된 부분일 수 있다. 제4전극(Cbt4)은 제3전극(Cbt3)과 중첩되도록 배치될 수 있다.
도 3 및 도 8을 참조하면, 산화물 반도체층(141) 상에는 초기화전압선(VIL), 이전 스캔선(SLp), 가로 구동전압선(151), 차폐선(152), 보상 박막트랜지스터(T3)의 제1상부게이트전극(G3b), 및 제1초기화 박막트랜지스터(T4)의 제2상부게이트전극(G4b)이 배치될 수 있다. 이들은 동일 층에 배치되며, 동일 물질을 포함할 수 있다. 일 예로, 이들은 제2게이트절연층(115, 도 10) 상에 배치될 수 있다.
초기화전압선(VIL)은 제2방향(DR2)으로 연장될 수 있고, 제2연결전극(163)을 통해 제2초기화 반도체층(A7)과 브릿지 연결될 수 있다.
가로 구동전압선(151)은 제2방향(DR2)으로 연장될 수 있다. 가로 구동전압선(151)은 제1방향(DR1)으로 연장된 구동전압선(PL)과 제7컨택홀(CNT7)을 통해 연결될 수 있다. 따라서, 가로 구동전압선(151)과 구동전압선(PL)은 메쉬(mesh) 구조를 형성할 수 있고, 서로 동일한 정전압을 가질 수 있다.
차폐선(152)은 가로 구동전압선(151)으로부터 제1방향(DR1)을 따라 연장될 수 있다. 차폐선(152)은 가로 구동전압선(151)과 일체로 형성될 수 있고, 가로 구동전압선(151)과 구동전압선(PL)을 통해 구동전압(ELVDD)을 인가받을 수 있다.
한편, 일 실시예에서 보상 박막트랜지스터(T3)는 더블 게이트 구조로, 보상 박막트랜지스터(T3)의 보상 게이트전극(G3)은 보상 반도체층(A3)의 일부와 중첩하는 제1하부게이트전극(G3a) 및 제1상부게이트전극(G3b)을 포함할 수 있다.
보상 박막트랜지스터(T3)의 제1하부게이트전극(G3a)은 보상 반도체층(A3) 하부에 배치되며, 제2스캔선(SL2)의 일부로 구비될 수 있다. 보상 박막트랜지스터(T3)의 제1상부게이트전극(G3b)은 보상 반도체층(A3) 상부에 배치되며, 아일랜드 형상으로 형성될 수 있다. 제1상부게이트전극(G3b)은 초기화전압선(VIL), 이후 스캔선(SLp), 가로 구동전압선(151) 및 차폐선(152)과 동일한 층에 형성되고 동일 물질을 포함할 수 있다.
제1하부게이트전극(G3a)과 제1상부게이트전극(G3b)은 보상 반도체층(A3)을 사이에 두고 서로 반대편에 위치할 수 있다. 또한 제1하부게이트전극(G3a)과 제1상부게이트전극(G3b)은 서로 다른 물질을 포함할 수 있고, 제1컨택홀(CNT1)을 통해 서로 전기적으로 연결될 수 있다.
일 실시예에서, 제1초기화 박막트랜지스터(T4)는 더블 게이트 구조로, 제1초기화 박막트랜지스터(T4)의 제1초기화 게이트전극(G4)은 제1초기화 반도체층(A4)의 일부와 중첩하는 제2하부게이트전극(G4a) 및 제2상부게이트전극(G4b)을 포함할 수 있다.
제1초기화 박막트랜지스터(T4)의 제2하부게이트전극(G4a)은 제1초기화 반도체층(A4) 하부에 배치되며, 아일랜드 형상으로 형성될 수 있다. 제2하부게이트전극(G4a)은 스토리지 커패시터(Cap)의 제2전극(CE2) 및 보상 박막트랜지스터(T3)의 제1하부게이트전극(G3a)과 동일한 층에 형성되고 동일 물질을 포함할 수 있다. 제1초기화 박막트랜지스터(T4)의 제2상부게이트전극(G4b)은 제1초기화 반도체층(A4) 상부에 배치되며, 이전 스캔선(SLp)의 일부로 구비될 수 있다. 제2상부게이트전극(G4b)은 제1상부게이트전극(G3b)과 동일한 층에 형성되고 동일 물질을 포함할 수 있다.
제2하부게이트전극(G4a)과 제2상부게이트전극(G4b)은 제1초기화 반도체층(A4)을 사이에 두고 서로 반대편에 위치할 수 있다. 또한, 제2하부게이트전극(G4a)과 제2상부게이트전극(G4b)은 서로 다른 물질을 포함할 수 있고, 제2컨택홀(CNT2)을 통해 서로 전기적으로 연결될 수 있다.
다른 실시예로, 제1초기화 박막트랜지스터(T4)는 단일 게이트 구조로서, 제2상부게이트전극(G4b)만 구비할 수 있다.
도 3 및 도 9를 참조하면, 초기화전압선(VIL) 등 상에는 데이터선(DL), 구동전압선(PL), 노드연결선(161), 제1연결전극(162) 및 제2연결전극(163)이 배치될 수 있다. 이들은 서로 동일 층에 배치되며, 동일한 물질을 포함할 수 있다. 일 예로, 이들은 제3층간절연층(116, 도 10) 상에 배치될 수 있다. 일 예로, 데이터선(DL) 및 구동전압선(PL)은 알루미늄(Al), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 데이터선(DL) 및 구동전압선(PL)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
데이터선(DL)은 제1방향으로 연장되고, 제9컨택홀(CNT9)을 통해 스위칭 박막트랜지스터(T2)의 스위칭 반도체층(A2)과 연결될 수 있고, 따라서 스위칭 박막트랜지스터(T2)는 데이터선(DL)으로부터 데이터신호(Dm, 도 2)을 인가 받을 수 있다.
또한, 구동전압선(PL)은 제1방향으로 연장되고, 제8컨택홀(CNT8)을 통해 동작제어 반도체층(A5)과 연결될 수 있고, 제5컨택홀(CNT5)을 통해 스토리지 커패시터(Cap)의 제2전극(CE2)과 연결될 수 있다. 따라서, 동작제어 박막트랜지스터(T5)와 제2전극(CE2)은 구동전압선(PL)으로부터 구동전원전압(ELVDD, 도 2)을 인가 받을 수 있다.
노드연결선(161)은 제1방향으로 연장되고, 스토리지 커패시터(Cap)의 제1전극(CE1)과 보상 박막트랜지스터(T3) 및 제1초기화 박막트랜지스터(T4)를 연결할 수 있다. 노드연결선(161)의 일단은 제3컨택홀(CNT3)을 통해 보상 반도체층(A3), 제1초기화 반도체층(A4) 및 제4전극(CE4)을 포함하는 산화물 반도체층(141)과 연결될 수 있다. 노드연결선(161)의 타단은 제4컨택홀(CNT4)을 통해 제1전극(CE1)과 연결될 수 있다.
제1연결전극(162)은 실리콘 반도체층(121)과 산화물 반도체층(141)을 연결할 수 있다. 제1연결전극(162)의 일단은 제12컨택홀(CNT12)을 통해 구동 반도체층(A1)과 연결될 수 있다. 제1연결전극(162)의 타단은 제13컨택홀(CNT13)을 통해 보상 반도체층(A3)과 연결될 수 있다.
제2연결전극(163)은 제2초기화 박막트랜지스터(T7)와 초기화전압선(VIL)을 연결할 수 있다. 제2연결전극(163)의 일부분은 제10컨택홀(CNT10)을 통해 제2초기화 박막트랜지스터(T7)의 제2초기화 반도체층(A7)과 연결될 수 있다. 제2연결전극(163)의 다른 일부분은 제11컨택홀(CNT11)을 통해 초기화전압선(VIL)과 연결될 수 있다. 제2연결전극(163)은 제1방향으로 연장된 부분을 구비할 수 있다.
일 실시예에서, 유기발광다이오드(OLED)의 화소전극(210)이 데이터선(DL) 및 구동전압선(PL)과 동일한 층에 배치될 수 있다. 화소전극(210)은 제6컨택홀(CNT6)을 통해 발광제어 박막트랜지스터(T6)의 발광제어 반도체층(A6)과 직접 연결되어, 발광제어 박막트랜지스터(T6)를 통해 인가되는 신호를 인가 받을 수 있다.
도 10은 도 3의 A-A'선 및 B-B'선을 따라 취한 단면도이고, 도 11은 도 3의 C-C'선을 따라 취한 단면도이다.
도 10 및 도 11을 참조하면, 지금까지 설명한 다양한 구성들이 기판(100) 상에 위치할 수 있다. 기판(100)은 글래스 또는 고분자 수지를 포함할 수 있다. 예컨대, 기판(100)은 고분자 수지는 폴리에테르술폰, 폴리아크릴레이트, 폴리에테르 이미드, 폴리에틸렌 나프탈레이트, 폴리에틸렌 테레프탈레이드, 폴리페닐렌 설파이드, 폴리아릴레이트, 폴리이미드, 폴리카보네이트 또는 셀룰로오스 아세테이트 프로피오네이트 등을 포함할 수 있다. 고분자 수지를 포함하는 기판(100)은 플렉서블, 롤러블 또는 벤더블 특성을 가질 수 있다. 기판(100)은 전술한 고분자 수지를 포함하는 층 및 무기층(미도시)을 포함하는 다층 구조일 수 있다.
기판(100) 상에는 버퍼층(111)이 배치될 수 있다. 버퍼층(111)은 기판(100)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(100) 상에 평탄면을 제공할 수 있다. 버퍼층(111)은 실리콘옥사이드, 실리콘옥시나이트라이드, 실리콘나이트라이드와 같은 무기 절연물을 포함할 수 있으며, 전술한 물질을 포함하는 단일 층 또는 다층 구조로 이루어질 수 있다.
버퍼층(111) 상에는 도 4에 도시된 바와 같은 구동 반도체층(A1), 스위칭 반도체층(A2), 동작제어 반도체층(A5), 발광제어 반도체층(A6), 및 제2초기화 반도체층(A7)을 포함하는 실리콘 반도체층(121)이 위치할 수 있다. 실리콘 반도체층(121) 상에는 제1게이트절연층(112)이 위치할 수 있다.
제1게이트절연층(112) 상에는 도 5에 도시된 바와 같은 구동 게이트전극(G1), 스위칭 게이트전극(G2), 동작제어 게이트전극(G5), 발광제어 게이트전극(G6), 제2초기화 게이트전극(G7), 제1스캔선(SL1), 발광제어선(EL), 스토리지 커패시터(Cap)의 제1전극(CE1) 및 부스트 커패시터(Cbt)의 제3전극(CE3)이 위치할 수 있다. 상기 게이트전극(G1, G2, G5, G6, G7)들 상에는 제1층간절연층(113)이 위치할 수 있다.
제1층간절연층(113) 상에는 도 6에 도시된 바와 같은 제2스캔선(SL2), 보상 박막트랜지스터(T3)의 제1하부게이트전극(G3a), 제1초기화 박막트랜지스터(T4)의 제2하부게이트전극(G4a) 및 스토리지 커패시터(Cap)의 제2전극(CE2)이 위치할 수 있고, 이들을 덮는 제2층간절연층(114)이 위치할 수 있다.
제2층간절연층(114) 상에는 도 7에 도시된 바와 같은 보상 박막트랜지스터(T3)의 보상 반도체층(A3) 및 제1초기화 박막트랜지스터(T4)의 제1초기화 반도체층(A4)을 포함하는 산화물 반도체층(141)과 부스트 커패시터(Cbt)의 제4전극(CE4)이 위치할 수 있고, 이들을 덮는 제2게이트절연층(115)이 위치할 수 있다.
제2게이트절연층(115) 상에는 도 8에 도시된 바와 같은 이전 스캔선(SLp), 초기화전압선(VIL), 가로 구동전압선(151), 차폐선(152), 보상 박막트랜지스터(T3)의 제1상부게이트전극(G3b) 및 제1초기화 박막트랜지스터(T4)의 제2상부게이트전극(G4b)이 위치할 수 있고, 이들을 덮는 제3층간절연층(116)이 위치할 수 있다.
제1상부게이트전극(G3b)은 제2층간절연층(114) 및 제2게이트절연층(115)에 형성된 제1컨택홀(CNT1)을 통해 제1하부게이트전극(G3a)에 접속할 수 있다. 따라서, 제1상부게이트전극(G3b)과 제1하부게이트전극(G3a)은 동일한 전위을 가질 수 있다.
상기 제1게이트절연층(112), 제1층간절연층(113), 제2층간절연층(114), 제2게이트절연층(115) 및 제3층간절연층(116)은 실리콘옥사이드, 실리콘옥시나이트라이드, 실리콘나이트라이드와 같은 무기 절연물을 포함할 수 있으며, 전술한 물질을 포함하는 단일 층 또는 다층 구조일 수 있다.
제3층간절연층(116) 상에는 도 9에 도시된 바와 같은 데이터선(DL), 구동전압선(PL), 노드연결선(161), 제1연결전극(162), 제2연결전극(163) 및 화소전극(210)이 위치할 수 있다.
노드연결선(161)의 일단은 제2게이트절연층(115) 및 제3층간절연층(116)에 형성된 제3컨택홀(CNT3)을 통해 산화물 반도체층(141)에 접속할 수 있다. 노드연결선(161)의 타단은 제1층간절연층(113), 제2층간절연층(114), 제2게이트절연층(115) 및 제3층간절연층(116)에 형성된 제4컨택홀(CNT4)을 통해 구동 게이트전극(G1)에 접속할 수 있다. 따라서, 노드연결선(161)에 의해 구동 박막트랜지스터(T1)는 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 및 부스트 커패시터(Cbt)와 전기적으로 연결될 수 있다.
구동전압선(PL)은 제2층간절연층(114), 제2게이트절연층(115) 및 제3층간절연층(116)에 형성된 제5컨택홀(CNT5)을 통해 스토리지 커패시터(Cap)의 제2전극(CE2)에 접속할 수 있다. 따라서, 제2전극(CE2)은 구동전압선(PL)으로부터 구동전원전압(ELVDD, 도 2)을 공급받을 수 있다.
도 11을 참조하면, 화소전극(210)은 제1게이트절연층(112), 제1층간절연층(113), 제2층간절연층(114), 제2게이트절연층(115) 및 제3층간절연층(116)에 형성된 제6컨택홀을 통해 발광제어 반도체층(A6)의 소스전극 및 드레인전극 중 하나와 연결될 수 있다.
화소전극(210)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr) 또는 이들의 화합물을 포함하는 반사막을 포함할 수 있다. 화소전극(210)은 전술한 물질을 포함하는 반사막, 및 반사막의 위 또는/및 아래에 배치된 투명도전막을 포함할 수 있다. 투명도전막은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3 indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 또는 알루미늄징크옥사이드(AZO; aluminum zinc oxide) 등을 포함할 수 있다. 일 실시예로, 화소전극(210)은 순차적으로 적층된, ITO층/Ag층/ITO층의 3층 구조를 가질 수 있다.
화소전극(210) 상에는 화소정의막(117)이 배치될 수 있다. 화소정의막(117)은 화소전극(210)의 가장자리를 커버하며 화소전극(210)의 중심 부분에 중첩하는 개구(117OP)를 포함할 수 있다.
화소정의막(117)은 화소전극(210)의 가장자리와 화소전극(210) 상부의 대향전극(230)의 사이의 거리를 증가시킴으로써 화소전극(210)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다. 화소정의막(117)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐, HMDSO(hexamethyldiSL-1oxane) 및 페놀 수지 등과 같은 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
화소정의막(117) 상부에는 화소전극(210)에 대응되도록 형성된 중간층(220)이 배치된다. 중간층(220)은 소정의 색상의 광을 방출하는 고분자 유기물 또는 저분자 유기물을 포함할 수 있다.
중간층(220) 상부에는 대향전극(230)이 배치된다. 대향전극(230)은 비교적 일함수가 낮은 도전성 물질로 이루어질 수 있다. 예컨대, 대향전극(230)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 니켈(Ni), 크로뮴(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 또는, 대향전극(230)은 전술한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다. 일 실시예로, 대향전극(230)은 은(Ag) 및 마그네슘(Mg)을 포함할 수 있다. 대향전극(230)은 표시영역(DA)을 전체적으로 커버하도록 일체로 형성될 수 있다.
순차적으로 적층된 화소전극(210), 중간층(220), 및 대향전극(230)의 적층 구조는 발광 다이오드, 예컨대 유기발광다이오드(OLED)를 형성할 수 있다. 유기발광다이오드(OLED)는 적색, 녹색, 또는 청색의 광을 방출할 수 있으며, 각 유기발광다이오드(OLED)의 발광영역이 화소(PX)에 해당한다.
대향전극(230) 상에는 박막봉지층(300)이 배치될 수 있다. 유기발광다이오드(OLED)는 박막봉지층(300)으로 커버될 수 있다. 박막봉지층(300)은 제1및 제2무기봉지층(310, 330) 및 이들 사이의 유기봉지층(320)을 포함할 수 있다.
제1및 제2무기봉지층(310, 330)은 각각 하나 이상의 무기 절연물을 포함할 수 있다. 무기 절연물은 알루미늄옥사이드, 티타늄옥사이드, 탄탈륨옥사이드, 하프늄옥사이드, 징크옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 또는/및 실리콘옥시나이트라이드를 포함할 수 있다. 제1및 제2무기봉지층(310, 330)은 화학기상증착법을 통해 형성될 수 있다.
유기봉지층(320)은 폴리머(polymer)계열의 물질을 포함할 수 있다. 폴리머 계열의 소재로는 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다. 예컨대, 유기봉지층(320)은 아크릴계 수지, 예컨대 폴리메틸메타크릴레이트, 폴리아크릴산 등을 포함할 수 있다. 유기봉지층(320)은 모노머를 경화하거나, 폴리머를 도포하여 형성할 수 있다.
다른 실시예로서, 데이터선(DL), 구동전압선(PL), 노드연결선(161), 제1연결전극(162) 및 제2연결전극(163) 상에는 비아절연층(미도시)이 위치할 수 있다. 이 경우, 비아절연층은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 비아절연층은 무기 물질을 포함할 수 있다. 이러한, 비아절연층은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다. 비아절연층이 무기 물질로 구비되는 경우, 경우에 따라서 화학적 평탄화 폴리싱을 진행할 수 있다. 한편, 비아절연층은 유기물질 및 무기물질을 모두 포함할 수도 있다.
비아절연층 상에는 다른 기능을 위한 추가적인 도전층이 위치할 수 있고, 상기 도전층 상에는 평탄화층(미도시)이 위치할 수 있다. 이 경우, 평탄화층 상에 화소전극(210)이 배치될 수 있다. 평탄화층은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등의 유기물을 포함할 수 있다. 또는, 평탄화층은 무기물을 포함할 수 있다. 평탄화층은 박막트랜지스터(T1 내지 T7)들을 덮는 보호막 상부를 대체로 평탄화하는 역할을 할 수 있다. 평탄화층은 단층 또는 다층으로 구비될 수 있다. 이처럼, 추가적인 도전층을 배치할 수 있는바, 화소회로의 효율적인 배치가 가능할 수 있다.
도 12은 도 3의 구성 중 데이터선, 차폐선 및 노드연결선을 중심으로 일부 구성만 발췌하여 표현한 배치도이다. 도 3과 동일한 참조부호는 동일 부재를 일컫는 바, 이들의 중복 설명은 생략한다.
도 12를 참조하면, 화소회로(PC)는 실리콘 반도체를 구비한 구동 박막트랜지스터(T1, 도 3) 및 산화물 반도체를 구비한 보상 박막트랜지스터(T3)를 전기적으로 연결하는 노드연결선(161)을 구비할 수 있다. 노드연결선(161)은 제1방향(DR1)을 따라 연장되어, 제2방향(DR2)으로 연장된 스캔선(예를 들어, 제2스캔선(SL2))과 평면 상에서 교차할 수 있다. 노드연결선(161)은 평면 상에서 보상 박막트랜지스터(T3)와 구동전압선(PL) 사이에 위치할 수 있다.
화소회로(PC)는, 평면 상에서 데이터선(DL)과 상기 노드연결선(161) 사이에 위치하며, 보상 박막트랜지스터(T3)의 제1상부게이트전극(G3b)과 동일한 물질을 포함하는 차폐선(152)을 구비할 수 있다. 차폐선(152)은 가로 구동전압선(151)의 일부로서 구비될 수 있다, 차폐선(152)은 가로 구동전압선(151)으로부터 제1방향(DR1)을 따라 연장될 수 있고, 제2스캔선(SL2)과 평면 상에서 교차할 수 있다. 또한, 차폐선(152)은 평면 상에서 데이터선(DL)과 구동전압선(PL) 사이에 위치하고, 구동전압선(PL)과 일부 중첩될 수 있다.
화소회로(PC)는 아일랜드 형상으로 형성되는 제1상부게이트전극(G3b)을 구비할 수 있다. 제1상부게이트전극(G3b)은 제1상부게이트전극(G3b)과 제2스캔선(SL2) 사이에 개재된 적어도 하나의 절연층에 형성된 제1컨택홀(CNT1)을 통해 제2스캔선(SL2)의 일부분인 제1하부게이트전극(G3a)에 직접 접속될 수 있다.
비교예로서, 제1상부게이트전극(G3b)이 아일랜드 형상으로 형성되지 않을 수 있고, 예컨대 제1상부게이트전극(G3b)이 제2방향(DR2)을 따라 연장되는 다른 스캔선의 일부로 구비될 수 있다. 이러한 경우, 제1상부게이트전극(G3b)이 위치하는 층에는 제1방향(DR1)을 따라 연장되는 배선을 배치할 수 없게 된다.
그러나, 본 발명의 일 실시예에 따르면, 제1상부게이트전극(G3b)이 아일랜드 형상으로 형성되기 때문에 제1상부게이트전극(G3b)이 위치하는 층에도 제1방향(DR1)으로 연장되는 임의의 배선을 배치할 수 있다. 따라서, 본 발명의 일 실시예에서는, 가로 구동전압선(151)으로부터 제1방향(DR1)을 따라 연장된 차폐선(152)을 구비할 수 있다.
상기 차폐선(152)은 가로 구동전압선(151)과 일체로 형성될 수 있고, 가로 구동전압선을 통해 구동전압선과 전기적으로 연결되므로, 차폐선(152)은 구동전압선(PL)으로부터 정전압을 인가 받을 수 있다. 정전압이 인가되는 차폐선(152)이 평면 상에서 데이터선(DL)과 노드연결선(161)과 사이에 배치되므로, 데이터선(DL)과 노드연결선(161) 사이에 발생할 수 있는 기생 커패시턴스 및 기생 커패시턴스에 의한 크로스토크 현상을 최소화할 수 있다. 이를 통해, 고품질의 이미지를 구현하는 표시 패널(10)을 제공할 수 있다.
차폐선(152)이 구비되지 않은 경우 화소회로(PC)에 입력된 데이터신호(Dm, 도 2)에 따른 의도된 휘도값 대비 크로스토크 현상에 따른 왜곡된 휘도값의 비율이 약 1.5%이지지만, 본 발명의 일 실시예에 따라 차폐선(152)이 구비된 경우 상기 비율이 약 0.24%로 감소할 수 있다.
또한, 비교예로서 제1상부게이트전극(G3b)이 아일랜드 형상으로 형성되지 않고 제2방향(DR2)을 따라 제2스캔선(SL2)과 평행하게 연장되는 다른 스캔선의 일부로 구비되는 경우, 노드연결선(161)은 상기 다른 스캔선과 평면 상에서 교차하고, 하나의 절연층을 사이에 두고 상기 다른 스캔선과 인접하게 된다.
그러나, 본 발명의 일 실시예에 따르면 제1상부게이트전극(G3b)이 아일랜드 형상으로 형성되므로, 노드연결선(161)은 제1상부게이트전극(G3b)과 평면 상에서 교차하지 않고, 제2스캔선(SL2)과는 적어도 둘 이상의 절연층을 사이에 두고 배치될 수 있다. 따라서, 노드연결선(161)과 스캔선 사이의 거리가 더 멀어지므로, 노드연결선(161)과 스캔선 사이의 기생 커패시턴스 및 기생 커패시턴스에 의한 크로스토크 현상을 최소화할 수 있다.
또한, 제1상부게이트전극(G3b)이 아일랜드 형상으로 형성되므로, 더블 게이트 구조인 보상 박막트랜지스터(T3)가 차지하는 공간을 줄일 수 있고, 화소회로(PC)를 더 조밀하게 배치할 수 있다. 따라서, 고집적화된 표시 패널(10)을 제공할 수 있다. 확보된 공간을 활용하여 기존의 배선을 배치함으로써, 표시 패널(10) 제조를 위해 사용되는 마스크의 수를 줄일 수 있고, 이를 통해 제조 효율이 향상될 수 있다.
일 실시예로, 화소회로(PC)는 아일랜드 형상으로 형성되는 제2상부게이트전극(G4b)을 구비할 수 있다. 제2상부게이트전극(G4b)은 제2상부게이트전극(G4b)과 이전 스캔선(SLp) 사이에 개재된 적어도 하나의 절연층에 형성된 제2컨택홀(CNT2)을 통해 이전 스캔선(SLp)의 일부분인 제2하부게이트전극(G4a)과 전기적으로 연결될 수 있다.
도 12를 참조하면, 제2연결전극(163)은 제1방향(DR1)으로 연장된 부분(163')을 구비할 수 있다. 상기 부분(163')은 보상 박막트랜지스터(T3)와 일부 중첩될 수 있다. 도 12의 화소회로(PC) 우측에도 동일한 구조의 화소회로(PC)가 배치될 수 있다. 따라서, 상기 부분(163')은 평면 상에서 보상 박막트랜지스터(T3)와 이웃하는 화소회로의 데이터선(미도시) 사이에 배치될 수 있다.
제2연결전극(163)은 제11컨택홀(CNT11)을 통해 초기화전압선(VIL)과 연결될 수 있고, 초기화전압선(VIL)을 통해 정전압을 인가 받을 수 있다. 정전압을 인가 받은 상기 부분(163')은 보상 박막트랜지스터(T3)와 이웃한 화소회로의 데이터선 사이의 기생 커패시턴스 및 기생 커패시턴스에 의한 크로스토크 현상을 최소화할 수 있다.
도 13은 본 발명의 다른 실시예에 따른 표시 패널의 화소회로에 포함된 복수의 박막트랜지스터들 및 커패시터 등의 위치를 개략적으로 나타낸 배치도이다. 앞서 도 3을 참조하여 설명한 표시 패널(10)의 화소회로와 동일한 구성에 대한 설명은 생략하며, 이하 차이점 위주로 설명하도록 한다.
도 13을 참조하면, 제4전극(CE4) 이 제1방향(DR1)으로 연장되어 평면 상에서 제2스캔선(SL2)을 가로지르도록 배치될 수 있다. 노드연결선(161)은 평면 상에서 제2스캔선(SL2)보다 구동 박막트랜지스터(T1)에 더 인접하게 위치되는 제3컨택홀(CNT3)을 통해 산화물 반도체층(141)과 전기적으로 연결될 수 있다. 이를 통해, 노드연결선(161)의 제1방향(DR1)을 따른 길이는 더 짧아지고 데이터선(DL)과 제4전극(CE4) 사이의 거리는 더 멀기 때문에, 노드연결선(161)과 데이터선(DL) 사이 또는 제4전극(CE4)과 데이터선(DL) 사이의 기생 커패시턴스의 발생을 줄일 수 있다. 따라서, 기생 커패시턴스에 의한 크로스토크 현상을 줄이고, 고품질의 이미지를 구현하는 표시 패널(10)을 제공할 수 있다.
지금까지는 표시 패널(10)에 대해서만 주로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 이러한 표시 패널을 제조하기 위한 표시 패널 제조 방법도 역시 본 발명의 범위에 속한다고 할 것이다.
발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것 이다.
10 표시 패널
100 기판
111 버퍼층
112 제1게이트절연층
113 제1층간절연층
114 제2층간절연층
115 제2게이트절연층
116 제3층간절연층
117 제1비아절연층
118 제2비아절연층
119 화소정의막
EL 발광제어선
VIL 초기화전압선
DL 데이터선
PL 구동전압선
SL1 제1스캔선
SL2 제2스캔선
SLp 이전 스캔선
SLn 이후 스캔선
121 제1반도체층
141 제2반도체층
151 가로 구동전압선
152 차폐선
161 노드연결선
162 제1연결전극
163 제2연결전극
T1 구동 박막트랜지스터
T2 스위칭 박막트랜지스터
T3 보상 박막트랜지스터
T4 제1초기화 박막트랜지스터
T5 동작제어 박막트랜지스터
T6 발광제어 박막트랜지스터
T7 제2초기화 박막트랜지스터
PX 화소
PC 화소회로

Claims (20)

  1. 기판;
    상기 기판 상에 배치되며, 실리콘 반도체를 포함하는 제1반도체층 및 제1게이트전극을 구비한 제1박막트랜지스터;
    상기 기판 상에 배치되며, 제1방향으로 연장된 데이터선;
    상기 기판 상에 배치되며, 상기 제1방향과 교차하는 제2방향으로 연장된 스캔선;
    상기 데이터선과 전기적으로 연결되며, 제2반도체층 및 제2게이트전극을 포함하는 제2박막트랜지스터;
    산화물 반도체를 포함하는 제3반도체층 및 상기 제3반도체층 상에 배치된 제1상부게이트전극을 구비한 제3박막트랜지스터;
    상기 제1박막트랜지스터 및 상기 제3박막트랜지스터를 전기적으로 연결하는 노드연결선; 및
    평면 상에서 상기 데이터선과 상기 노드연결선 사이에 위치하며, 상기 제1상부게이트전극과 동일한 물질을 포함하는 차폐선;을 포함하는 표시 패널.
  2. 제1항에 있어서,
    상기 제1방향을 따라 연장되는 구동전압선; 및
    일부가 상기 구동전압선과 교차하며 상기 구동전압선과 전기적으로 연결된 가로 구동전압선;을 더 포함하고,
    상기 가로 구동전압선의 일부는 상기 차폐선을 포함하는, 표시 패널.
  3. 제2항에 있어서,
    상기 차폐선은 상기 제1방향을 따라 연장된, 표시 패널.
  4. 제2항에 있어서,
    상기 차폐선은 평면 상에서 상기 스캔선과 교차하는, 표시 패널.
  5. 제1항에 있어서,
    상기 노드연결선은 상기 제1방향을 따라 연장되고, 상기 스캔선과 교차하는, 표시 패널.
  6. 제5항에 있어서,
    상기 노드연결선은, 평면 상에서 상기 스캔선보다 상기 제1박막트랜지스터에 인접하게 위치하는 컨택홀을 통해 상기 제3반도체층과 전기적으로 연결되는, 표시 패널.
  7. 제1항에 있어서,
    상기 제1상부게이트전극은,
    아일랜드 형상이며,
    상기 제1상부게이트전극과 상기 스캔선 사이에 개재된 적어도 하나의 절연층에 형성된 컨택홀을 통해 상기 스캔선과 전기적으로 연결되는, 표시 패널.
  8. 제7항에 있어서,
    상기 제3박막트랜지스터는 상기 제3반도체층의 아래에 배치되며 상기 제1상부게이트전극과 중첩하는 제1하부게이트전극을 더 포함하고,
    상기 제1하부게이트전극은 상기 스캔선의 일부분인, 표시 패널.
  9. 제8항에 있어서,
    상기 제1하부게이트전극과 상기 제1상부게이트전극은 서로 다른 물질을 포함하는, 표시 패널.
  10. 제8항에 있어서,
    산화물 반도체를 포함하는 제4반도체층 및 제4게이트전극을 구비한 제4박막트랜지스터;를 더 포함하고,
    상기 제4게이트전극은,
    상기 제4반도체층과 상기 기판 사이에 배치되는 제2하부게이트전극; 및
    상기 제4반도체층 상에 배치되는 제2상부게이트전극을 구비하고,
    상기 제2상부게이트전극은 상기 제2상부게이트전극과 상기 제2하부게이트전극 사이에 개재된 적어도 하나의 절연층에 형성된 컨택홀을 통해 상기 제2하부게이트전극과 전기적으로 연결되는, 표시 패널.
  11. 기판;
    상기 기판 상에 배치되며, 제1반도체층 및 제1게이트전극을 구비한 제1박막트랜지스터;
    상기 기판 상에 배치되며, 제1방향으로 연장된 데이터선;
    상기 기판 상에 배치되며, 상기 제1방향과 다른 제2방향으로 연장된 스캔선;
    상기 데이터선 및 상기 스캔선과 전기적으로 연결되며, 제2반도체층 및 제2게이트전극을 포함하는 제2박막트랜지스터; 및
    상기 제1반도체층과 다른 물질을 포함하는 제3반도체층, 및 상기 제3반도체층 상에 배치된 제1상부게이트전극을 구비한 제3박막트랜지스터;를 포함하고,
    상기 제1상부게이트전극은 아일랜드 형상이며, 상기 제1상부게이트전극과 상기 스캔선 사이에 개재된 적어도 하나의 절연층에 형성된 컨택홀을 통해 상기 스캔선에 접속된, 표시 패널.
  12. 제11항에 있어서,
    상기 스캔선은,
    상기 제3반도체층을 사이에 두고 상기 제1상부게이트전극의 반대편에 위치하는 상기 제3박막트랜지스터의 제1하부게이트전극을 포함하는, 표시 패널.
  13. 제12항에 있어서,
    상기 제1방향을 따라 연장되고, 상기 제1박막트랜지스터 및 상기 제3박막트랜지스터를 전기적으로 연결하는 노드연결선;을 더 포함하는, 표시 패널.
  14. 제13항에 있어서,
    상기 노드연결선은 평면 상에서 상기 스캔선보다 상기 제1박막트랜지스터에 인접하게 위치하는 컨택홀을 통해 상기 제3반도체층과 전기적으로 연결되는, 표시 패널.
  15. 제13항에 있어서,
    상기 제1방향을 따라 연장된 구동전압선; 및
    상기 구동전압선과 전기적으로 연결되고 상기 데이터선과 상기 노드연결선 사이에 위치하는 차폐선;을 더 포함하는, 표시 패널.
  16. 제15항에 있어서,
    상기 차폐선의 일부 및 상기 구동전압선의 일부는, 평면 상에서 상기 데이터선과 상기 제1상부게이트전극 사이에 위치하는, 표시 패널.
  17. 제15항에 있어서,
    상기 차폐선은 상기 스캔선과 교차하는, 표시 패널.
  18. 제11항에 있어서,
    상기 제1박막트랜지스터와 중첩하는 제1전극 및 제2전극을 포함하는 스토리지 커패시터;를 더 포함하며,
    상기 스캔선은 상기 스토리지 커패시터의 상기 제2전극과 동일한 물질을 포함하는, 표시 패널.
  19. 제11항에 있어서,
    상기 제1반도체층은 실리콘 반도체를 포함하고,
    상기 제3반도체층은 산화물 반도체를 포함하는, 표시 패널.
  20. 제11항에 있어서,
    상기 제1반도체층과 상기 제3반도체층 사이에 개재되는 복수의 절연층들을 더 포함하는, 표시 패널.
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