CN114746927A - 显示装置 - Google Patents

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CN114746927A
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CN
China
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electrode pads
display device
power supply
supply voltage
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CN202080082479.1A
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English (en)
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伊藤弘晃
铃木隆信
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Kyocera Corp
Original Assignee
Kyocera Corp
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Abstract

本公开的显示装置具备：板状的基板，具有第一面和第一面相反侧的第二面；多个像素部，位于第一面上；以及电源电压供给部，位于第二面上，输出对多个像素部施加的第一电源电压及第二电源电压，该第二电源电压与第一电源电压相比为低电位。显示装置具有将电源电压供给部和多个像素部电连接的第一布线导体和第二布线导体，该第一布线导体将第一电源电压施加于多个像素部，该第二布线导体将第二电源电压施加于多个像素部的，第一布线导体和第二布线导体中的至少一方包括覆盖第一面的面状导体部，面状导体部在基板中的至少两个边具有与电源电压供给部的连接部。

Description

显示装置
技术领域
本公开涉及显示装置。
背景技术
现有技术的一例记载于专利文献1。
在先技术文献
专利文献
专利文献1：日本特开2016-186649号公报
发明内容
本公开的显示装置，具备：
基板，具有第一面和与所述第一面相反的一侧的第二面；
多个像素部，位于所述第一面上；以及
电源电压供给部，位于所述第二面上，输出对所述多个像素部施加的第一电源电压及第二电源电压，该第二电源电压与所述第一电源电压相比为低电位，
具有将所述电源电压供给部与所述多个像素部电连接的第一布线导体和第二布线导体，该第一布线导体将所述第一电源电压施加于所述多个像素部，该第二布线导体将所述第二电源电压施加于所述多个像素部，
所述第一布线导体和所述第二布线导体中的至少一方包括覆盖所述第一面的面状导体部，
所述面状导体部在所述基板中的至少两个边具有与所述电源电压供给部的连接部。
附图说明
根据下面的详细说明和附图，本公开的目的、特色以及优点将变得更加清楚。
图1A是表示本公开的一实施方式所涉及的显示装置的概略结构的俯视图。
图1B是表示本公开的一实施方式所涉及的显示装置的概略结构的、从与图1A不同的方向观察的俯视图。
图2A是表示本公开的一实施方式所涉及的显示装置的第一电源电压的第一面内的电压分布的图。
图2B是表示本公开的一实施方式所涉及的显示装置的第二电源电压的第一面内的电压分布的图。
图3A是表示比较例的显示装置中的第一电源电压的第一面内的电压分布的图。
图3B是表示比较例的显示装置中的第二电源电压的第一面内的电压分布的图。
图4A是表示本公开的一实施方式所涉及的显示装置中的第一侧面导体、第一电极焊盘以及第二电极焊盘的概略结构的俯视图。
图4B是以图4A的剖切面线A-A切断的剖视图。
图4C是表示本公开的一实施方式所涉及的显示装置中的第一侧面导体、第一电极焊盘以及第二电极焊盘的结构的剖视图。
图5A是表示本公开的一实施方式所涉及的显示装置中的像素部的俯视图。
图5B是以图5A的剖切面线B-B切断的剖视图。
图5C是表示本公开的一实施方式所涉及的显示装置中的第一布线图案的俯视图。
图5D是表示本公开的一实施方式所涉及的显示装置中的第三布线图案的俯视图。
图6是表示本公开的其他实施方式所涉及的显示装置的概略结构的俯视图。
图7是表示本公开的其他实施方式所涉及的显示装置的概略结构的俯视图。
图8是表示本公开的其他实施方式所涉及的显示装置的概略结构的俯视图。
图9是表示本公开的一实施方式所涉及的多显示器的概略结构的俯视图。
具体实施方式
作为成为本公开的显示装置的基础的显示装置，已知有具备多个像素部的显示装置(例如，参照专利文献1)，该像素部包括发光二极管、有机EL等。在这样的显示装置中，在沿着基板的一边的周缘部配置有用于向像素部供给电源电压信号的端子部。
在成为本公开的显示装置的基础的显示装置中，高电位侧电源电压与低电位侧电源电压的电位差在显示面内变动，由此有时会产生亮度不均、色斑等显示品质的降低。
以下，使用附图对本公开的实施方式所涉及的显示装置进行说明。另外，以下参照的各图表示本公开的实施方式所涉及的显示装置的主要结构构件等。因此，本公开的实施方式所涉及的显示装置也可以具备未图示的电路基板、布线导体、控制IC、LSI等公知的结构。
图1A是表示本公开的一实施方式所涉及的显示装置的概略结构的、从第一面侧观察的俯视图，图1B是表示本公开的一实施方式所涉及的显示装置的概略结构的、从第二面侧观察的俯视图。图2A是表示本公开的一实施方式所涉及的显示装置中的第一电源电压的第一面内的分布的图，图2B是表示本公开的一实施方式所涉及的显示装置中的第二电源电压的第一面内的分布的图。图3A是表示比较例的显示装置中的第一电源电压的第一面内的分布的图，图3B是表示比较例的显示装置中的第二电源电压的第一面内的分布的图。
显示装置1具备基板2、多个像素部3、电源电压供给部4、第一布线导体5以及第二布线导体6。
基板2例如是透明或者不透明的玻璃基板、塑料基板、陶瓷基板等。基板2是矩形板状，具有第一面2a以及第一面2a相反侧的第二面2b。进而，基板2包括第一面2a的第一边2aa，在第一边2aa具有第一面2a与第二面2b连接的第三面2c、以及第三面2c相反侧的第四面2d。另外，本发明的基板只要是多边形的板状即可，不仅限于长方形，也可以是六边形、八边形。
基板2具有从第一面2a中的沿着第一边2aa的缘部配置到第三面2c以及第二面2b的第一区域21。进而，基板2具有从第一面2a中的沿着与第一边2aa对置的第二边2ab的缘部配置到第四面2d以及第二面2b的第二区域22。在第一区域21以及第二区域22配置有第一布线导体5。另外，如后所述，第一布线导体5是连接电源电压供给部4和各像素部3的导体，将作为高电压的第一电源电压施加到各像素部3。
基板2具有从第一面2a的沿着第一边2aa的缘部配置到第三面2c以及所述第二面2b的第三区域23。进而，基板2具有从第一面2a的沿着第二边2ab的缘部配置到第四面2d以及第二面2b的第四区域24。在第三区域23以及第四区域24配置有第二布线导体6。第二布线导体6是连接电源电压供给部4和各像素部3的导体，向各像素部3施加比第一电源电压低的电压即第二电源电压。
在本实施方式中，例如，如图1所示，基板2的第一面2a为长方形，此外，第一边2aa以及第二边2ab为第一面2a的短边。
多个像素部3位于基板2的第一面2a上。多个像素部3在从与第一面2a正交的方向观察时，排列成矩阵状。各像素部3包括至少一个发光元件31。进而，各像素部3包括作为开关元件的薄膜晶体管(Thin Film Transistor：TFT)、作为驱动元件的TFT、以及电容元件等。
发光元件31例如是微型发光二极管(LED)元件、有机EL元件、无机EL元件、半导体激光元件等自发光型的元件。在本实施方式中，使用微型LED元件作为发光元件31。微型LED元件在俯视时、即从与第一面2a正交的方向观察时，也可以是矩形状的形状。在这种情况下，微型LED元件的一边的长度可以为1μm左右以上且100μm左右以下，也可以为3μm左右以上且10μm左右以下。
各像素部3也可以具有单一的发光元件31。各像素部3也可以包括具有发出红色光的发光元件31R的副像素部、具有发出绿色光的发光元件31G的副像素部以及具有发出蓝色光的发光元件31B的副像素部。各像素部3也可以代替具有发出红色光的发光元件31R的副像素部，而包括具有发出橙色光、橙红色光、***光或者紫色光的发光元件的副像素部。各像素部3也可以包括具有发出黄绿色光的发光元件的副像素部，来代替具有发出绿色光的发光元件31G的副像素部。
电源电压供给部4位于基板2的第二面2b上。电源电压供给部4具有第一电源电压端子以及第二电源电压端子。电源电压供给部4从第一电源电压端子输出对多个像素部3施加的第一电源电压VDD。此外，电源电压供给部4从第二电源电压端子输出向多个像素部3施加的、与第一电源电压VDD相比为低电位的第二电源电压VSS。作为高电位侧电源电压的第一电源电压VDD例如是10V～15V左右的阳极电压，作为低电位侧电源电压的第二电源电压VSS例如是0V～3V左右的阴极电压。
电源电压供给部4包括用于控制发光元件31的发光、非发光、发光强度等的控制电路。电源电压供给部4例如也可以是形成于基板2的第二面2b上的薄膜电路。在这种情况下，构成薄膜电路的半导体层例如也可以是包含通过CVD法等薄膜形成方法直接形成的LTPS(Low Temperature Poly Silicon低温多晶硅)的半导体层。此外，也可以搭载IC芯片作为控制电路。
显示装置1具有按被排列成矩阵状的多个像素部3的每一行配置的多个扫描信号线7。此外，显示装置1具有按被排列成矩阵状的多个像素部3的每一列配置的多个发光控制信号线8。多个扫描信号线7以及多个发光控制信号线8由电源电压供给部4驱动。在位于第一面2a的第一边2aa的缘部的第五区域25，配置有分别与多个扫描信号线7电连接的多个电极焊盘71。此外，在位于第一面2a的沿着一个长边的缘部的第六区域26，配置有分别与多个发光控制信号线8电连接的多个电极焊盘81。
第一布线导体5包含导电性材料，将电源电压供给部4的第一电源电压端子与多个像素部3电连接。第一布线导体5包括多个第一侧面导体51以及多个第二侧面导体52。
第一侧面导体51位于基板2的第一区域21。第一侧面导体51能够通过将导电性膏涂敷到第一区域21中的期望部位后并通过加热法、紫外线等光照射使其固化的光固化法、光固化加热法等方法来形成，该导电性膏包括Ag、Cu、Al、不锈钢等导电性粒子、未固化的树脂成分、乙醇溶剂以及水等。第一侧面导体51也可以通过镀敷法、蒸镀法、CVD法等薄膜形成方法来形成。此外，也可以在第三面2c的形成第一侧面导体51的部位预先设置槽。由此，成为第一侧面导体51的导电性膏容易配置于第三面2c的期望的部位。
第二侧面导体52位于基板2的第二区域22。形成第二侧面导体52的材料以及第二侧面导体52的形成方法与形成第一侧面导体51的材料以及第一侧面导体51的形成方法分别相同，因此省略详细的说明。
第二布线导体6包含导电性材料，将电源电压供给部4的第二电源电压端子与多个像素部3电连接。第二布线导体6包括多个第三侧面导体61以及多个第四侧面导体62。
第三侧面导体61位于基板2的第三区域23。形成第三侧面导体61的材料以及第三侧面导体61的形成方法与形成第一侧面导体51的材料以及第一侧面导体51的形成方法分别相同，因此省略详细的说明。
第四侧面导体62位于基板2的第四区域24。形成第四侧面导体62的材料以及第四侧面导体62的形成方法与形成第一侧面导体51的材料以及第一侧面导体51的形成方法分别相同，因此省略详细的说明。
显示装置1的第一布线导体5包括：多个第一侧面导体51，配置在位于基板2的第一边2aa侧的第一区域21；以及多个第二侧面导体52，配置在位于基板2的第二边2ab侧的第二区域22。通过配设于两侧，能够抑制第一面2a内的第一电源电压VDD的变动。此外，显示装置1的第二布线导体6包括：多个第三侧面导体61，配置在位于基板2的第一边2aa侧的第三区域23；以及多个第四侧面导体62，配置在位于基板2的第二边2ab侧的第四区域24。通过配设于两侧，能够抑制第一面2a内的第二电源电压VSS的变动。因此，根据显示装置1，能够减少第一面2a内的第一电源电压VDD与第二电源电压VSS的电位差的变动，因此能够抑制亮度不均以及显示不均，进而能够提高显示品质。
作为实施例，通过计算机模拟确认了本实施方式的显示装置1中的第一面2a内的第一电源电压VDD以及第二电源电压VSS的电压分布。在本模拟中，作为基板2，使用第一面2a的对角线的长度为9英寸的基板。在第一区域21配设了100个第一侧面导体51，在第二区域22配设了100个第二侧面导体52，在第三区域23配设了100个第三侧面导体61，在第四区域24配设了100个第四侧面导体62。然后，施加15V的第一电源电压VDD，施加3V的第二电源电压VSS，确认了基板上的电压分布。
此外，作为比较例，除了不具有第二侧面导体52以及第四侧面导体62之外，准备与实施例中使用的显示装置1同样的显示装置，通过模拟确认了该显示装置中的第一面2a内的第一电源电压VDD以及第二电源电压VSS的电压分布。
图2A表示实施例的显示装置1中的第一电源电压VDD的电压分布，图2B表示实施例的显示装置1中的第二电源电压VSS的电压分布。图3A表示比较例的显示装置中的第一电源电压VDD的电压分布，图3B表示比较例的显示装置中的第二电源电压VSS的电压分布。在图中，以颜色的浓淡表示电压分布，颜色的浓淡等级由图左所示的电压范围表示。在图2A中，电压值的高电平为15.00V，低电平为14.68V，作为分布，为0.32V的偏差。同样地，图2B是表示高电平为3.959V、低电平为3.008V、偏差为0.951V的图。另一方面，表示比较例的图3A表示0.88V的偏差，图3B表示2.924V的偏差。
根据图2A、3A的模拟结果可知，在实施例的显示装置1中，与比较例的显示装置相比，抑制了第一面2a内的第一电源电压VDD的变动。此外，根据图2B、3B的模拟结果可知，在实施例的显示装置1中，与比较例的显示装置相比，抑制了第一面2a内的第二电源电压VSS的变动。因此，可知在实施例的显示装置1中，与比较例的显示装置相比，减少了第一面2a内的第一电源电压VDD与第二电源电压VSS的电位差的变动。
接下来，对显示装置1中的第一布线导体5、第二布线导体6以及像素部3的结构进行说明。
图4A是表示本公开的一实施方式所涉及的显示装置中的第一侧面导体51、第一电极焊盘53以及第二电极焊盘54的概略结构的俯视图，图4B是表示以图4A的剖切面线A-A切断的剖视图，图4C是表示本公开的一实施方式所涉及的显示装置中的第一侧面导体51、第一电极焊盘53以及第二电极焊盘54的结构的剖视图。图5A是表示本公开的一实施方式所涉及的显示装置中的像素部的俯视图，图5B是以图5A的剖切面线B-B切断的剖视图，图5C是表示本公开的一实施方式所涉及的显示装置中的第一布线图案的俯视图，图5D是表示本公开的一实施方式所涉及的显示装置中的第三布线图案的俯视图。
除了第一侧面导体51以及第二侧面导体52之外，第一布线导体5还包括多个第一电极焊盘53、多个第二电极焊盘54、多个第三电极焊盘55、多个第四电极焊盘56、第一布线图案57以及第二布线图案58。另外，虽然后述，但第一布线图案57是形成于第一面2a侧且整面地形成于第一区域21、第二区域22、第三区域23、第四区域24、第五区域25以及第六区域26以外的像素形成区域的面状导体部。此外，第二布线图案58是形成于第二面侧的线状导体部。
多个第一电极焊盘53位于第一面2a的第一区域21。例如，如图1所示，多个第一电极焊盘53沿着第一边2aa排列。多个第二电极焊盘54位于第二面2b的第一区域21，在俯视观察时分别与多个第一电极焊盘53重叠。
例如，如图4A、4B所示，配置于第一面2a的第一电极焊盘53和配置于第二面2b且在俯视观察时与该第一电极焊盘53重叠的第二电极焊盘54通过第一侧面导体51电连接。第一电极焊盘53向第一面2a的内侧(图4B、4C中的右方)引出，并与第一布线图案57连接。第二电极焊盘54向第二面2b的内侧引出，并与第二布线图案58连接。此外，例如如图4C所示，在基板2与第一电极焊盘53之间配置有包含SiO2、Si3N4等的下层绝缘层10。在下层绝缘层10的内部或者基板2与下层绝缘层10之间，也可以配置用于控制像素部3的控制元件、布线导体等。
第一电极焊盘53以及第二电极焊盘54包含导电材料。第一电极焊盘53以及第二电极焊盘54可以是单一的金属层，也可以层叠多个金属层。图4C表示第一电极焊盘53由相互层叠的2层金属层53a、53b构成，第二电极焊盘54由单一的金属层构成的例子。
第一电极焊盘53以及第二电极焊盘54例如包含Al、Al/Ti、Ti/Al/Ti、Mo、Mo/Al/Mo、MoNd/AlNd/MoNd、Cu、Cr、Ni、Ag等。在此，“Al/Ti”表示在Al层上层叠有Ti层的层叠构造。其他也是同样的。
在第一电极焊盘53以及第二电极焊盘54为多个金属层的层叠体的情况下，例如图4C所示，也可以在金属层的层间的一部分配置有绝缘层11。此外，例如如图4C所示，也可以在第一电极焊盘53中的第一面2a的内方侧的端部以及第二电极焊盘54中的第一面2a的内方侧的端部配置有绝缘层12、13。由此，能够抑制第一电极焊盘53以及第二电极焊盘54与配置于第一面2a的内侧的布线导体短路。绝缘层11、12、13包含SiO2、Si3N4、聚合物材料等。第一电极焊盘53的表面以及第二电极焊盘54的表面也可以被包含铟锡氧化物(ITO)、铟锌氧化物(IZO)等的透明导电层17覆盖。
多个第三电极焊盘55位于第一面2a的第二区域22。多个第四电极焊盘56位于第二面2b的第二区域22，在俯视时分别与多个第三电极焊盘重叠。
配置于第一面2a的第三电极焊盘55和配置于第二面2b且在俯视观察时与该第三电极焊盘55重叠的第四电极焊盘56通过第二侧面导体52电连接。第二侧面导体52、第三电极焊盘55以及第四电极焊盘56的结构分别与第一侧面导体51、第一电极焊盘53以及第四电极焊盘56的结构相同，因此省略关于第二侧面导体52、第三电极焊盘55以及第四电极焊盘56的结构的详细的说明。
第一布线图案57将多个像素部3与多个第一电极焊盘53以及多个第三电极焊盘55电连接。例如，如图5C所示，第一布线图案57是没有形成特定部位的导体部且形成于第一面2a上的大致整体的包含面状导体部的布线图案。其中，如图5C所示，在形成后述的焊盘33的区域形成有开口部。发光元件31的正电极(阳极电极)与作为第一布线图案57的一部分的阳极焊盘电连接，负电极(阴极电极)与形成于第一布线图案57的开口部的阴极焊盘电连接。阳极焊盘和阴极焊盘彼此电绝缘。
第二布线图案58将电源电压供给部4与多个第二电极焊盘54以及多个第四电极焊盘56电连接。例如，如图1B所示，第二布线图案58是包含形成于第二面2b上的线状导电部的布线图案。
第一布线图案57以及第二布线图案58例如包含单层的Al、Ag、多层的Mo/Al/Mo、MoNd/AlNd/MoNd等。
根据上述结构的第一布线导体5，通过包含面状导体部的布线图案，电阻分布变少，并且能够从两侧对面状导体部输入电压，由此能够抑制第一面2a内的第一电源电压VDD的变动。由此，能够抑制亮度不均以及显示不均，提高显示品质。
除了第三侧面导体61以及第四侧面导体62之外，第二布线导体6还包括多个第五电极焊盘63、多个第六电极焊盘64、多个第七电极焊盘65、多个第八电极焊盘66、第三布线图案67以及第四布线图案68。第三布线图案67形成于第一面2a侧，是形成于第一区域21、第二区域22、第三区域23、第四区域24、第五区域25以及第六区域26以外的像素形成区域的面状导体部。此外，第四布线图案68是形成于第二面侧的线状导体部。其中，第三布线图案67隔着绝缘膜形成于第一面2a的与第一布线图案不同的层。
多个第五电极焊盘63位于第一面2a的第三区域23。例如，如图1所示，多个第五电极焊盘63沿着第一边2aa排列。多个第六电极焊盘64位于第二面2b的第三区域23，在俯视观察时分别与多个第五电极焊盘63重叠。
配置于第一面2a的第五电极焊盘63和配置于第二面2b且在俯视观察时与该第五电极焊盘63重叠的第六电极焊盘64通过第三侧面导体61电连接。第三侧面导体61、第五电极焊盘63以及第六电极焊盘64的结构分别与第一侧面导体51、第一电极焊盘53以及第四电极焊盘56的结构相同，因此省略关于第三侧面导体61、第五电极焊盘63以及第六电极焊盘64的结构的详细的说明。
多个第七电极焊盘65位于第一面2a的第四区域24。例如，如图1所示，多个第七电极焊盘65沿着第二边2ab排列。多个第八电极焊盘66位于第二面2b的第四区域24，在俯视观察时分别与多个第七电极焊盘65重叠。
配置于第一面2a的第七电极焊盘65和配置于第二面2b且在俯视观察时与该第七电极焊盘65重叠的第八电极焊盘66通过第四侧面导体62电连接。第四侧面导体62、第七电极焊盘65以及第八电极焊盘66的结构分别与第一侧面导体51、第一电极焊盘53以及第四电极焊盘56的结构相同，因此省略关于第四侧面导体62、第七电极焊盘65以及第八电极焊盘66的结构的详细的说明。
第三布线图案67将多个像素部3与多个第五电极焊盘63以及多个第七电极焊盘65电连接。第三布线图案67是包含形成于第一面2a上的大致整体的面状导体部的布线图案。其中，搭载发光元件31的区域形成有开口部。此外，第三布线图案67位于比第一布线图案57更靠下层的第一面2a侧的位置。第一布线图案57和第三布线图案67通过绝缘层14、15而相互绝缘。绝缘层14、15包含SiO2、Si3N4、聚合物材料等。
第四布线图案68将电源电压供给部4与多个第六电极焊盘64以及多个第八电极焊盘66电连接。第二布线图案58例如如图1B所示，是包含形成于第二面2b上的线状导体部的布线图案。
第三布线图案67以及第四布线图案68例如包含单层的Al、Ag、多层的Mo/Al/Mo、MoNd/AlNd/MoNd等。
根据上述结构的第二布线导体6，通过包含面状导体部的布线图案，电阻分布变少，并且能够从两侧对面状导体部输入电压，由此能够抑制第一面2a内的第二电源电压VSS的变动。由此，能够抑制亮度不均以及显示不均，提高显示品质。
例如，如图5A所示，多个像素部3分别具有发出红色光的发光元件31R、发出绿色光的发光元件31G以及发出蓝色光的发光元件31B。由此，各像素部3能够进行彩色的灰度显示。
发光元件31R、31G、31B例如如图5A所示，在俯视观察时也可以排列成L字状。由此，像素部3的俯视观察时的面积变小，另外，能够使像素部3的俯视观察时的形状为紧凑的正方形等。进而，能够提高显示装置1的像素密度，能够进行高画质的图像显示。
发光元件31的正电极(阳极电极)31a与作为第一布线图案57的一部分的阳极焊盘32电连接。发光元件31的负电极(阴极电极)31b与阴极焊盘33电连接，该阴极焊盘与第一布线图案57处于同一层。阳极焊盘32和阴极焊盘33通过在阴极焊盘33的周围形成的第一布线图案57的开口部(切口)而相互绝缘。阴极焊盘33经由接触孔与引绕布线导体34的一端部34a电连接。引绕布线导体34与第三布线图案67处于同一层。第三布线图案67和引绕布线导体34通过在引绕布线导体34的周围形成的切口而相互在同层之间绝缘。如后述那样，引绕布线导体34的另一端部34b与对发光元件31进行电流驱动的TFT的源电极电连接。虽然未图示，但第三布线图案67经由形成于绝缘膜10的接触孔与TFT的源电极电连接，将电源电压VSS施加于各像素部3。
阳极焊盘32以及阴极焊盘33的表面也可以被包含ITO、IZO等的透明导电层17覆盖。此外，例如，如图5B所示，也可以在阳极焊盘32以及阴极焊盘33的周围配置包含SiO2、Si3N4、聚合物材料等的绝缘层16。
显示装置1在基板2的第一面2a上具有包含SiO2、Si3N4等绝缘材料的下层绝缘层10。下层绝缘层10可以由单一的绝缘层构成，也可以层叠多个绝缘层而成。在基板2与下层绝缘层10之间，例如如图5B所示，配置有TFT35。
TFT35例如是n沟道型TFT，被用作对发光元件进行电流驱动的驱动元件。TFT35是具有作为栅极端的栅电极35a、作为源极端的源电极35b以及作为漏极端的漏电极35c的三端子元件。例如，如图5B所示，TFT35的源电极35b经由通孔等导电连接构件36与阴极焊盘33电连接。此外，栅电极35a与像素节点电连接，漏电极35c经由通孔等导电连接构件与引绕布线导体34的另一端部34b电连接。
接下来，对根据本公开的一实施方式所涉及的显示装置中的第一至第四区域的结构的一些示例进行说明。
例如，如图1A所示，显示装置1具有如下结构：第一区域21与第三区域23分离，第二区域22与第四区域24分离。由此，能够抑制第一布线导体5与第二布线导体6短路，因此能够提供可靠性提高的显示装置。
此外，例如，如图1A所示，显示装置1具有如下结构：在从与第三面2c正交的方向观察时，第一区域21与第四区域24相互分离，第三区域23与第二区域22相互分离。由此，在将多个显示装置1在相同面上进行平铺布置而构成复合型且大型的显示装置(以下，也称为多显示器)的情况下，通过将一个显示装置1的第三面2c与其他显示装置1的第四面2d结合，能够抑制第一侧面导体51与第四侧面导体62之间的短路以及第三侧面导体61与第二侧面导体52之间的短路。进而，能够提供可靠性提高的多显示器。
例如，如图1A所示，显示装置1也可以构成为，在从与第三面2c正交的方向观察时，第一区域21与第二区域22重叠，第三区域23与第四区域24重叠。根据这样的结构，基板2的第二面2b上的第二布线图案58以及第四布线图案68的引绕变得容易。
例如，如图1A所示，显示装置1也可以构成为，基板2具有位于第一面2a的沿着第一边2aa的缘部且在沿着第一边2aa的方向上夹着第一区域21以及第三区域23的一对第五区域25，在一对第五区域25配置有分别与多个扫描信号线7电连接的多个电极焊盘71。
第一布线导体5以及第二布线导体6分别对像素部3施加第一电源电压VDD以及第二电源电压VSS。因此，第一布线导体5的第一电极焊盘53以及第二布线导体6的第五电极焊盘63为了抑制第一电极焊盘53以及第五电极焊盘63中的发热以及由该发热引起的断线等连接不良的产生，也可以具有比与扫描信号线7电连接的电极焊盘71的表面积大的表面积。在这种情况下，通过将配置有第一电极焊盘53的第一区域21以及配置第五电极焊盘63的第三区域23与配置有电极焊盘71的第五区域25分开，能够高效地配置第一电极焊盘53、第五电极焊盘63以及电极焊盘71。
接下来，对本公开的其他实施方式所涉及的显示装置进行说明。
图6是表示本公开的其他实施方式所涉及的显示装置的概略结构的俯视图。本实施方式的显示装置1A相对于上述实施方式的显示装置1，第一至第四区域的结构不同，其他为相同的结构，因此对于相同的结构，省略图示以及详细的说明。
显示装置1A与显示装置1同样地，第一区域21与第三区域23相互分离，第二区域22与第四区域24相互分离。此外，显示装置1A与显示装置1同样地，在从与第三面2c正交的方向观察时，第一区域21与第二区域22重叠，却与第四区域24分离。进而，显示装置1A与显示装置1同样地，在从与第三面2c正交的方向观察时，第三区域23与第四区域24重叠，却与第二区域22分离。
例如，如图6所示，显示装置1A具有第二区域22的沿着第二边2ab的长度比第一区域21的沿着第一边2aa的长度长的结构。根据这样的结构，能够使第三电极焊盘的数量大于第一电极焊盘的数量、或者使相邻的第三电极焊盘彼此的间隔比相邻的第一电极焊盘彼此的间隔宽，因此能够有效地抑制第一面2a内的第一电源电压VDD的变动。进而，能够增大电极焊盘本身的尺寸。由此，能够抑制亮度不均以及显示不均，提高显示品质。
此外，显示装置1例如如图6所示，具有第四区域24的沿着第二边2ab的长度比第三区域23的沿着第一边2aa的长度长的结构。根据这样的结构，能够使第七电极焊盘的数量大于第五电极焊盘的数量、或者使相邻的第七电极焊盘彼此的间隔比相邻的第五电极焊盘彼此的间隔宽，因此能够有效地抑制第一面2a内的第二电源电压VSS的变动。进而，能够增大电极焊盘本身的尺寸。由此，能够抑制亮度不均以及显示不均，提高显示品质。
图7是表示根据本公开的其他实施例的显示装置的概略结构的俯视图。本实施方式的显示装置1B相对于上述实施方式的显示装置1，第一至第四区域的结构不同，其他为相同的结构，因此对于相同的结构，省略图示以及详细的说明。
显示装置1B与显示装置1同样地，第一区域21与第三区域23相互分离，第二区域22与第四区域24相互分离。此外，显示装置1B与显示装置1同样地，在从与第三面2c正交的方向观察时，第一区域21与第二区域22重叠，却与第四区域24分离。进而，显示装置1B与显示装置1同样地，在从与第三面2c正交的方向观察时，第三区域23与第四区域24重叠，却与第二区域22分离。
例如，如图7所示，显示装置1B也可以是第一区域21由多个第一部分区域21a、21b构成，第三区域23由多个第三部分区域23a、23b构成的结构。根据这样的结构，能够将第一电极焊盘53以及第五电极焊盘63在沿着第一边2aa的方向上分散配置，因此能够有效地抑制第一面2a内的第一电源电压VDD以及第二电源电压VSS的变动。进而，能够抑制亮度不均以及显示不均，提高显示品质。例如，如图7所示，第一部分区域21a、21b以及第三部分区域23a、23b也可以在沿着第一边2aa的方向上交替地配置。
此外，例如，如图7所示，显示装置1B具有第二区域22由多个第二部分区域22a、22b构成、第四区域24由多个第四部分区域24a、24b构成的结构。根据这样的结构，能够将第三电极焊盘55以及第七电极焊盘65在沿着第二边2ab的方向上分散地配置，因此能够有效地抑制第一面2a内的第一电源电压VDD以及第二电源电压VSS的变动。由此，能够抑制亮度不均以及显示不均，提高显示品质。例如，如图7所示，第二部分区域22a、22b以及第四部分区域24a、24b也可以在沿着第二边2ab的方向上交替地配置。
图8是表示根据本公开的其他实施例所涉及的显示装置的概略结构的俯视图。本实施方式的显示装置1C相对于上述实施方式的显示装置1，第一至第四区域的结构不同，其他为相同的结构，因此对于相同的结构，省略图示以及详细的说明。
显示装置1C与显示装置1同样地，第一区域21与第三区域23相互分离，第二区域22与第四区域24相互分离。此外，显示装置1C与显示装置1同样，在从与第三面2c正交的方向观察时，第一区域21与第四区域24分离，第三区域23与第二区域22分离。
例如，如图8所示，显示装置1C具有如下结构：在与第三面2c正交的方向上观察时，第一区域21与第二区域22相互分离，第三区域23与第四区域24相互分离。根据这样的结构，能够将第一电极焊盘53以及第五电极焊盘63在沿着第一边2aa的方向上分散地配置，将第三电极焊盘以及第七电极焊盘在沿着第二边2ab的方向上分散地配置。由此，能够有效地抑制第一面2a内的第一电源电压VDD以及第二电源电压VSS的变动，因此能够降低第一电源电压VDD与第二电源电压VSS之间的电位差的变动。进而，能够抑制亮度不均以及显示不均，提高显示品质。
接下来，对本公开的一实施方式所涉及的多显示器进行说明。
图9是表示本公开的一实施方式所涉及的多显示器的概略结构的俯视图。
本实施方式的多显示器100具备多个显示装置1。多个显示装置1在相同面上纵横地配置，以使得第一面2a朝向相同方向，相邻的显示装置1通过粘接剂等而将侧面彼此结合。此外，多个显示装置1包括第一显示装置1以及第二显示装置1，第一显示装置1的第三面1c与第二显示装置1的第四面1d结合。
根据多显示器100，通过具备多个显示装置1，能够实现亮度不均以及显示不均被抑制、显示品质提高的大型的多显示器。此外，根据多显示器100，能够抑制第一显示装置1的第一侧面导体51或者第二侧面导体52与第二显示装置1的第三侧面导体61或者第四侧面导体62短路，因此能够提供可靠性优异的多显示器。
另外，在上述中，对多显示器100具备多个显示装置1的例子进行了说明，但多显示器100也可以具备多个显示装置1A，也可以具备多个显示装置1B，或者也可以具备多个显示装置1C。
本公开能够实施以下的实施方式。
本公开的显示装置是具有如下构件的显示装置：
板状的基板，具有第一面和所述第一面相反侧的第二面；
多个像素部，位于所述第一面上；以及
电源电压供给部，位于所述第二面上，输出对所述多个像素部施加的第一电源电压及第二电源电压，该第二电源电压与所述第一电源电压相比为低电位，
具有将所述电源电压供给部与所述多个像素部电连接的第一布线导体和第二布线导体，该第一布线导体将所述第一电源电压施加于所述多个像素部，该第二布线导体将所述第二电源电压施加于所述多个像素部，
所述第一布线导体和所述第二布线导体中的至少一方包括覆盖所述第一面的面状导体部，
所述面状导体部在所述基板中的至少两个边具有与所述电源电压供给部的连接部。
根据本公开的显示装置，能够减少显示面内的高电位侧电源电压与低电位侧电源电压的电位差的变动，因此能够抑制亮度不均以及显示不均，提高显示品质。
-工业可用性-
以上，对本公开的实施方式进行了详细地说明，但本公开并不限定于上述的实施方式，在不脱离本公开的主旨的范围内，能够进行各种变更、改良等。当然能够将分别构成上述各实施方式的全部或者一部分适当地在不矛盾的范围内组合。此外，本公开的显示装置能够应用于各种电子设备。作为该电子设备，例如有复合型且大型的显示装置(多显示器)、汽车路线引导***(汽车导航***)、船舶路线引导***、飞机路线引导***、智能手机终端、移动电话、平板终端、个人数字助理(PDA)、摄像机、数字静态照相机、电子笔记簿、电子词典、个人计算机、复印机、游戏设备的终端装置、电视、商品显示标签、价格显示标签、商业用的可编程显示装置、汽车音响、数字音频播放器、传真机、打印机、现金自动存取款机(ATM)、自动售货机、数字显示式腕表、智能腕表等。
-符号说明-
1 显示装置
2 基板
2a 第一面
2aa 第一边
2ab 第二边
2b 第二面
2c 第三面
2d 第四面
21 第一区域
21a、21b 第一部分区域
22 第二区域
22a、22b 第二部分区域
23 第三区域
23a、23b 第三部分区域
24 第四区域
24a、24b 第四部分区域
25 第五区域
26 第六区域
3 像素部
31、31R、31G、31B 发光元件
31a 正电极
31b 负电极
32 阳极焊盘
33 阴极焊盘
34 引绕布线导体
34a 一端部
34b 另一端部
35 TFT
35a 栅电极
35b 源电极
35c 漏电极
36 导电连接构件
4 电源电压供给部
5 第一布线导体
51 第一侧面导体
52 第二侧面导体
53 第一电极焊盘
53a、53b 金属层
54 第二电极焊盘
55 第三电极焊盘
56 第四电极焊盘
57 第一布线图案
58 第二布线图案
6 第二布线导体
61 第三侧面导体
62 第四侧面导体
63 第五电极焊盘
64 第六电极焊盘
65 第七电极焊盘
66 第八电极焊盘
67 第三布线图案
68 第四布线图案
7 扫描信号线
71 电极焊盘
8 发光控制信号线
81 电极焊盘
10 下层绝缘层
11、12、13、14、15、16 绝缘层
17 透明导电层
100 多显示器。

Claims (12)

1.一种显示装置，具备：
基板，具有第一面和所述第一面相反侧的第二面；
多个像素部，位于所述第一面上；以及
电源电压供给部，位于所述第二面上，输出对所述多个像素部施加的第一电源电压及第二电源电压，该第二电源电压与所述第一电源电压相比为低电位，
具有将所述电源电压供给部与所述多个像素部电连接的第一布线导体和第二布线导体，该第一布线导体将所述第一电源电压施加于所述多个像素部，该第二布线导体将所述第二电源电压施加于所述多个像素部，
所述第一布线导体和所述第二布线导体中的至少一方包括覆盖所述第一面的面状导体部，
所述面状导体部在所述基板中的至少两个边具有与所述电源电压供给部的连接部。
2.根据权利要求1所述的显示装置，其中，
所述基板具有在所述第一面的第一边将所述第一面和所述第二面连接的第三面、以及所述第三面相反侧的第四面，
所述第一布线导体具有：
多个第一侧面导体，位于第一区域，该第一区域从所述第一面中的沿着所述第一边的缘部到所述第三面及所述第二面；以及
多个第二侧面导体，位于第二区域，该第二区域从所述第一面中的沿着与所述第一边对置的第二边的缘部到所述第四面及所述第二面，
所述第二布线导体具有：
多个第三侧面导体，位于第三区域，该第三区域从所述第一面中的沿着所述第一边的缘部到所述第三面及所述第二面；以及
多个第四侧面导体，位于第四区域，该第四区域从所述第一面中的沿着所述第二边的缘部到所述第四面及所述第二面。
3.根据权利要求2所述的显示装置，其中，
所述第一布线导体还包括：
多个第一电极焊盘，位于所述第一面的所述第一区域；
多个第二电极焊盘，位于所述第二面的所述第一区域，且在俯视观察时分别与所述多个第一电极焊盘重叠；
多个第三电极焊盘，位于所述第一面的所述第二区域；
多个第四电极焊盘，位于所述第二面的所述第二区域，且在俯视观察时分别与所述多个第三电极焊盘重叠；
第一布线图案，位于所述第一面上，将所述多个像素部与所述多个第一电极焊盘及所述多个第三电极焊盘电连接；以及
第二布线图案，位于所述第二面上，将所述电源电压供给部与所述多个第二电极焊盘及所述多个第四电极焊盘电连接，
所述多个第一侧面导体将所述多个第一电极焊盘和所述多个第二电极焊盘分别连接，
所述多个第二侧面导体将所述多个第三电极焊盘和所述多个第四电极焊盘分别连接。
4.根据权利要求2所述的显示装置，其中，
所述第二布线导体还包括：
多个第五电极焊盘，位于所述第一面的所述第三区域；
多个第六电极焊盘，位于所述第二面的所述第三区域，且在俯视观察时分别与所述多个第五电极焊盘重叠；
多个第七电极焊盘，位于所述第一面的所述第四区域；
多个第八电极焊盘，位于所述第二面的所述第四区域，且在俯视观察时分别与所述多个第七电极焊盘重叠；
第三布线图案，位于所述第一面上，将所述多个像素部与所述多个第五电极焊盘及所述多个第七电极焊盘电连接；以及
第四布线图案，位于所述第二面上，将所述电源电压供给部与所述多个第六电极焊盘及所述多个第八电极焊盘电连接，
所述多个第三侧面导体将所述多个第五电极焊盘和所述多个第六电极焊盘分别连接，
所述多个第四侧面导体将所述多个第七电极焊盘和所述多个第八电极焊盘分别连接。
5.根据权利要求3或4所述的显示装置，其中，
所述第一区域与所述第三区域相互分离，所述第二区域与所述第四区域相互分离。
6.根据权利要求5所述的显示装置，其中，
在与所述第三面正交的方向上观察时，所述第一区域与所述第四区域相互分离，所述第三区域与所述第二区域相互分离。
7.根据权利要求6所述的显示装置，其中，
在与所述第三面正交的方向上观察时，所述第一区域与所述第二区域重叠，所述第三区域与所述第四区域重叠。
8.根据权利要求6所述的显示装置，其中，
在与所述第三面正交的方向观察时，所述第一区域与所述第二区域相互分离，所述第三区域与所述第四区域相互分离。
9.根据权利要求1～8中任一项所述的显示装置，其中，
还具备位于所述第一面上的多个扫描信号线，
所述基板具有位于所述第一面中的沿着所述第一边的缘部且在沿着所述第一边的方向上夹着所述第一区域及所述第三区域的一对第五区域，
在所述一对第五区域配置有分别与所述多个扫描信号线电连接的多个电极焊盘。
10.根据权利要求1～9中任一项所述的显示装置，其中，
所述板状的基板为矩形，所述第一面为长方形状，所述第一边及所述第二边为短边。
11.根据权利要求1～10中任一项所述的显示装置，其中，
所述多个像素部分别包括至少一个微型LED元件。
12.根据权利要求11所述的显示装置，其中，
所述面状导体部在像素部中，在所述微型LED元件的至少一方的电极部位形成有开口。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117716409A (zh) * 2021-07-30 2024-03-15 京瓷株式会社 像素构造体以及显示装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005189676A (ja) * 2003-12-26 2005-07-14 Sony Corp ディスプレイ装置
JP2006018084A (ja) * 2004-07-02 2006-01-19 Seiko Epson Corp 自発光装置及び電子機器
JP2010212108A (ja) * 2009-03-11 2010-09-24 Casio Computer Co Ltd 発光装置及びその製造方法
JP2010232276A (ja) * 2009-03-26 2010-10-14 Casio Computer Co Ltd 発光装置及びその製造方法
KR20180079024A (ko) * 2016-12-30 2018-07-10 엘지디스플레이 주식회사 유기 발광 표시 장치
CN109003996A (zh) * 2018-07-27 2018-12-14 上海天马微电子有限公司 显示面板、显示面板的检修方法及显示装置
WO2019167966A1 (ja) * 2018-02-28 2019-09-06 京セラ株式会社 表示装置、ガラス基板およびガラス基板の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3607647B2 (ja) * 2001-08-09 2005-01-05 株式会社東芝 マトリックス型表示パネル
KR101718068B1 (ko) * 2010-08-20 2017-03-21 삼성디스플레이 주식회사 표시 장치용 전원 공급 장치 및 전원 공급 방법
JP6076038B2 (ja) * 2011-11-11 2017-02-08 株式会社半導体エネルギー研究所 表示装置の作製方法
WO2015120288A1 (en) * 2014-02-07 2015-08-13 E Ink Corporation Electro-optic display backplane structures
CN107170772A (zh) * 2017-05-23 2017-09-15 深圳市华星光电技术有限公司 微发光二极管阵列基板的封装结构
KR102448104B1 (ko) * 2018-02-08 2022-09-29 삼성디스플레이 주식회사 발광 장치 및 그의 제조 방법
KR102572719B1 (ko) * 2018-04-03 2023-08-31 삼성디스플레이 주식회사 표시 장치

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005189676A (ja) * 2003-12-26 2005-07-14 Sony Corp ディスプレイ装置
JP2006018084A (ja) * 2004-07-02 2006-01-19 Seiko Epson Corp 自発光装置及び電子機器
JP2010212108A (ja) * 2009-03-11 2010-09-24 Casio Computer Co Ltd 発光装置及びその製造方法
JP2010232276A (ja) * 2009-03-26 2010-10-14 Casio Computer Co Ltd 発光装置及びその製造方法
KR20180079024A (ko) * 2016-12-30 2018-07-10 엘지디스플레이 주식회사 유기 발광 표시 장치
WO2019167966A1 (ja) * 2018-02-28 2019-09-06 京セラ株式会社 表示装置、ガラス基板およびガラス基板の製造方法
CN109003996A (zh) * 2018-07-27 2018-12-14 上海天马微电子有限公司 显示面板、显示面板的检修方法及显示装置

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