CN114730541B - 显示基板及其制作方法、显示装置 - Google Patents
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Abstract
一种显示基板及其制作方法、显示装置，其中，显示基板包括：衬底基板以及依次叠设在衬底基板上，且位于显示区的驱动结构层和发光结构层，显示基板还包括：M行扫描信号线和M行发光信号线；发光结构层包括：M行N列发光结构，驱动结构层包括：沿列方向延伸的像素电路阵列和驱动电路阵列；像素电路阵列和驱动电路阵列沿行方向依次排布；像素电路阵列包括：M行N列像素电路，像素电路和发光结构一一对应，且与对应的发光结构电连接，驱动电路阵列包括：至少一个扫描驱动电路和至少一个发光驱动电路，扫描驱动电路设置为向扫描信号线提供驱动信号，发光驱动电路设置为向发光信号线提供驱动信号。
Description
技术领域
本公开实施例涉及但不限于显示领域，特别涉及一种显示基板和显示装置。
背景技术
有机发光二极管(Organic Light Emitting Diode，简称OLED)是当今显示器研究领域的热点之一。与液晶显示器(Liquid Crystal Display，简称LCD)相比，有机发光二极管OLED具有低能耗、生产成本低、自发光、宽视角及响应速度快等优点，已广泛应用于手机、平板电脑和数码相机等显示领域中。
随着显示技术的不断发展，大“屏占比(即实际显示区的面积在显示侧总面积中的占比)”已成为显示装置追求的外观特性之一。尤其是对与佩戴式显示装置(如智能手表)，基于便携和视角效果的方面的考虑，极致窄边框甚至全屏显示成为发展的重要趋势。
发明内容
以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
第一方面，本公开提供了一种显示基板，包括：显示区和非显示区，所述显示基板包括：衬底基板以及依次叠设在所述衬底基板上，且位于所述显示区的驱动结构层和发光结构层，所述显示基板还包括：M行扫描信号线和M行发光信号线；所述发光结构层包括：M行N列发光结构，所述驱动结构层包括：沿列方向延伸的像素电路阵列和驱动电路阵列；所述像素电路阵列和所述驱动电路阵列沿行方向依次排布；
所述像素电路阵列包括：M行N列像素电路，像素电路和发光结构一一对应，且与对应的发光结构电连接，第i行像素电路与第i行扫描信号线和第i行发光信号线电连接，1≤i≤M；
所述驱动电路阵列包括：至少一个扫描驱动电路和至少一个发光驱动电路，所述扫描驱动电路设置为向所述扫描信号线提供驱动信号，所述发光驱动电路设置为向所述发光信号线提供驱动信号。
在一些可能的实现方式中，所述驱动结构层还包括：空白电路阵列；所述空白电路阵列设置在所述像素电路阵列和所述驱动电路阵列之间；
所述空白电路阵列包括：多个空白电路，空白电路与扫描信号线和发光信号线电连接。
在一些可能的实现方式中，所述显示区包括：至少一端弧形显示边界，所述显示区包括：相对设置的第一边界和第二边界及相对设置的第三边界和第四边界；所述第一边界的长度大于所述第三边界的长度；
所述第一边界和所述第二边界沿列方向延伸，且为非直线型结构，所述弧形显示边界位于所述第一边界和所述第二边界中，所述第三边界和所述第四边界沿行方向延伸，且为直线型结构；
靠近弧形显示边界的至少部分像素电路呈弧形状排布。
在一些可能的实现方式中，所述像素电路阵列包括：沿行方向依次排布的第二像素电路阵列、第一像素电路阵列和第三像素电路阵列；所述驱动电路阵列包括：沿行方向排布的第一驱动电路阵列和第二驱动电路阵列；
所述第一驱动电路阵列位于所述第一像素电路阵列和所述第二像素电路阵列之间，所述第二驱动电路阵列位于所述第一像素电路阵列和所述第三像素电路阵列之间；
所述第一驱动电路阵列和所述第二驱动电路阵列中的多个驱动电路呈直线型排布。
在一些可能的实现方式中，所述驱动结构层还包括空白电路阵列时，所述空白电路阵列包括：第一空白电路阵列、第二空白电路阵列、第三空白电路阵列和第四空白电路阵列；
所述第一空白电路阵列位于所述第二像素电路阵列和所述第一驱动电路阵列之间，所述第二空白电路阵列位于所述第一驱动电路阵列和所述第一像素电路阵列之间，所述第三空白电路阵列位于所述第一像素电路阵列和所述第二驱动电路阵列，所述第四空白电路阵列位于所述第二驱动电路阵列和所述第三像素电路阵列之间；
第一空白电路阵列、第二空白电路阵列、第三空白电路阵列和第四空白电路阵列的多个空白电路呈直线型排布。
在一些可能的实现方式中，所述驱动电路阵列包括：沿行方向依次排布的第一驱动电路阵列和第二驱动电路阵列；
所述第一驱动电路阵列设置在所述像素电路阵列靠近所述显示区的第一边界的一侧，所述第二驱动电路阵列设置在所述像素电路阵列靠近所述显示区的第二边界的一侧；
所述第一驱动电路阵列中靠近弧形显示边界的至少部分驱动电路呈弧形状排布；所述第二驱动电路阵列中靠近弧形显示边界的至少部分驱动电路呈弧形状排布。
在一些可能的实现方式中，所述驱动结构层还包括空白电路阵列时，所述空白电路阵列包括：第一空白电路阵列和第二空白电路阵列；
所述第一空白电路阵列位于所述第一驱动电路阵列和所述像素电路阵列之间，所述第二空白电路阵列位于所述像素电路阵列和所述第二驱动电路阵列之间；
所述第一空白电路阵列中靠近弧形显示边界的至少部分空白电路呈弧形状排布；所述第二空白电路阵列中靠近弧形显示边界的至少部分空白电路呈弧形状排布。
在一些可能的实现方式中，所述第一驱动电路阵列和第二驱动电路阵列均包括：扫描驱动电路和发光驱动电路；位于同一驱动电路阵列中的扫描驱动电路和发光驱动电路沿行方向排布；
或者，所述第一驱动电路阵列包括：扫描驱动电路，所述第二驱动电路阵列包括：发光驱动电路。
在一些可能的实现方式中，所述像素电路阵列包括：沿行方向依次排布的第一像素电路阵列和第二像素电路阵列；所述驱动电路阵列包括：沿行方向依次排布的第一驱动电路阵列、第二驱动电路阵列和第三驱动电路阵列；
所述第一像素电路阵列位于所述第一驱动电路阵列和所述第二驱动电路阵列之间，所述第二像素电路阵列位于第二驱动电路阵列和所述第三驱动电路阵列之间；
所述第一驱动电路阵列中靠近弧形显示边界的至少部分驱动电路呈弧形状排布；所述第三驱动电路阵列中靠近弧形显示边界的至少部分驱动电路呈弧形状排布；所述第二驱动电路阵列多个驱动电路呈直线型排布。
在一些可能的实现方式中，所述第一驱动电路阵列和所述第三驱动电路阵列包括：扫描驱动电路，所述第二驱动电路阵列包括：发光驱动电路。
在一些可能的实现方式中，所述驱动结构层还包括空白电路阵列时，所述空白电路阵列包括：第一空白电路阵列、第二空白电路阵列、第三空白电路阵列和第四空白电路阵列；
所述第一空白电路阵列位于所述第一驱动电路阵列和所述第一像素电路阵列之间，所述第二空白电路阵列位于所述第一像素电路阵列和所述第二驱动电路阵列之间，所述第三空白电路阵列位于所述第二驱动电路阵列和所述第二像素电路阵列之间，所述第四空白电路阵列位于所述第二像素电路阵列和所述第三驱动电路阵列之间；
所述第一空白电路阵列中靠近弧形显示边界的至少部分空白电路呈弧形状排布；第二空白电路阵列和第三空白电路阵列中的多个空白电路呈直线型排布，所述第四空白电路阵列中靠近弧形显示边界的至少部分空白电路呈弧形状排布。
在一些可能的实现方式中，还包括：沿列方向延伸的第一电源线、第二电源线和数据信号线以及沿行方向延伸的复位信号线和初始信号线，所述发光结构与第二电源线电连接；
每个像素电路的尺寸相同，所述像素电路包括：第一像素晶体管至第七像素晶体管和第一像素电容；其中，第一像素晶体管的控制极与复位信号线电连接，第一像素晶体管的第一极与第一像素节点电连接，第一像素晶体管的第二极与初始信号线电连接；第二像素晶体管的控制极与扫描信号线电连接，第二像素晶体管的第一极与第一像素节点电连接，第二像素晶体管的第二极与第二像素节点电连接；第三像素晶体管的控制极与第一像素节点电连接，第三像素晶体管的第一极与第三像素节点电连接，第三像素晶体管的第二极与第二像素节点电连接；第四像素晶体管的控制极与扫描信号线电连接，第四像素晶体管的第一极与数据信号线电连接，第四像素晶体管的第二极与第三像素节点电连接；第五像素晶体管的控制极与发光信号线电连接，第五像素晶体管的第一极与第一电源线电连接，第五像素晶体管的第二极与第三像素节点电连接；第六像素晶体管的控制极与发光信号线电连接，第六像素晶体管的第一极与第二像素节点电连接，第六像素晶体管的第二极与发光结构电连接；第七像素晶体管的控制极与扫描信号线电连接，第七像素晶体管的第一极与初始信号线电连接，第七像素晶体管的第二极与发光结构电连接；第一像素电容的第一极板与第一像素节点电连接，第一像素电容的第二极板与第一电源线电连接。
在一些可能的实现方式中，还包括：沿列方向延伸的第一电源线以及沿行方向延伸的复位信号线和初始信号线；
所述空白电路包括：第一空白晶体管至第七空白晶体管和第一空白电容；其中，第一空白晶体管的控制极与复位信号线电连接，第一空白晶体管的第一极与第一空白节点电连接，第一空白晶体管的第二极与初始信号线电连接；第二空白晶体管的控制极与扫描信号线电连接，第二空白晶体管的第一极与第一空白节点电连接，第二空白晶体管的第二极与第二空白节点电连接；第三空白晶体管的控制极与第一空白节点电连接，第三空白晶体管的第一极与第三空白节点电连接，第三空白晶体管的第二极与第二空白节点电连接；第四空白晶体管的控制极与扫描信号线电连接，第四空白晶体管的第一极浮接，第四空白晶体管的第二极与第三空白节点电连接；第五空白晶体管的控制极与发光信号线电连接，第五空白晶体管的第一极与第一电源线电连接，第五空白晶体管的第二极与第三空白节点电连接；第六空白晶体管的控制极与发光信号线电连接，第六空白晶体管的第一极与第二空白节点电连接，第六空白晶体管的第二极浮接或者与第一电源线电连接；第七空白晶体管的控制极与扫描信号线电连接，第七空白晶体管的第一极与初始信号线电连接，第七空白晶体管的第二极浮接或者与第一电源线电连接；第一空白电容的第一极板与第一空白节点电连接，第一空白电容的第二极板与第一电源线电连接。
在一些可能的实现方式中，还包括：沿列方向延伸的第三电源线、第四电源线、第一扫描时钟信号线、第二扫描时钟信号线和扫描初始信号线；
所述扫描驱动电路包括：沿列方向依次排布的多个级联的第一移位寄存器，每个第一移位寄存器包括：第一扫描晶体管至第八扫描晶体管、第一扫描电容、第二扫描电容、扫描信号输入端、扫描信号输出端、第一扫描时钟信号端、第二扫描时钟信号端、第一扫描电源端和第二扫描电源端；
第一扫描晶体管的控制极与第一扫描时钟信号端电连接，第一扫描晶体管的第一极与扫描信号输入端电连接，第一扫描晶体管的第二极与第一扫描节点电连接；第二扫描晶体管的控制极与第一扫描节点电连接，第二扫描晶体管的第一极与第一扫描时钟信号端电连接，第二扫描晶体管的第二极与第二扫描节点电连接；第三扫描晶体管的控制极与第一扫描时钟信号端电连接，第三扫描晶体管的第一极与第二扫描电源端电连接，第三扫描晶体管的第二极与第二扫描节点电连接；第四扫描晶体管的控制极与第二扫描节点电连接，第四扫描晶体管的第一极与第一扫描电源端电连接，第四扫描晶体管的第二极与扫描信号输出端电连接，第五扫描晶体管的控制极与第三扫描节点电连接，第五扫描晶体管的第一极与扫描信号输出端电连接，第五扫描晶体管的第二极与第二扫描时钟信号端电连接；第六扫描晶体管的控制极与第二扫描节点电连接，第六扫描晶体管的第一极与第一扫描电源端电连接，第六扫描晶体管的第二极与第七扫描晶体管的第一极电连接；第七扫描晶体管的控制极与第二扫描时钟信号端电连接，第七扫描晶体管的第二极与第一扫描节点电连接；第八扫描晶体管的控制极与第二扫描电源端电连接，第八扫描晶体管的第一极与第一扫描节点电连接，第八扫描晶体管的第二极与第三扫描节点电连接；第一扫描电容的第一极板与第一扫描电源端电连接，第一扫描电容的第二极板与第二扫描节点电连接；第二扫描电容的第一极板与扫描信号输出端电连接，第二扫描电容的第二极板与第三扫描节点电连接；
第一级第一移位寄存器的扫描信号输入端与扫描初始信号线电连接，第i-1级第一移位寄存器的扫描信号输出端与第i级第一移位寄存器的扫描信号输入端电连接，所有第一移位寄存器的第一扫描电源端与第三电源线电连接，所述第一移位寄存器的第二扫描电源端与第四电源线电连接，奇数级第一移位寄存器的第一扫描时钟信号端与第一扫描时钟信号线电连接，奇数级第一移位寄存器的第二扫描时钟信号端与第二扫描时钟信号线电连接，偶数级第一移位寄存器的第一扫描时钟信号端与第二扫描时钟信号线电连接，偶数级第一移位寄存器的第二扫描时钟信号端与第一扫描时钟信号线电连接，第一移位寄存器的扫描信号输出端与扫描信号线电连接，其中，i为大于或等于2的正整数。
在一些可能的实现方式中，还包括：沿列方向延伸的第三电源线、第四电源线、第一发光时钟信号线、第二发光时钟信号线和发光初始信号线；
所述发光驱动电路包括：沿列方向依次排布的多个级联的第二移位寄存器，每个第二移位寄存器包括：第一发光晶体管至第十发光晶体管、第一发光电容至第三发光电容、发光信号输入端、发光信号输出端、第一发光时钟信号端、第二发光时钟信号端、第一发光电源端和第二发光电源端；
第一发光晶体管的控制极与第一发光时钟信号端电连接，第一发光晶体管的第一极与发光信号输入端电连接，第一发光晶体管的第二极与第一发光节点电连接；所述第二发光晶体管的控制极与第一发光节点电连接，所述第二发光晶体管的第一极与第一发光时钟信号端电连接，所述第二发光晶体管的第二极与第二发光节点电连接；所述第三发光晶体管的控制极与第一发光时钟信号端电连接，第三发光晶体管的第一极与第二发光电源端电连接，第三发光晶体管的第二极与第二发光节点电连接；第四发光晶体管的控制极与第二发光时钟信号端电连接，第四发光晶体管的第一极与第一发光节点电连接，第四发光晶体管的第二极与第五发光晶体管的第一极电连接；第五发光晶体管的控制极与第二发光节点电连接，第五发光晶体管的第二极与第一发光电源端电连接；第六发光晶体管的控制极与第二发光节点电连接，第六发光晶体管的第一极与第二发光时钟信号端电连接，第六发光晶体管的第二极与第三发光节点电连接；第七发光晶体管的控制极与第二发光时钟信号端电连接，第七发光晶体管的第一极与第三发光节点电连接，第七发光晶体管的第二极与第四发光节点电连接；第八发光晶体管的控制极与第一发光节点电连接，第八发光晶体管的第一极与第一发光电源端电连接，第八发光晶体管的第二极与第四发光节点电连接；第九发光晶体管的控制极与第四发光节点电连接，第九发光晶体管的第一极与发光信号输出端电连接，第九发光晶体管的第二极与第一发光电源端电连接；第十发光晶体管的控制极与第一发光节点电连接，第十发光晶体管的第一极与第二发光电源端电连接，第十发光晶体管的第二极与发光信号输出端电连接；第一发光电容的第一极板与第二发光节点电连接，第一发光电容的第二极板与第三发光节点电连接；第二发光电容的第一极板与第一发光节点电连接，第二发光电容的第二极板与第二发光时钟信号端电连接；第三发光电容的第一极板与第四发光节点电连接，第三发光电容的第二极板与第一发光电源端电连接；
第一级第二移位寄存器的发光信号输入端与发光初始信号线电连接，第i-1级第二移位寄存器的发光信号输出端与第i级第二移位寄存器的发光信号输入端电连接，所有第二移位寄存器的第一发光电源端与第三电源线电连接，所述第二移位寄存器的第二发光电源端与第四电源线电连接，奇数级第二移位寄存器的第一发光时钟信号端与第一发光时钟信号线电连接，奇数级第二移位寄存器的第二发光时钟信号端与第二发光时钟信号线电连接，偶数级第二移位寄存器的第一发光时钟信号端与第二发光时钟信号线电连接，偶数级第二移位寄存器的第二发光时钟信号端与第一发光时钟信号线电连接，第二移位寄存器的发光信号输出端与发光信号线电连接，其中，i为大于或等于2的正整数。
在一些可能的实现方式中，所述发光结构层包括：依次叠设在驱动结构层上的第一电极层、像素界定层、发光层和第二电极层；所述第一电极层包括：多个第一电极，所述发光层包括：多个有机发光层，所述第二电极层包括：多个第二电极，每个发光结构包括：第一电极、有机发光层和第二电极；
对于每个像素电路，第六像素晶体管的第二极在衬底基板上的正投影与所述像素电路所连接的发光结构中的第一电极在衬底基板上的正投影不存在重叠区域；
所述驱动结构层还包括：连接电极，所述连接电极位于所述像素电路和发光结构之间，且分别与像素电路中的第六像素晶体管的第二极和发光结构中的第一电极电连接。
在一些可能的实现方式中，所述连接电极包括：第一连接部和第二连接部；
所述第一连接部设置在所述第二连接部靠近所述衬底基板的一侧，所述第一连接部分别与像素电路中的第六像素晶体管的第二极和所述第二连接部电连接，所述第二连接部与发光结构中的第一电极电连接；
所述第一连接部和所述第二连接部为一体成型结构，或者所述第一连接部为金属电极，所述第二连接部为透明电极。
在一些可能的实现方式中，所述显示基板还包括：封装层和隔垫物；
所述封装层设置在发光结构层远离衬底基板的一侧，所述隔垫物设置在所述封装层远离衬底基板的一侧。
在一些可能的实现方式中，当所述第一连接部和所述第二连接部为一体成型结构时，所述驱动结构层包括：依次叠设在所述衬底基板上的第一绝缘层、半导体层、第二绝缘层、第一金属层、第三绝缘层、第二金属层、第四绝缘层、第三金属层、第五绝缘层、第一平坦层、第四金属层、第二平坦层、第五金属层和第三平坦层；
所述半导体层包括：多个像素晶体管的有源层、多个空白晶体管的有源层、多个扫描晶体管的有源层和多个发光晶体管的有源层；所述第一金属层包括：发光信号线、扫描信号线、复位信号线、第一像素电容的第一极板，第一扫描电容的第二极板、第二扫描电容的第二极板、第一发光电容的第一极板、第二发光电容的第二极板、第三发光电容的第三极板、多个像素晶体管的控制极、多个空白晶体管的控制极、多个扫描晶体管的控制极和多个发光晶体管的控制极；所述第二金属层包括：初始信号线，第一像素电容的第二极板、第一扫描电容的第一极板、第二扫描电容的第二极板、第一发光电容的第二极板、第二发光电容的第二极板和第三发光电容的第二极板；所述第三金属层包括：第三电源线、第四电源线、第一扫描时钟信号线、第二扫描时钟信号线、第一发光时钟信号线、第二发光时钟信号线、扫描初始信号线和发光初始信号线、多个像素晶体管的第一极和第二极、多个空白晶体管的第一极和第二极、多个扫描晶体管的第一极和第二极以及多个发光晶体管的第一极和第二极；所述第四金属层包括：数据信号线和第一电源线；所述第五金属层包括：连接电极；
所述第一电源线在衬底基板上的正投影与所述第六像素电容在衬底基板上的正投影至少部分重叠。
在一些可能的实现方式中，当所述第一连接部为金属电极，所述第二连接部为透明电极时，所述驱动结构层包括：依次叠设在所述衬底基板上的第一绝缘层、半导体层、第二绝缘层、第一金属层、第三绝缘层、第二金属层、第四绝缘层、第三金属层、第五绝缘层、第一平坦层、第四金属层、第二平坦层、第五金属层、透明导电层和第三平坦层；
所述半导体层包括：多个像素晶体管的有源层、多个空白晶体管的有源层、多个扫描晶体管的有源层和多个发光晶体管的有源层；所述第一金属层包括：发光信号线、扫描信号线、复位信号线、第一像素电容的第一极板，第一扫描电容的第二极板、第二扫描电容的第二极板、第一发光电容的第一极板、第二发光电容的第二极板、第三发光电容的第三极板、多个像素晶体管的控制极、多个空白晶体管的控制极、多个扫描晶体管的控制极和多个发光晶体管的控制极；所述第二金属层包括：初始信号线，第一像素电容的第二极板、第一扫描电容的第一极板、第二扫描电容的第二极板、第一发光电容的第二极板、第二发光电容的第二极板和第三发光电容的第二极板；所述第三金属层包括：第三电源线、第四电源线、第一扫描时钟信号线、第二扫描时钟信号线、第一发光时钟信号线、第二发光时钟信号线、扫描初始信号线和发光初始信号线、多个像素晶体管的第一极和第二极、多个空白晶体管的第一极和第二极、多个扫描晶体管的第一极和第二极以及多个发光晶体管的第一极和第二极；所述第四金属层包括：数据信号线和第一电源线；所述第五金属层包括：第一连接部，所述透明导电层包括：第二连接部；
所述第一电源线在衬底基板上的正投影与所述第六像素电容在衬底基板上的正投影至少部分重叠。
第二方面，本公开还提供了一种显示装置，包括上述显示基板。
第三方面，本公开还提供一种显示基板的制作方法，设置为制作上述显示基板，所述方法包括：
提供一衬底基板；
在衬底基板上形成M行扫描信号线和M行发光信号线以及位于显示区的驱动结构层；所述驱动结构层包括：沿列方向延伸的像素电路阵列和驱动电路阵列；所述像素电路阵列和所述驱动电路阵列沿行方向依次排布；所述像素电路阵列包括：M行N列像素电路，第i行像素电路与第i行扫描信号线和第i行发光信号线电连接，1≤i≤M；所述驱动电路阵列包括：至少一个扫描驱动电路和至少一个发光驱动电路，所述扫描驱动电路设置为向所述扫描信号线提供驱动信号，所述发光驱动电路设置为向所述发光信号线提供驱动信号；
在驱动结构层上形成发光结构层；所述发光结构层包括：M行N列发光结构，像素电路和发光结构一一对应，且与对应的发光结构电连接。
在一些可能的实现方式中，在衬底基板上形成位于显示区的驱动结构层包括：
在衬底基板上依次形成第一绝缘层、半导体层、第二绝缘层、第一金属层、第三绝缘层、第二金属层、第四绝缘层、第三金属层、第五绝缘层、第一平坦层、第四金属层、第二平坦层、第五金属层和第三平坦层；
或者，在所述衬底基板上依次形成第一绝缘层、半导体层、第二绝缘层、第一金属层、第三绝缘层、第二金属层、第四绝缘层、第三金属层、第五绝缘层、第一平坦层、第四金属层、第二平坦层、第五金属层、透明导电层和第三平坦层；
所述在驱动结构层上形成发光结构层包括：
在驱动结构层上依次形成第一电极层、像素界定层、发光层和第二电极层；
所述在驱动结构层上形成发光结构层之后，所述方法还包括：
在发光结构层上形成封装层和隔垫物。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
附图用来提供对本公开技术方案的理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开的技术方案，并不构成对本公开技术方案的限制。
图1为一种显示基板的结构示意图；
图2为本公开实施例提供的显示基板的结构示意图；
图3为图1提供显示基板中的像素电路与图2提供的显示基板中的像素电路的尺寸对比图一；
图4为图1提供显示基板中的像素电路与图2提供的显示基板中的像素电路的尺寸对比图二
图5为一种示例性实施例提供的显示区的结构示意图；
图6为一种示例性实施例提供的显示基板的截面图；
图7为一种示例性实施例提供的显示基板的结构示意图一；
图8为图7沿A-A’方向的截面图；
图9为一种示例性实施例提供的显示基板的结构示意图二；
图10为图9沿A-A’方向的截面图；
图11为一种示例性实施例提供的显示基板的结构示意图三；
图12为图11沿A-A’方向的截面图；
图13为一种示例性实施例提供的显示基板的结构示意图四；
图14为图13沿A-A’方向的截面图；
图15为一种示例性实施例提供的显示基板的结构示意图五；
图16为图15沿A-A’方向的截面图；
图17为一种示例性实施例提供的显示基板的结构示意图六；
图18为图17沿A-A’方向的截面图；
图19为一种示例性实施例提供的像素电路的等效电路图；
图20为图19提供的一种像素电路的工作时序图；
图21为一种示例性实施例提供的空白电路的结构示意图；
图22为一种示例性实施例提供的扫描驱动电路的结构示意图；
图23为一种示例性实施例提供的第一移位寄存器的等效电路图；
图24为一种示例性实施例提供的第一移位寄存器的工作时序图；
图25为一种示例性实施例提供的发光驱动电路的结构示意图；
图26为一种示例性实施例提供的第二移位寄存器的等效电路图；
图27为一种示例性实施例提供的第二移位寄存器的工作时序图；
图28为一种示例性实施例提供的显示基板的截面图一；
图29为一种示例性实施例提供的显示基板的截面图二。
具体实施方式
本公开描述了多个实施例，但是该描述是示例性的，而不是限制性的，并且对于本领域的普通技术人员来说，在本公开所描述的实施例包含的范围内可以有更多的实施例和实现方案。尽管在附图中示出了许多可能的特征组合，并在具体实施方式中进行了讨论，但是所公开的特征的许多其它组合方式也是可能的。除非特意加以限制的情况以外，任何实施例的任何特征或元件可以与任何其它实施例中的任何其他特征或元件结合使用，或可以替代任何其它实施例中的任何其他特征或元件。
本公开包括并设想了与本领域普通技术人员已知的特征和元件的组合。本公开已经公开的实施例、特征和元件也可以与任何常规特征或元件组合，以形成由权利要求限定的技术方案。任何实施例的任何特征或元件也可以与来自其它技术方案的特征或元件组合，以形成另一个由权利要求限定的技术方案。因此，应当理解，在本公开中示出和/或讨论的任何特征可以单独地或以任何适当的组合来实现。因此，除了根据所附权利要求及其等同替换所做的限制以外，实施例不受其它限制。此外，可以在所附权利要求的保护范围内进行各种修改和改变。
除非另外定义，本公开公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述的对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
为使本公开的目的、技术方案和优点更加清楚明白，下文中将结合附图对本公开的实施例进行详细说明。注意，实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是方式和内容可以在不脱离本公开的宗旨及其范围的条件下被变换为各种各样的形式。因此，本公开不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
在附图中，有时为了明确起见，夸大表示了各构成要素的大小、层的厚度或区域。因此，本公开的一个方式并不一定限定于该尺寸，附图中各部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的一个方式不局限于附图所示的形状或数值等。
本说明书中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。
在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。
在本说明书中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本公开中的具体含义。
在本说明书中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。晶体管在漏电极(漏电极端子、漏区域或漏电极)与源电极(源电极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。注意，在本说明书中，沟道区域是指电流主要流过的区域。
在本说明书中，第一极可以为漏电极、第二极可以为源电极，或者第一极可以为源电极、第二极可以为漏电极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本说明书中，“源电极”和“漏电极”可以互相调换。
在本说明书中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。
在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。
在本说明书中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”换成为“导电膜”。与此同样，有时可以将“绝缘膜”换成为“绝缘层”。
本公开中的“约”，是指不严格限定界限，允许工艺和测量误差范围内的数值。
图1为一种显示基板的结构示意图。如图1所示，显示基板包括显示区和非显示区。显示基板可以包括设置在基板上，且位于非显示区的时序控制器、数据驱动电路、扫描驱动电路、发光驱动电路和像素阵列，显示基板还可以包括多个扫描信号线(G1到Gm)、多个数据信号线(D1到Dn)、多个发光信号线(E1到Em)和多个子像素PA。
在一种示例性实施例中，时序控制器可以将适合于数据驱动电路的规格的灰度值和控制信号提供到数据驱动电路，可以将适合于扫描驱动电路的规格的时钟信号、扫描起始信号等提供到扫描驱动电路，可以将适合于发光驱动电路的规格的时钟信号、发射停止信号等提供到发光驱动电路。数据驱动电路可以利用从时序控制器接收的灰度值和控制信号来产生将提供到数据信号线D1、D2、D3、……和Dn的数据电压。例如，数据驱动电路可以利用时钟信号对灰度值进行采样，并且以像素行为单位将与灰度值对应的数据电压施加到数据信号线D1至Dn，n可以是自然数。扫描驱动电路可以通过从时序控制器接收时钟信号、扫描起始信号等来产生将提供到扫描信号线G1、G2、G3、……和Gm的扫描信号。例如，扫描驱动电路可以将具有导通电平脉冲的扫描信号顺序地提供到扫描信号线G1至Gm。例如，扫描驱动电路可以被构造为移位寄存器的形式，并且可以以在时钟信号的控制下顺序地将以导通电平脉冲形式提供的扫描起始信号传输到下一级电路的方式产生扫描信号，m可以是自然数。发光驱动电路可以通过从时序控制器接收时钟信号、发射停止信号等来产生将提供到发光信号线E1、E2、E3、……和Em的发射信号。例如，发光驱动电路可以将具有截止电平脉冲的发射信号顺序地提供到发光信号线E1至Em。例如，发光驱动电路可以被构造为移位寄存器的形式，并且可以以在时钟信号的控制下顺序地将以截止电平脉冲形式提供的发光停止信号传输到下一级电路的方式产生发光信号。每个子像素可以连接到对应的数据信号线、对应的扫描信号线和对应的发光信号线。
在一种示例性实施例中，每个子像素包括：像素电路和发光结构。像素电路与发光结构电连接，设置为驱动发光结构发光。
在一种显示基板中，发光驱动电路和扫描驱动电路设置在非显示区，使得显示基板无法实现窄边框。
图2为本公开实施例提供的显示基板的结构示意图。如图2所示，本公开实施例提供的一种显示基板可以包括：显示区AA和非显示区。显示基板包括：衬底基板10以及依次叠设在衬底基板10上，且位于显示区AA的驱动结构层20和发光结构层30。显示基板还包括：M行扫描信号线和M行发光信号线。驱动结构层20包括：沿列方向延伸的像素电路200阵列100和驱动电路阵列200，像素电路阵列100和驱动电路阵列200沿行方向依次排布。发光结构层30包括：M行N列发光结构。
像素电路阵列可以包括：M行N列像素电路。像素电路和发光结构一一对应，且与对应的发光结构电连接，第i行像素电路与第i行扫描信号线和第i行发光信号线电连接，1≤i≤M。驱动电路阵列包括：至少一个扫描驱动电路和至少一个发光驱动电路，扫描驱动电路设置为向扫描信号线提供驱动信号，发光驱动电路设置为向发光信号线提供驱动信号。
在一种示例性实施例中，衬底基板10可以为刚性基底或柔性基底，其中，刚性基底可以为但不限于玻璃、金属萡片中的一种或多种；柔性基底可以为但不限于聚对苯二甲酸乙二醇酯、对苯二甲酸乙二醇酯、聚醚醚酮、聚苯乙烯、聚碳酸酯、聚芳基酸酯、聚芳酯、聚酰亚胺、聚氯乙烯、聚乙烯、纺织纤维中的一种或多种。
在一种示例性实施例中，扫描信号线和发光信号线可以设置在显示区中。
在一种示例性实施例中，行方向与列方向相交指的是行方向与列方向之间的夹角约为70度至90度。行方向和列方向可以位于同一平面内。例如，行方向可以为行方向，平行于扫描线的延伸方向；列方向可以为列方向，平行于数据线的延伸方向。
在一种示例性实施例中，像素电路和发光结构可以构成子像素。子像素可以为红色(R)子像素、绿色(G)子像素、蓝色(B)子像素、白色子像素中的任一种，本公开在此不做限定。当显示面板中包括红色(R)子像素，绿色(G)子像素和蓝色(B)子像素时，三个子像素可以采用水平并列、竖直并列或品字方式排列。当显示面板中包括红色(R)子像素，绿色(G)子像素、蓝色(B)子像素和白色子像素时，四个子像素可以采用水平并列、竖直并列或阵列方式排列，本公开在此不做限定。
在一种示例性实施例中，发光结构可以是有机电致发光二极管(OLED)。
图3为图1提供显示基板中的像素电路与图2提供的显示基板中的像素电路的尺寸对比图一，图4为图1提供显示基板中的像素电路与图2提供的显示基板中的像素电路的尺寸对比图二。如图3和图4，图2提供的显示基板与图1提供的显示基板相比，发光结构保持不变，为了可以在显示区中可以设置驱动电路阵列，图2中像素电路是对图1中的像素电路进行了等比例压缩的。其中，等比例压缩可以包括：沿行方向等比例压缩或者沿行方向和列方向进行等比例压缩。图3是图2提供的像素电路PE2是对图1提供的显示基板中的像素电路PE1进行了行方向和列方向等比例压缩后形成的。L3＝L1×k，L4＝L2×k。图4是图2提供的像素电路PE2是对图1提供的显示基板中的像素电路PE1进行了行方向等比例压缩后形成的。L3＝L1×k，L4＝L2。其中，L1为PE1沿行方向的长度，L2为PE1沿列方向的长度，L3为PE2沿行方向的长度，L4为PE2沿列方向的长度，k为压缩比例，0<k≤1。
本公开实施例提供的显示基板包括：显示区和非显示区，显示基板包括：衬底基板以及依次叠设在衬底基板上，且位于显示区的驱动结构层和发光结构层，显示基板还包括：M行扫描信号线和M行发光信号线；发光结构层包括：M行N列发光结构，驱动结构层包括：沿列方向延伸的像素电路阵列和驱动电路阵列；像素电路阵列和驱动电路阵列沿行方向依次排布；像素电路阵列包括：M行N列像素电路，像素电路和发光结构一一对应，且与对应的发光结构电连接，第i行像素电路与第i行扫描信号线和第i行发光信号线电连接，1≤i≤M；驱动电路阵列包括：至少一个扫描驱动电路和至少一个发光驱动电路，扫描驱动电路设置为向扫描信号线提供驱动信号，发光驱动电路设置为向发光信号线提供驱动信号。本公开实施例将驱动电路阵列设置在显示区，减少了非显示区的宽度，可以实现窄边框。
在一种示例性实施例中，每个像素电路的面积可以相同，保证了每个像素电路的负载相同，可以较大程度避免异常显示的风险。
在一些示例性实施例中，图5为一种示例性实施例提供的显示区的结构示意图。如图5所示，显示区包括弧形显示边界，显示区可以包括：相对设置的第一边界AL1和第二边界AL2及相对设置的第三边界AL3和第四边界AL4。第一边界AL1的长度大于第三边界AL3的长度。其中，第一边界AL1和第二边界AL2沿列方向延伸，且为非直线型结构，弧形显示边界位于第一边界AL1和第二边界AL2中，第三边界AL3和第四边界AL4沿行方向延伸，且为直线型结构。
在一种示例性实施例中，靠近弧形显示边界的至少部分像素电路呈弧形状排布。
在一种示例性实施例中，显示区AA的形状可以为圆角矩形，本公开对此不作任何限定。
图6为一种示例性实施例提供的显示基板的截面图。如图6所示，在一些示例性实施例中，驱动结构层还包括：空白电路阵列300。空白电路阵列设置在像素电路阵列100和驱动电路阵列200之间。其中，空白电路阵列包括：多个空白电路，空白电路与扫描信号线和发光信号线电连接。本公开设置空白电路阵列可以充分保证像素电路驱动显示的均一性。
在一种示例性实施例中，显示基板可以包括：M行K列空白电路，第i行空白电路与第i行扫描信号线和第i行发光信号线电连接。
在一种示例性实施例中，K的取值可以根据显示基板的尺寸以及各个信号线的信号确定。
图7为一种示例性实施例提供的显示基板的结构示意图一，图8为图7沿A-A’方向的截面图。如图7和图8所示，一种示例性实施例中，像素电路阵列包括：沿行方向依次排布的第二像素电路阵列PR2、第一像素电路阵列PR1和第三像素电路阵列PR3。驱动电路阵列包括：沿行方向排布的第一驱动电路阵列GR1和第二驱动电路阵列GR2。其中，第一驱动电路阵列GR1位于第一像素电路阵列PR1和第二像素电路阵列PR2之间，第二驱动电路阵列GR2位于第一像素电路阵列PR1和第三像素电路阵列PR3之间。
在一种示例性实施例中，第一像素电路阵列可以包括：M行N1列像素电路，第二像素电路阵列可以包括：M行N2列像素电路，第三像素电路阵列可以包括：M行N3列像素电路，N1+N2+N3＝N，其中，N1、N2和N3的取值根据实际需求确定。
在一种示例性实施例中，第一驱动电路阵列和第二驱动电路阵列中的多个驱动电路可以呈直线型排布。
在一种示例性实施例中，第一驱动电路阵列和第二驱动电路阵列可以包括：扫描驱动电路和发光驱动电路；位于同一驱动电路阵列中的扫描驱动电路和发光驱动电路沿行方向排布，或者，第一驱动电路阵列包括：扫描驱动电路，第二驱动电路阵列包括：发光驱动电路，或者，第一驱动电路阵列包括：发光驱动电路，第二驱动电路阵列包括：扫描驱动电路。
图9为一种示例性实施例提供的显示基板的结构示意图二，图10为图9沿A-A’方向的截面图。如图9和图10所示，一种示例性实施例中，当驱动结构层还包括：空白电路阵列时，空白电路阵列包括：第一空白电路阵列BR1、第二空白电路阵列BR2、第三空白电路阵列BR3和第四空白电路阵列BR4。其中，第一空白电路阵列BR1位于第二像素电路阵列PR2和第一驱动电路阵列GR1之间，第二空白电路阵列BR2位于第一驱动电路阵列GR1和第一像素电路阵列PR1之间，第三空白电路阵列BR4位于第一像素电路阵列PR1和第二驱动电路阵列GR2，第四空白电路阵列BR4位于第二驱动电路阵列GR2和第三像素电路阵列PR3之间。
在一种示例性实施例中，第一空白电路阵列、第二空白电路阵列、第三空白电路阵列和第四空白电路阵列的多个空白电路可以呈直线型排布
图11为一种示例性实施例提供的显示基板的结构示意图三，图12为图11沿A-A’方向的截面图。如图11和图12所示，一种示例性实施例中，驱动电路阵列包括：沿行方向依次排布的第一驱动电路阵列GR1和第二驱动电路阵列GR2。其中，第一驱动电路阵列GR1设置在像素电路阵列PR靠近显示区的第一边界的一侧，第二驱动电路阵列GR2设置在像素电路阵列PR靠近显示区的第二边界的一侧。
一种示例性实施例中，第一驱动电路阵列中靠近弧形显示边界的至少部分驱动电路呈弧形状排布。
一种示例性实施例中，第二驱动电路阵列中靠近弧形显示边界的至少部分驱动电路呈弧形状排布。
在一种示例性实施例中，第一驱动电路阵列和第二驱动电路阵列可以包括：扫描驱动电路和发光驱动电路；位于同一驱动电路阵列中的扫描驱动电路和发光驱动电路沿行方向排布，或者，第一驱动电路阵列包括：扫描驱动电路，第二驱动电路阵列包括：发光驱动电路，或者，第一驱动电路阵列包括：发光驱动电路，第二驱动电路阵列包括：扫描驱动电路。
图13为一种示例性实施例提供的显示基板的结构示意图四，图14为图13沿A-A’方向的截面图。如图13和图14所示，一种示例性实施例中，当驱动结构层还包括：空白电路阵列时，空白电路阵列包括：第一空白电路阵列BR1和第二空白电路阵列BR2。其中，第一空白电路阵列BR1位于第一驱动电路阵列GR1和像素电路阵列PR之间，第二空白电路阵列BR2位于像素电路阵列PR和第二驱动电路阵列GR2之间。
一种示例性实施例中，第一空白电路阵列中靠近弧形显示边界的至少部分空白电路呈弧形状排布。
一种示例性实施例中，第二空白电路阵列中靠近弧形显示边界的至少部分空白电路呈弧形状排布。
图15为一种示例性实施例提供的显示基板的结构示意图五，图16为图15沿A-A’方向的截面图。如图15和图16所示，像素电路阵列包括：沿行方向依次排布的第一像素电路阵列PR1和第二像素电路阵列PR2。驱动电路阵列包括：沿行方向依次排布的第一驱动电路阵列GR1、第二驱动电路阵列GR2和第三驱动电路阵列GR3。其中，第一像素电路阵列PR1位于第一驱动电路阵列GR1和第二驱动电路阵列GR2之间，第二像素电路阵列PR2位于第二驱动电路阵列GR2和第三驱动电路阵列GR3之间。
一种示例性实施例中，第一像素电路阵列包括：M行N4列像素电路，第二像素电路阵列包括：M行N5列像素电路，N4+N5＝N。
一种示例性实施例中，第一驱动电路阵列中靠近弧形显示边界的至少部分驱动电路呈弧形状排布。
一种示例性实施例中，第三驱动电路阵列中靠近弧形显示边界的至少部分驱动电路呈弧形状排布。
一种示例性实施例中，第二驱动电路阵列中多个驱动电路呈直线型排布。
一种示例性实施例中，第一驱动电路阵列和第三驱动电路阵列可以包括：扫描驱动电路，第二驱动电路阵列可以包括：发光驱动电路，本公开将发光驱动电路置于显示中间，采用单边驱动的方式，有利于收窄显示产品的左右边框；
图17为一种示例性实施例提供的显示基板的结构示意图六，图18为图17沿A-A’方向的截面图。如图17和图18所示，当驱动结构层还包括：空白电路阵列时，空白电路阵列包括：第一空白电路阵列BR1、第二空白电路阵列BR2、第三空白电路阵列BR3和第四空白电路阵列BR4。其中，第一空白电路阵列BR1位于第一驱动电路阵列GR1和第一像素电路阵列PR1之间，第二空白电路阵列BR2位于第一像素电路阵列PR1和第二驱动电路阵列GR2之间，第三空白电路阵列BR3位于第二驱动电路阵列GR2和第二像素电路阵列PR2之间，第四空白电路阵列BR4位于第二像素电路阵列PR2和第三驱动电路阵列GR3之间。
一种示例性实施例中，第一空白电路阵列中靠近弧形显示边界的至少部分空白电路呈弧形状排布。
一种示例性实施例中，第二空白电路阵列中的多个空白电路呈直线型排布。
一种示例性实施例中，第三空白电路阵列中的多个空白电路呈直线型排布。
一种示例性实施例中，第四空白电路阵列中靠近弧形显示边界的至少部分空白电路呈弧形状排布。
一种示例性实施例中，显示基板还可以包括：沿列方向延伸的第一电源线、第二电源线、第三电源线、第四电源线、数据信号线、第一扫描时钟信号线、第二扫描时钟信号线、第一发光时钟信号线、第二发光时钟信号线、扫描初始信号线和发光初始信号线以及沿行方向延伸的复位信号线和初始信号线。
在一种示例性实施例中，发光结构与第二电源线电连接。
在一种示例性实施例中，第一电源线和第三电源线持续提供高电平信号，第二电源线和第三电源线持续提供低电平信号。
在一种示例性实施例中，像素电路可以是3T1C、4T1C、5T1C、5T2C、6T1C或7T1C结构。
图19为一种示例性实施例提供的像素电路的等效电路图。如图19所示，一种示例性实施例提供的像素电路可以包括：第一像素晶体管PT1至第七像素晶体管PT7和第一像素电容PC。其中，第一像素晶体管PT1的控制极与复位信号线RESET电连接，第一像素晶体管PT1的第一极与第一像素节点PN1电连接，第一像素晶体管PT1的第二极与初始信号线INIT电连接。第二像素晶体管PT2的控制极与扫描信号线GATE电连接，第二像素晶体管PT2的第一极与第一像素节点PN1电连接，第二像素晶体管PT2的第二极与第二像素节点PN2电连接。第三像素晶体管PT3的控制极与第一像素节点PN1电连接，第三像素晶体管PT3的第一极与第三像素节点PN3电连接，第三像素晶体管PT3的第二极与第二像素节点PN2电连接。第四像素晶体管PT4的控制极与扫描信号线G电连接，第四像素晶体管PT4的第一极与数据信号线D电连接，第四像素晶体管PT4的第二极与第三像素节点PN3电连接。第五像素晶体管PT5的控制极与发光信号线E电连接，第五像素晶体管PT5的第一极与第一电源线VDD电连接，第五像素晶体管PT5的第二极与第三像素节点PN3电连接。第六像素晶体管PT6的控制极与发光信号线E电连接，第六像素晶体管PT6的第一极与第二像素节点PN2电连接，第六像素晶体管PT6的第二极与发光结构L电连接。第七像素晶体管PT7的控制极与扫描信号线G电连接，第七像素晶体管PT7的第一极与初始信号线INIT电连接，第七像素晶体管PT7的第二极与发光结构L电连接。第一像素电容PC1的第一极板PC11与第一像素节点PN1电连接，第一像素电容PC1的第二极板PC12与第一电源线VDD电连接。
在一种示例性实施例中，第一像素晶体管PT1、第二像素晶体管PT2、第四像素晶体管PT4至第七像素晶体管PT7可以为开关晶体管。第三像素晶体管PT3可以为驱动晶体管。
在一种示例性实施例中，第一像素晶体管PT1到第七像素晶体管PT7可以采用低温多晶硅薄膜晶体管，或者可以采用氧化物薄膜晶体管，或者可以采用低温多晶硅薄膜晶体管和氧化物薄膜晶体管。低温多晶硅薄膜晶体管的有源层采用低温多晶硅(LowTemperature Poly-Silicon，简称LTPS)，氧化物薄膜晶体管的有源层采用氧化物(Oxide)。低温多晶硅薄膜晶体管具有迁移率高、充电快等优点，氧化物薄膜晶体管具有漏电流低等优点。在示例性实施方式中，可以将低温多晶硅薄膜晶体管和氧化物薄膜晶体管集成在一个显示基板上，形成低温多晶氧化物(Low Temperature Polycrystalline Oxide，简称LTPO)显示基板，可以利用两者的优势，可以实现高分辨率(Pixel Per Inch，简称PPI)，低频驱动，可以降低功耗，可以提高显示品质。
在一种示例性实施例中，第一像素晶体管PT1到第七像素晶体管PT7可以是P型晶体管，或者可以是N型晶体管。像素电路中采用相同类型的晶体管可以简化工艺流程，减少显示基板的工艺难度，提高产品的良率。在一种示例性实施例中，第一像素晶体管PT1到第七像素晶体管PT7可以包括P型晶体管和N型晶体管。
图20为图19提供的一种像素电路的工作时序图。下面以第一像素晶体管PT1到第七像素晶体管PT7为P型晶体管为例，通过图19示例的像素电路的工作过程说明本公开示例性实施例，图19中的像素电路包括7个晶体管(第一像素晶体管T1到第七像素晶体管T7)、1个电容(PC1)、7个信号线(数据信号线D、扫描信号线G、发光信号线E、初始信号线INIT和复位信号线RESET)和两个电源线(第一电源线VDD和第二电源线VSS)。像素电路的工作过程可以包括：
第一阶段A1，称为复位阶段，复位信号线RESET的信号为低电平信号，扫描信号线G和发光信号线E的信号为高电平信号。复位信号线RESET的信号为低电平信号，使第一像素晶体管T1导通，初始信号线INIT的信号提供至第一像素节点PN1，对第一像素电容PC1进行初始化，清除第一像素电容PC1中原有数据电压。扫描信号线G和发光信号线E的信号为高电平信号，使第二像素晶体管T2、第四像素晶体管T4、第五像素晶体管T5、第六像素晶体管T6和第七像素晶体管T7断开，此阶段发光结构L不发光。
第二阶段A2、称为数据写入阶段或者阈值补偿阶段，扫描信号线G的信号为低电平信号，复位信号线RESET和发光信号线E的信号为高电平信号，数据信号线D输出数据电压。此阶段由于第一像素电容PC1的第二端为低电平，因此第三像素晶体管T3导通。扫描信号线G的信号为低电平信号使第二像素晶体管T2、第四像素晶体管T4和第七像素晶体管T7导通。第二像素晶体管T2和第四像素晶体管T4导通使得数据信号线D输出的数据电压经过第三像素节点N3、导通的第三像素晶体管T3、第二像素节点PN2、导通的第二像素晶体管T2提供至第一像素节点PN1，并将数据信号线D输出的数据电压与第三像素晶体管T3的阈值电压之差充入第一像素电容PC1，第一像素节点PN1的电压为Vd-|Vth|，Vd为数据信号线D输出的数据电压，Vth为第三像素晶体管T3的阈值电压。第七像素晶体管T7导通使得初始信号线INIT的初始电压提供至发光结构L的第一极，对发光结构L的第一极进行初始化(复位)，清空其内部的预存电压，完成初始化，确保OLED不发光。复位信号线RESET的信号为高电平信号，使第一像素晶体管T1断开。发光信号线E的信号为高电平信号，使第五像素晶体管T5和第六像素晶体管T6断开。
第三阶段A3、称为发光阶段，发光信号线E的信号为低电平信号，扫描信号线G和复位信号线RESET的信号为高电平信号。发光信号线E的信号为低电平信号，使第五像素晶体管T5和第六像素晶体管T6导通，第一电源线VDD输出的电源电压通过导通的第五像素晶体管T5、第三像素晶体管T3和第六像素晶体管T6向发光结构L的第一极提供驱动电压，驱动发光结构L发光。
在像素电路驱动过程中，流过第三像素晶体管T3(驱动像素晶体管)的驱动电流由其控制极和第一极之间的电压差决定。由于第一像素节点PN1的电压为Vdata-|Vth|，因而第三像素晶体管T3的驱动电流为：
I＝K*(Vgs-Vth)2＝K*[(Vdd-Vd+|Vth|)-Vth]2＝K*[(Vdd-Vd]2
其中，I为流过第三像素晶体管T3的驱动电流，也就是驱动发光结构L的驱动电流，K为常数，Vgs为第三像素晶体管T3的控制极和第一极之间的电压差，Vth为第三像素晶体管T3的阈值电压，Vd为数据信号线D输出的数据电压，Vdd为第一电源线VDD输出的电源电压。
图21为一种示例性实施例提供的空白电路的结构示意图。如图21所示，一种示例性实施例提供的空白电路包括：第一空白晶体管BT1至第七空白晶体管BT7和第一空白电容BC1。其中，第一空白晶体管BT1的控制极与复位信号线RESET电连接，第一空白晶体管BT1的第一极与第一空白节点BN1电连接，第一空白晶体管BT1的第二极与初始信号线INIT电连接。第二空白晶体管BT2的控制极与扫描信号线G电连接，第二空白晶体管BT2的第一极与第一空白节点BN1电连接，第二空白晶体管BT2的第二极与第二空白节点BN2电连接。第三空白晶体管BT3的控制极与第一空白节点BN1电连接，第三空白晶体管BT3的第一极与第三空白节点BN3电连接，第三空白晶体管BT3的第二极与第二空白节点BN2电连接。第四空白晶体管BT4的控制极与扫描信号线G电连接，第四空白晶体管BT4的第一极浮接，第四空白晶体管BT4的第二极与第三空白节点BN3电连接。第五空白晶体管BT5的控制极与发光信号线E电连接，第五空白晶体管BT5的第一极与第一电源线VDD电连接，第五空白晶体管BT5的第二极与第三空白节点BN3电连接。第六空白晶体管BT6的控制极与发光信号线E电连接，第六空白晶体管BT6的第一极与第二空白节点BN2电连接，第六空白晶体管BT6的第二极浮接或者与第一电源线电连接。第七空白晶体管BT7的控制极与扫描信号线G电连接，第七空白晶体管BT7的第一极与初始信号线INIT电连接，第七空白晶体管BT7的第二极与第六空白晶体管BT6的第二极电连接。第一空白电容BC1的第一极板BC11与第一空白节点BN1电连接，第一空白电容BC1的第二极板BC12与第一电源线VDD电连接。图21是以第六空白晶体管BT6的第二极浮接为例进行说明的。
在一种示例性实施例中，第一空白晶体管BT1至第七空白晶体管BT7可以为开关晶体管。第一空白晶体管BT1到第七空白晶体管BT7可以采用低温多晶硅薄膜晶体管，或者可以采用氧化物薄膜晶体管，或者可以采用低温多晶硅薄膜晶体管和氧化物薄膜晶体管。低温多晶硅薄膜晶体管的有源层采用低温多晶硅(Low Temperature Poly-Silicon，简称LTPS)，氧化物薄膜晶体管的有源层采用氧化物(Oxide)。低温多晶硅薄膜晶体管具有迁移率高、充电快等优点，氧化物薄膜晶体管具有漏电流低等优点。在示例性实施方式中，可以将低温多晶硅薄膜晶体管和氧化物薄膜晶体管集成在一个显示基板上，形成低温多晶氧化物(Low Temperature Polycrystalline Oxide，简称LTPO)显示基板，可以利用两者的优势，可以实现高分辨率(Pixel Per Inch，简称PPI)，低频驱动，可以降低功耗，可以提高显示品质。
图22为一种示例性实施例提供的扫描驱动电路的结构示意图，图23为一种示例性实施例提供的第一移位寄存器的等效电路图，图24为一种示例性实施例提供的第一移位寄存器的工作时序图。如图22至24所示，一种示例性实施例提供的扫描驱动电路可以包括：沿列方向依次排布的多个级联的第一移位寄存器GOA。每个第一移位寄存器GOA包括：第一扫描晶体管GT1至第八扫描晶体管GT8、第一扫描电容GC1、第二扫描电容GC2、扫描信号输入端GIN、扫描信号输出端GOUT、第一扫描时钟信号端GCK1、第二扫描时钟信号端GCK2、第一扫描电源端GV1和第二扫描电源端GV2。
第一扫描晶体管GT1的控制极与第一扫描时钟信号端GCK1电连接，第一扫描晶体管GT1的第一极与扫描信号输入端GIN电连接，第一扫描晶体管GT1的第二极与第一扫描节点GN1电连接。第二扫描晶体管GT2的控制极与第一扫描节点GN1电连接，第二扫描晶体管GT2的第一极与第一扫描时钟信号端GCK1电连接，第二扫描晶体管GT2的第二极与第二扫描节点GN2电连接。第三扫描晶体管GT3的控制极与第一扫描时钟信号端GCK1电连接，第三扫描晶体管GT3的第一极与第二扫描电源端GV2电连接，第三扫描晶体管GT3的第二极与第二扫描节点GN2电连接。第四扫描晶体管GT4的控制极与第二扫描节点GN2电连接，第四扫描晶体管GT4的第一极与第一扫描电源端电连接，第四扫描晶体管GT4的第二极与扫描信号输出端GOUT电连接，第五扫描晶体管GT5的控制极与第三扫描节点电连接，第五扫描晶体管GT5的第一极与扫描信号输出端GOUT电连接，第五扫描晶体管GT5的第二极与第二扫描时钟信号端GCK2电连接。第六扫描晶体管GT6的控制极与第二扫描节点GN2电连接，第六扫描晶体管GT6的第一极与第一扫描电源端GV1电连接，第六扫描晶体管GT6的第二极与第七扫描晶体管GT7的第一极电连接。第七扫描晶体管GT7的控制极与第二扫描时钟信号端GCK2电连接，第七扫描晶体管GT7的第二极与第一扫描节点GN1电连接。第八扫描晶体管GT8的控制极与第二扫描电源端GV2电连接，第八扫描晶体管GT8的第一极与第一扫描节点GN1电连接，第八扫描晶体管GT8的第二极与第三扫描节点GN3电连接。第一扫描电容GC1的第一极板GC11与第一扫描电源端GV1电连接，第一扫描电容GC1的第二极板GC12与第二扫描节点GN2电连接。第二扫描电容GC2的第一极板GC21与扫描信号输出端GOUT电连接，第二扫描电容GC2的第二极板GC22与第三扫描节点GN3电连接。
第一级第一移位寄存器GOA(1)的扫描信号输入端GIN与扫描初始信号线GSTV电连接，第i-1级第一移位寄存器GOA(i-1)的扫描信号输出端GOUT与第i级第一移位寄存器GOA(i)的扫描信号输入端GIN电连接，所有第一移位寄存器的第一扫描电源端GV1与第三电源线VGH电连接，所述第一移位寄存器的第二扫描电源端GV2与第四电源线VGL电连接，奇数级第一移位寄存器的第一扫描时钟信号端GCK1与第一扫描时钟信号线GCK电连接，奇数级第一移位寄存器的第二扫描时钟信号端GCK2与第二扫描时钟信号线GCB电连接，偶数级第一移位寄存器的第一扫描时钟信号端GCK1与第二扫描时钟信号线GCB电连接，偶数级第一移位寄存器的第二扫描时钟信号端GCK2与第一扫描时钟信号线GCK电连接，第一移位寄存器的扫描信号输出端与扫描信号线电连接，其中，i为大于或等于2的正整数。
在一种示例性实施例中，第一扫描晶体管GT1至第八扫描晶体管GT8可以为开关晶体管。第一扫描晶体管GT1到第八扫描晶体管GT8可以采用低温多晶硅薄膜晶体管，或者可以采用氧化物薄膜晶体管，或者可以采用低温多晶硅薄膜晶体管和氧化物薄膜晶体管。低温多晶硅薄膜晶体管的有源层采用低温多晶硅(Low Temperature Poly-Silicon，简称LTPS)，氧化物薄膜晶体管的有源层采用氧化物(Oxide)。低温多晶硅薄膜晶体管具有迁移率高、充电快等优点，氧化物薄膜晶体管具有漏电流低等优点。在示例性实施方式中，可以将低温多晶硅薄膜晶体管和氧化物薄膜晶体管集成在一个显示基板上，形成低温多晶氧化物(Low Temperature Polycrystalline Oxide，简称LTPO)显示基板，可以利用两者的优势，可以实现高分辨率(Pixel Per Inch，简称PPI)，低频驱动，可以降低功耗，可以提高显示品质。
在一种示例性实施例中，第一移位寄存器的个数可以为M。
下面以第一扫描晶体管GT1至第八扫描晶体管GT8为P型晶体管为例，通过图23示例的第一移位寄存器的工作过程结合图24说明本公开示例性实施例。第一移位寄存器的工作过程可以包括以下阶段：
在输入阶段t1，第一扫描时钟信号线GCK1的信号为低电平信号，第二扫描时钟信号线GCK2的信号为高电平信号，扫描信号输入端GIN的信号为低电平信号。由于第一扫描时钟信号端GCK1的信号为低电平信号，第一扫描晶体管GT1导通，扫描信号输入端GIN的信号经由第一扫描晶体管GT1传输至第一扫描节点GN1。由于第八扫描晶体管GT8的信号接收第二扫描电源端GV2的低电平信号，从而第八扫描晶体管GT8处于开启状态。第三扫描节点GN3的电平信号可以控制第五扫描晶体管GT5导通，第二扫描时钟信号端GCK2的信号经由第五扫描晶体管GT5传输至扫描信号输出端GOUT，即在输入阶段t1，扫描信号输出端GOUT为高电平信号的第二扫描时钟信号端GCK2的信号。另外，由于第一扫描时钟信号端GCK1的信号为低电平信号，第三扫描晶体管GT3导通，第二扫描电源端GV2的低电平信号经由第三扫描晶体管GT3传输至第二扫描节点GN2。此时，第四扫描晶体管GT4和第六扫描晶体管GT6均导通。由于第二扫描时钟信号端GCK2的信号为高电平信号，第七扫描晶体管GT7截止。
在输出阶段t2，第一扫描时钟信号端GCK1的信号为高电平信号，第二扫描时钟信号端GCK2的信号为低电平信号，扫描信号输入端GIN的信号为高电平信号。第五扫描晶体管GT5导通，第二扫描时钟信号端GCK2的信号经由第五扫描晶体管GT5作为扫描信号输出端GOUT的信号。在输出阶段t2，第二扫描电容GC2的连接扫描信号输出端GOUT的一端的电平信号变为第二扫描电源端GV2的信号，由于第二扫描电容GC2的自举作用，第八扫描晶体管GT8截止，第五扫描晶体管GT5可以更好地打开，信号输出端OUT的信号为低电平信号。另外，第一扫描时钟信号端GCK1的信号为高电平信号，从而第一扫描晶体管GT1和第三扫描晶体管GT3均截止。第二扫描晶体管GT2导通，第一扫描时钟信号端GCK1的高电平信号经由第二扫描晶体管GT2传输至第二扫描节点GN2，由此，第四扫描晶体管GT4和第六扫描晶体管GT6均截止。由于第二扫描时钟信号端GCK2的信号为低电平信号，第七扫描晶体管GT7导通。
在缓冲阶段t3，第一扫描时钟信号端GCK1和第二扫描时钟信号端GCK2的信号均为高电平信号，扫描信号输入端GIN的信号为高电平信号，第五扫描晶体管GT5导通，第二扫描时钟信号端GCK2的信号经由第五扫描晶体管GT5作为扫描信号输出端GOUT的信号，此时，扫描信号输出端GOUT为高电平信号。由于第二扫描电容GC2的自举作用，第一扫描节点GN1的电平信号变为VGL-VthN1。另外，第一扫描时钟信号端GCK1的信号为高电平信号，从而第一扫描晶体管GT1和第三扫描晶体管GT3均截止，第八扫描晶体管GT8导通，第二扫描晶体管GT2导通，第一扫描时钟信号端GCK1的高电平信号经由第二扫描晶体管GT2传输至第二扫描节点GN2，由此，第四扫描晶体管GT4和第六扫描晶体管GT6均截止。由于第二扫描时钟信号端GCK2的信号为高电平信号，第七扫描晶体管GT7截止。
在稳定阶段t4的第一子阶段t41中，第一扫描时钟信号端GCK1的信号为低电平信号，第二时钟信号CB的信号为高电平信号，扫描信号输入端GIN的信号为高电平信号。由于第一扫描时钟信号端GCK1的信号为低电平信号，第一扫描晶体管GT1导通，扫描信号输入端GIN的信号经由第一扫描晶体管GT1传输至第一扫描节点GN1，第二扫描晶体管GT2截止。由于第八扫描晶体管GT8处于开启状态，第五扫描晶体管GT5截止。由于第一扫描时钟信号端GCK1的信号为低电平信号，第三扫描晶体管GT3导通，第四扫描晶体管GT4和第六扫描晶体管GT6均导通，第一扫描电源端GV1的高电平信号经由第四扫描晶体管GT4传输至扫描信号输出端GOUT，即栅极输出信号为高电平信号。
在稳定阶段t4的第二子阶段t42中，第一扫描时钟信号端GCK1的信号为高电平信号，第二时钟信号CB的信号为低电平信号，扫描信号输入端GIN的信号为高电平信号。第五扫描晶体管GT5和第二扫描晶体管GT2均截止。第一扫描时钟信号端GCK1的信号为高电平信号，从而第一扫描晶体管GT1和第三扫描晶体管GT3均截止，由于第一扫描电容C1的保持作用下，第四扫描晶体管GT4和第六扫描晶体管GT6均导通，高电平信号经由第四扫描晶体管GT4传输至扫描信号输出端GOUT，即栅极输出信号为高电平信号。
在第二子阶段t42中，由于第二扫描时钟信号端GCK2的信号为低电平信号，第七扫描晶体管GT7导通，从而高电平信号经由第六扫描晶体管GT6和第七扫描晶体管GT7被传输至第三扫描节点GN3和第一扫描节点GN1，以使第三扫描节点GN3和第一扫描节点GN1的信号保持为高电平信号。
在第三子阶段t43中，第一扫描时钟信号端GCK1和第二扫描时钟信号端GCK2的信号均为高电平信号，扫描信号输入端GIN的信号为高电平信号。第五扫描晶体管GT5和第二扫描晶体管GT2截止。第一扫描时钟信号端GCK1的信号为高电平信号，从而第一扫描晶体管GT1和第三扫描晶体管GT3均截止，第四扫描晶体管GT4和第六扫描晶体管GT6均导通。高电平信号经由第四扫描晶体管GT4至扫描信号输出端GOUT，即栅极输出信号为高电平信号。
图25为一种示例性实施例提供的发光驱动电路的结构示意图，图26为一种示例性实施例提供的第二移位寄存器的等效电路图，图27为一种示例性实施例提供的第二移位寄存器的工作时序图。如图25至27所示，一种示例性实施例提供的发光驱动电路包括：沿列方向依次排布的多个级联的第二移位寄存器EOA，每个第二移位寄存器包括：第一发光晶体管ET1至第十发光晶体管ET10、第一发光电容EC1至第三发光电容EC3、发光信号输入端EIN、发光信号输出端EOUT、第一发光时钟信号端ECK1、第二发光时钟信号端ECK2、第一发光电源端EV1和第二发光电源端EV2。
第一发光晶体管ET1的控制极与第一发光时钟信号端ECK1电连接，第一发光晶体管ET1的第一极与发光信号输入端EIN电连接，第一发光晶体管ET1的第二极与第一发光节点EN1电连接。第二发光晶体管ET2的控制极与第一发光节点EN1电连接，第二发光晶体管ET2的第一极与第一发光时钟信号端ECK1电连接，第二发光晶体管ET2的第二极与第二发光节点EN2电连接。第三发光晶体管ET3的控制极与第一发光时钟信号端ECK1电连接，第三发光晶体管ET3的第一极与第二发光电源端EV2电连接，第三发光晶体管ET3的第二极与第二发光节点EN2电连接。第四发光晶体管ET4的控制极与第二发光时钟信号端ECK2电连接，第四发光晶体管ET4的第一极与第一发光节点EN1电连接，第四发光晶体管ET4的第二极与第五发光晶体管ET5的第一极电连接。第五发光晶体管ET5的控制极与第二发光节点EN2电连接，第五发光晶体管ET5的第二极与第一发光电源端EV1电连接。第六发光晶体管ET6的控制极与第二发光节点EN2电连接，第六发光晶体管ET6的第一极与第二发光时钟信号端ECK2电连接，第六发光晶体管ET6的第二极与第三发光节点EN3电连接。第七发光晶体管ET7的控制极与第二发光时钟信号端ECK2电连接，第七发光晶体管ET7的第一极与第三发光节点EN3电连接，第七发光晶体管ET7的第二极与第四发光节点EN4电连接。第八发光晶体管ET8的控制极与第一发光节点EN1电连接，第八发光晶体管ET8的第一极与第一发光电源端EV1电连接，第八发光晶体管ET8的第二极与第四发光节点EN4电连接。第九发光晶体管ET9的控制极与第四发光节点EN4电连接，第九发光晶体管ET9的第一极与发光信号输出端EOUT电连接，第九发光晶体管ET9的第二极与第一发光电源端EV1电连接。第十发光晶体管ET10的控制极与第一发光节点EN1电连接，第十发光晶体管ET10的第一极与第二发光电源端EV2电连接，第十发光晶体管ET10的第二极与发光信号输出端EOUT电连接。第一发光电容EC1的第一极板EC11与第二发光节点EN2电连接，第一发光电容EC1的第二极板EC12与第三发光节点EN3电连接；第二发光电容EC2的第一极板EC21与第一发光节点EN1电连接，第二发光电容EC2的第二极板EC22与第二发光时钟信号端ECK2电连接；第三发光电容EC3的第一极板EC31与第四发光节点EN4电连接，第三发光电容EC3的第二极板EC32与第一发光电源端EV1电连接。
第一级第二移位寄存器EOA(1)的发光信号输入端EIN与发光初始信号线ESTV电连接，第i-1级第二移位寄存器EOA(i-1)的发光信号输出端EOUT与第i级第二移位寄存器EOA(i)的发光信号输入端EIN电连接，所有第二移位寄存器的第一发光电源端EV1与第三电源线VGH电连接，所述第二移位寄存器的第二发光电源端EV2与第四电源线VGL电连接，奇数级第二移位寄存器的第一发光时钟信号端ECK1与第一发光时钟信号线GCK电连接，奇数级第二移位寄存器的第二发光时钟信号端ECK2与第二发光时钟信号线GCB电连接，偶数级第二移位寄存器的第一发光时钟信号端ECK1与第二发光时钟信号线GCB电连接，偶数级第二移位寄存器的第二发光时钟信号端ECK2与第一发光时钟信号线GCK电连接。第二移位寄存器的发光信号输出端EOUT与发光信号线E电连接，其中，i为大于或等于2的正整数。
在一种示例性实施例中，第二移位寄存器的个数可以为M，或者可以为M/2。
在一种示例性实施例中，第一发光晶体管ET1至第十发光晶体管ET10可以为开关晶体管。第一发光晶体管ET1至第十发光晶体管ET10可以采用低温多晶硅薄膜晶体管，或者可以采用氧化物薄膜晶体管，或者可以采用低温多晶硅薄膜晶体管和氧化物薄膜晶体管。低温多晶硅薄膜晶体管的有源层采用低温多晶硅(Low Temperature Poly-Silicon，简称LTPS)，氧化物薄膜晶体管的有源层采用氧化物(Oxide)。低温多晶硅薄膜晶体管具有迁移率高、充电快等优点，氧化物薄膜晶体管具有漏电流低等优点。在示例性实施方式中，可以将低温多晶硅薄膜晶体管和氧化物薄膜晶体管集成在一个显示基板上，形成低温多晶氧化物(Low Temperature Polycrystalline Oxide，简称LTPO)显示基板，可以利用两者的优势，可以实现高分辨率(Pixel Per Inch，简称PPI)，低频驱动，可以降低功耗，可以提高显示品质。
下面以第一发光晶体管ET1至第十发光晶体管ET10为P型晶体管为例，通过图27示例的第二移位寄存器的工作过程结合图26说明本公开示例性实施例。第二移位寄存器的工作过程可以包括以下阶段：
第一阶段P1，发光信号输入端EIN的信号为高电平信号，第一发光时钟信号端ECK1的信号为低电平信号，第一发光晶体管ET1和第三发光晶体管ET3导通，发光信号输入端EIN的信号被写入至第一发光节点EN1，此时，第一发光节点EN1为高电平，第二电源端VL2的信号被写入至第二发光节点EN2，此时，第二发光节点EN2为低电平。由于第一发光节点EN1为高电平，第二发光晶体管ET2、第八发光晶体管ET8和第十发光晶体管ET10截止。第二发光时钟信号端ECK2的信号为高电平信号，第四发光晶体管ET4和第七发光晶体管ET7截止。由于第二发光节点EN2为低电平，第五发光晶体管ET5和第六发光晶体管ET6导通，第二发光时钟信号端ECK2的信号被写入至第三发光节点EN3。由于电容两端电压不会突变，所以第四发光节点EN4节点维持上一帧高电平，第九发光晶体管ET9截止，发光信号输出端EOUT的输出信号维持上一帧低电平。
第二阶段P2，发光信号输入端EIN的信号和第一发光时钟信号端ECK1的信号为高电平信号，第一发光晶体管ET1和第三发光晶体管ET3截止，第一发光节点EN1保持高电平，第二发光晶体管ET2、第八发光晶体管ET10和第十发光晶体管ET10截止，第二发光节点EN2保持低电平，第五发光晶体管ET5和第六发光晶体管ET6导通，由于第二发光时钟信号端ECK2的信号为低电平信号，第四发光晶体管ET4和第七发光晶体管ET7导通，第二发光时钟信号端ECK2的信号被写入第三发光节点EN3，第三发光节点EN3由高电平变为低电平，第三发光节点EN3的信号写入第四发光节点EN4，第四发光节点EN4为低电平，第九发光晶体管ET9导通，发光信号输出端EOUT输出第一电源端VL1的高电平信号。
第三阶段P3，发光信号输入端EIN的信号为高电平信号，第一发光时钟信号端ECK1的信号为低电平信号，第一发光晶体管ET1和第三发光晶体管ET3导通，第一发光节点EN1为高电平，第二发光晶体管ET2、第八发光晶体管ET10和第十发光晶体管ET10截止，第二发光节点EN2保持低电平，第五发光晶体管ET5和第六发光晶体管ET6导通，第二发光时钟信号端ECK2的信号写入第三发光节点EN3，由于第二发光时钟信号端ECK2的信号为高电平信号，第三发光节点EN3由上一阶段的低电平转变为高电平，第四发光晶体管ET4和第七发光晶体管ET7截止，第四发光节点EN4保持低电平，第九发光晶体管ET9导通，发光信号输出端EOUT输出第一电源端VL1的高电平信号。
第四阶段P4，发光信号输入端EIN的信号为低电平信号，第一发光时钟信号端ECK1的信号为高电平信号，第一发光晶体管ET1和第三发光晶体管ET3截止，第一发光节点EN1保持高电平，第二发光晶体管ET2、第八发光晶体管ET10和第十发光晶体管ET10截止，第二发光节点EN2保持低电平，第五发光晶体管ET5和第六发光晶体管ET6导通，第二发光时钟信号端ECK2的信号写入第三发光节点EN3，由于第二发光时钟信号端ECK2的信号为低电平信号，第三发光节点EN3由上一阶段的高电平转变为低电平，第四发光晶体管ET4和第七发光晶体管ET7导通，第三发光节点EN3的信号写入第四发光节点EN4，第四发光节点EN4保持低电平，第九发光晶体管ET9导通，发光信号输出端EOUT输出第一电源端VL1的高电平信号。
第五阶段P5，发光信号输入端EIN的信号和第一发光时钟信号端ECK1的信号为低电平信号，第一发光晶体管ET1和第三发光晶体管ET3导通，第一发光节点EN1由高电平转变为低电平，第二发光晶体管ET2、第八发光晶体管ET10和第十发光晶体管ET10导通，第二发光节点EN2保持低电平，第五发光晶体管ET5和第六发光晶体管ET6导通，第二发光时钟信号端ECK2的信号写入第三发光节点EN3，由于第二发光时钟信号端ECK2的信号为高电平信号，第三发光节点EN3由上一阶段的低电平转变为高电平，第四发光晶体管ET4和第七发光晶体管ET7截止，由于第八发光晶体管ET8导通，第一电源端VL1的高电平信号写入第四发光节点EN4中，第四发光节点EN4变为高电平，第九发光晶体管ET9截止，由于第十发光晶体管ET10导通，第二电源端VL2的低电平信号写入发光信号输出端EOUT，发光信号输出端EOUT输出低电平信号。
第六阶段P6，发光信号输入端EIN的信号为低电平信号，第一发光时钟信号端ECK1的信号为高电平信号，第一发光晶体管ET1和第三发光晶体管ET3截止，第一发光节点EN1保持低电平，第二发光晶体管ET2、第八发光晶体管ET10和第十发光晶体管ET10导通，第一发光节点EN1的信号写入第二发光节点EN2，第二发光节点EN2由低电平转变为高电平，第五发光晶体管ET5和第六发光晶体管ET6截止，第三发光节点EN3保持高电平，由于第二发光时钟信号端ECK2的信号为低电平信号，第四发光晶体管ET4和第七发光晶体管ET7导通，第三发光节点EN3的信号写入第四发光节点EN4，第四发光节点EN4保持高电平，第九发光晶体管ET9截止，由于第十发光晶体管ET10导通，第二电源端VL2的低电平信号写入发光信号输出端EOUT，发光信号输出端EOUT输出低电平信号。
第七阶段P7，发光信号输入端EIN的信号为低电平信号，第一发光时钟信号端ECK1的信号为低电平信号，第一发光晶体管ET1和第三发光晶体管ET3导通，第一发光节点EN1保持低电平，第二发光晶体管ET2、第八发光晶体管ET10和第十发光晶体管ET10导通，第一发光节点EN1的信号写入第二发光节点EN2，第二发光节点EN2为低电平，第五发光晶体管ET5和第六发光晶体管ET6导通，第二发光时钟信号端ECK2的信号写入第三发光节点EN3，由于第二发光时钟信号端ECK2的信号为高电平信号，第四发光晶体管ET4和第七发光晶体管ET7截止，第四发光节点EN4保持高电平，第九发光晶体管ET9截止，由于第十发光晶体管ET10导通，第二电源端VL2的低电平信号写入发光信号输出端EOUT，发光信号输出端EOUT输出低电平信号。
第八阶段P8，发光信号输入端EIN的信号为低电平信号，第一发光时钟信号端ECK1的信号为高电平信号，第一发光晶体管ET1和第三发光晶体管ET3截止，第一发光节点EN1保持低电平，第二发光晶体管ET2、第八发光晶体管ET10和第十发光晶体管ET10导通，第一发光节点EN1的信号写入第二发光节点EN2，第二发光节点EN2由低电平转变为高电平，第五发光晶体管ET5和第六发光晶体管ET6截止，第三发光节点EN3保持高电平，由于第二发光时钟信号端ECK2的信号为低电平信号，第四发光晶体管ET4和第七发光晶体管ET7导通，第三发光节点EN3的信号写入第四发光节点EN4，第四发光节点EN4保持高电平，第九发光晶体管ET9截止，由于第十发光晶体管ET10导通，第二电源端VL2的低电平信号写入发光信号输出端EOUT，发光信号输出端EOUT输出低电平信号。
在第一阶段P7之后，第七阶段P7和第八阶段P8循环往复，第八发光晶体管ET8持续导通，第九发光晶体管ET9截止，第一发光晶体管ET1周期性地给第二电容C2充电，第一发光节点EN1保持低电平，第十发光晶体管ET10持续导通，发光信号输出端EOUT输出低电平信号，直到下一帧发光信号输入端EIN的脉冲进入。
图28为一种示例性实施例提供的显示基板的截面图一，图29为一种示例性实施例提供的显示基板的截面图二。如图28和图29所示，发光结构层30包括：依次叠设在驱动结构层20上的第一电极层、像素界定层34、发光层和第二电极层。其中，第一电极层包括：多个第一电极31，所述发光层包括：多个有机发光层32，所述第二电极层包括：多个第二电极33，每个发光结构包括：第一电极、有机发光层和第二电极。
在一种示例性实施例中，有机发光层可以包括叠设的空穴注入层(HoleInjection Layer，简称HIL)、空穴传输层(Hole Transport Layer，简称HTL)、电子阻挡层(Electron Block Layer，简称EBL)、发光层(Emitting Layer，简称EML)、空穴阻挡层(HoleBlock Layer，简称HBL)、电子传输层(Electron Transport Layer，简称ETL)和电子注入层(Electron Injection Layer，简称EIL)。在示例性实施方式中，所有子像素的空穴注入层可以是连接在一起的共通层，所有子像素的电子注入层可以是连接在一起的共通层，所有子像素的空穴传输层可以是连接在一起的共通层，所有子像素的电子传输层可以是连接在一起的共通层，所有子像素的空穴阻挡层可以是连接在一起的共通层，相邻子像素的发光层可以有少量的交叠，或者可以是隔离的，相邻子像素的电子阻挡层可以有少量的交叠，或者可以是隔离的。
如图28和图29所示，第六像素晶体管PT6可以包括：有源层61、控制极62、第一极63和第二极64。对于每个像素电路，第六像素晶体管PT6的第二极64在衬底基板10上的正投影与像素电路所连接的发光结构中的第一电极31在衬底基板10上的正投影不存在重叠区域，即像素电路与发光结构错开设置。
在一种示例性实施例中，像素界定层可以采用聚酰亚胺、亚克力或聚对苯二甲酸乙二醇酯等有机材料。
在一种示例性实施例中，第一电极层可以采用氧化铟锡(ITO)或氧化铟锌(IZO)等透明导电材料。
在一种示例性实施例中，第二电极层可以采用镁(Mg)、银(Ag)、铝(Al)、铜(Cu)和锂(Li)中的任意一种或更多种，或采用上述金属中任意一种或多种制成的合金。
在一种示例性实施例中，如图28和图29所示，驱动结构层20包括：连接电极21，连接电极21位于像素电路和发光结构之间，且与像素电路中的第六像素晶体管的第二极64和发光结构中的第一电极31电连接。
在一种示例性实施例中，连接电极21包括：第一连接部210和第二连接部220。第一连接部设置在第二连接部220靠近衬底基板10的一侧，第一连接部210分别与像素电路中的第六像素晶体管的第二极64和第二连接部220电连接，第二连接部220与发光结构中的第一电极31电连接。
在一种示例性实施例中，如图28所示，第一连接部可以为金属电极，第二连接部可以为透明电极。本实施例中，第一连接部为金属电极，第二连接部为透明电极，使得连接电极不容易看到，可以保证显示基板的显示效果。
在一种示例性实施例中，如图29所示，第一连接部和第二连接部可以为一体成型结构。本实施例中，第一连接部和第二连接部为一体成型结构可以简化显示基板的制作工艺，节省显示基板的制作成本。
在一种示例性实施例中，如图28和图29所示，显示基板还可以包括：封装层40和隔垫物50。其中，封装层40设置在发光结构层30远离衬底基板10的一侧，隔垫物50设置在封装层40远离衬底基板10的一侧。
在一种示例性实施例中，封装层可以采用无机材料/有机材料/无机材料的叠层结构，有机材料层设置在两个无机材料层之间。
在一种示例性实施例中，如图28所示，当第一连接部为金属电极，第二连接部为透明电极时，驱动结构层还可以包括：依次叠设在衬底基板上的第一绝缘层22、半导体层、第二绝缘层23、第一金属层、第三绝缘层24、第二金属层、第四绝缘层25、第三金属层、第五绝缘层26、第一平坦层27、第四金属层、第二平坦层28、第五金属层、透明导电层和第三平坦层29。
在一种示例性实施例中，半导体层包括：多个像素晶体管的有源层、多个空白晶体管的有源层、多个扫描晶体管的有源层和多个发光晶体管的有源层；第一金属层包括：发光信号线、扫描信号线、复位信号线、第一像素电容的第一极板PC11，第一扫描电容的第二极板、第二扫描电容的第二极板、第一发光电容的第一极板、第二发光电容的第二极板、第三发光电容的第三极板、多个像素晶体管的控制极、多个空白晶体管的控制极、多个扫描晶体管的控制极和多个发光晶体管的控制极；第二金属层包括：初始信号线，第一像素电容的第二极板PC22、第一扫描电容的第一极板、第二扫描电容的第二极板、第一发光电容的第二极板、第二发光电容的第二极板和第三发光电容的第二极板；第三金属层包括：第三电源线、第四电源线、第一扫描时钟信号线、第二扫描时钟信号线、第一发光时钟信号线、第二发光时钟信号线、扫描初始信号线和发光初始信号线、多个像素晶体管的第一极和第二极、多个空白晶体管的第一极和第二极、多个扫描晶体管的第一极和第二极以及多个发光晶体管的第一极和第二极；第四金属层包括：数据信号线和第一电源线VDD；第五金属层包括：第一连接部210，透明导电层包括：第二连接部220。
在一种示例性实施例中，如图29所示，当第一连接部和第二连接部为一体成型结构时，驱动结构层20还包括：依次叠设在衬底基板10上的第一绝缘层22、半导体层、第二绝缘层23、第一金属层、第三绝缘层24、第二金属层、第四绝缘层25、第三金属层、第五绝缘层26、第一平坦层27、第四金属层、第二平坦层28、第五金属层和第三平坦层29。其中，半导体层包括：多个像素晶体管的有源层、多个空白晶体管的有源层、多个扫描晶体管的有源层和多个发光晶体管的有源层；第一金属层包括：发光信号线、扫描信号线、复位信号线、第一像素电容的第一极板PC11，第一扫描电容的第二极板、第二扫描电容的第二极板、第一发光电容的第一极板、第二发光电容的第二极板、第三发光电容的第三极板、多个像素晶体管的控制极、多个空白晶体管的控制极、多个扫描晶体管的控制极和多个发光晶体管的控制极；第二金属层包括：初始信号线，第一像素电容的第二极板PC12、第一扫描电容的第一极板、第二扫描电容的第二极板、第一发光电容的第二极板、第二发光电容的第二极板和第三发光电容的第二极板；第三金属层包括：第三电源线、第四电源线、第一扫描时钟信号线、第二扫描时钟信号线、第一发光时钟信号线、第二发光时钟信号线、扫描初始信号线和发光初始信号线、多个像素晶体管的第一极和第二极、多个空白晶体管的第一极和第二极、多个扫描晶体管的第一极和第二极以及多个发光晶体管的第一极和第二极；第四金属层包括：数据信号线和第一电源线VDD；第五金属层包括：连接电极21。
如图28和图29提供的显示基板中第一电源线在衬底基板上的正投影覆盖第一像素电容在衬底基板上的正投影。显示基板中第一电源线在衬底基板上的正投影覆盖第一像素电容在衬底基板上的正投影可以减少像素电路所占用的面积。
在一种示例性实施例中，第一电源线和数据信号线还可以设置在第三金属层。
在一种示例性实施例中，第一金属层、第二金属层、第三金属层、第四金属层和第五金属层可以采用金属材料，如银(Ag)、铜(Cu)、铝(Al)和钼(Mo)中的任意一种或更多种，或上述金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Mo/Cu/Mo等。
在一种示例性实施例中，第一绝缘层、第二绝缘层、第三绝缘层、第四绝缘层和第五绝缘层可以采用硅氧化物(SiOx)、硅氮化物(SiNx)和氮氧化硅(SiON)中的任意一种或更多种，可以是单层、多层或复合层。第一绝缘层称之为缓冲(Buffer)层，用于提高基底的抗水氧能力，第二绝缘层和第三绝缘层称之为栅绝缘(GI)层，第四绝缘层称之为层间绝缘(ILD)层，第五绝缘层称之为钝化(PVX)层。
在一种示例性实施例中，第一平坦层至第三平坦层可以采用聚酰亚胺、亚克力或聚对苯二甲酸乙二醇酯等有机材料。
本公开实施例还提供了一种显示装置，包括显示基板。
在一种示例性实施例中，显示装置可以为液晶显示装置(Liquid CrystalDisplay，简称LCD)或有机发光二极管(Organic Light Emitting Diode，简称OLED)显示装置。该显示装置可以为：液晶面板、电子纸、OLED面板、有源矩阵有机发光二极管(active-matrix organic light emitting diode，简称AMOLED)面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
显示基板为上述实施例提供的显示基板，实现原理和实现效果类似，在此不再赘述。
本公开实施例还提供了一种显示基板的制作方法，设置为制作显示基板，本公开实施例提供的显示基板的制作方法包括：
步骤S1、提供一衬底基板。
步骤S2、在衬底基板上形成M行扫描信号线和M行发光信号线以及位于显示区的驱动结构层。
在一种示例性实施例中，驱动结构层包括：沿列方向延伸的像素电路阵列和驱动电路阵列。其中，像素电路阵列和驱动电路阵列沿行方向依次排布。像素电路阵列包括：M行N列像素电路，第i行像素电路与第i行扫描信号线和第i行发光信号线电连接。驱动电路阵列包括：多个驱动电路，驱动电路设置为向扫描信号线和发光信号线提供驱动信号。
步骤S3、在驱动结构层上形成发光结构层。
在一种示例性实施例中，发光结构层包括：M行N列发光结构，像素电路和发光结构一一对应，且与对应的发光结构电连接。
本实施例中所说的“构图工艺”包括沉积膜层、涂覆光刻胶、掩模曝光、显影、刻蚀和剥离光刻胶等处理。本实施例中所说的“光刻工艺”包括涂覆膜层、掩模曝光、显影等处理。沉积可以采用选自溅射、蒸镀和化学气相沉积中的任意一种或多种。涂覆可以采用选自喷涂和旋涂中的任意一种或多种。刻蚀可以采用选自干刻和湿刻中的任意一种或多种。“薄膜”是指将某一种材料在基底上利用沉积或涂覆工艺制作出的一层薄膜。若在整个制作过程当中“薄膜”无需构图工艺，则“薄膜”还可以称为“层”。当在整个制作过程当中“薄膜”还需构图工艺，则在构图工艺前称为“薄膜”，构图工艺后称为“层”。经过构图工艺后的“层”中包含至少一个“图案”。
在一种示例性实施例中，在所述衬底基板上依次形成第一绝缘层、半导体层、第二绝缘层、第一金属层、第三绝缘层、第二金属层、第四绝缘层、第三金属层、第五绝缘层、第一平坦层、第四金属层、第二平坦层、第五金属层、透明导电层和第三平坦层。
在一种示例性实施例中，在衬底基板上依次形成第一绝缘层、半导体层、第二绝缘层、第一金属层、第三绝缘层、第二金属层、第四绝缘层、第三金属层、第五绝缘层、第一平坦层、第四金属层、第二平坦层、第五金属层、透明导电层和第三平坦层可以包括：在衬底基板上依次沉积第一绝缘薄膜和半导体薄膜，通过构图工艺对第一绝缘薄膜和半导体薄膜进行构图，形成第一绝缘层图案和半导体层图案；在形成前述图案的基底上，依次沉积第二绝缘薄膜和第一金属薄膜，通过构图工艺对第二绝缘薄膜和第一金属薄膜进行构图，形成第二绝缘层图案以及位于第二绝缘层上的第一金属层图案；在形成前述图案的基底上，依次沉积第三绝缘薄膜和第二金属薄膜，通过构图工艺对第三绝缘薄膜和第二金属薄膜进行构图，形成第三绝缘层图案以及位于第三绝缘层上的第二金属层图案；在形成前述图案的基底上，依次沉积第四绝缘薄膜和第三金属薄膜，通过构图工艺对第四绝缘薄膜和第三金属薄膜进行构图，形成第四绝缘层图案以及位于第四绝缘层上的第三金属层图案；在形成前述图案的基底上，依次沉积第三绝缘薄膜和第二金属薄膜，通过构图工艺对第五绝缘薄膜进行构图，形成第五绝缘层图案；在形成前述图案的基底上，涂覆第一平坦薄膜，通过光刻工艺形成第一平坦层图案；在形成前述图案的基底上，沉积第四金属薄膜，通过构图工艺形成第四金属层图案；在形成前述图案的基底上，涂覆第二平坦薄膜，通过光刻工艺形成第二平坦层图案；在形成前述图案的基底上，沉积第五金属薄膜，通过构图工艺形成第五金属层图案；在形成前述图案的基底上，沉积透明导电薄膜，通过构图工艺形成透明导电层图案；在形成前述图案的基底上，涂覆第三平坦薄膜，通过光刻工艺形成第三平坦层图案。
在一种示例性实施例中，在衬底基板上形成位于显示区的驱动结构层可以包括：在衬底基板上依次形成第一绝缘层、半导体层、第二绝缘层、第一金属层、第三绝缘层、第二金属层、第四绝缘层、第三金属层、第五绝缘层、第一平坦层、第四金属层、第二平坦层、第五金属层和第三平坦层。
在一种示例性实施例中，在衬底基板上依次形成第一绝缘层、半导体层、第二绝缘层、第一金属层、第三绝缘层、第二金属层、第四绝缘层、第三金属层、第五绝缘层、第一平坦层、第四金属层、第二平坦层、第五金属层和第三平坦层可以包括：在衬底基板上依次沉积第一绝缘薄膜和半导体薄膜，通过构图工艺对第一绝缘薄膜和半导体薄膜进行构图，形成第一绝缘层图案和半导体层图案；在形成前述图案的基底上，依次沉积第二绝缘薄膜和第一金属薄膜，通过构图工艺对第二绝缘薄膜和第一金属薄膜进行构图，形成第二绝缘层图案以及位于第二绝缘层上的第一金属层图案；在形成前述图案的基底上，依次沉积第三绝缘薄膜和第二金属薄膜，通过构图工艺对第三绝缘薄膜和第二金属薄膜进行构图，形成第三绝缘层图案以及位于第三绝缘层上的第二金属层图案；在形成前述图案的基底上，依次沉积第四绝缘薄膜和第三金属薄膜，通过构图工艺对第四绝缘薄膜和第三金属薄膜进行构图，形成第四绝缘层图案以及位于第四绝缘层上的第三金属层图案；在形成前述图案的基底上，依次沉积第三绝缘薄膜和第二金属薄膜，通过构图工艺对第五绝缘薄膜进行构图，形成第五绝缘层图案；在形成前述图案的基底上，涂覆第一平坦薄膜，通过光刻工艺形成第一平坦层图案；在形成前述图案的基底上，沉积第四金属薄膜，通过构图工艺形成第四金属层图案；在形成前述图案的基底上，涂覆第二平坦薄膜，通过光刻工艺形成第二平坦层图案；在形成前述图案的基底上，沉积第五金属薄膜，通过构图工艺形成第五金属层图案；在形成前述图案的基底上，涂覆第三平坦薄膜，通过光刻工艺形成第三平坦层图案。
在一种示例性实施例中，在驱动结构层上形成发光结构层包括：在驱动结构层上依次形成第一电极层、像素界定层、发光层和第二电极层。在驱动结构层上依次形成第一电极层、像素界定层、发光层和第二电极层可以包括：在形成第三平坦层图案的基底上涂覆第一电极薄膜，通过构图工艺形成第一电极层图案，在形成前述图案的基底上涂覆像素界定薄膜，通过掩膜、曝光、显影工艺，形成像素界定(PDL)层图案，像素界定层上开设有像素开口，像素开口内的像素界定薄膜被显影掉，暴露出第一电极的表面。像素界定层上开设有第一开孔，第一开孔内的像素定义薄膜被显影掉，暴露出连接电极的表面；在形成前述图案的基底上依次形成发光层和第二电极层。
在一种示例性实施例中，在驱动结构层上形成发光结构层之后，显示基板的制作方法还可以包括：在发光结构层上形成封装层和隔垫物。
本公开中的附图只涉及本公开实施例涉及到的结构，其他结构可参考通常设计。
为了清晰起见，在用于描述本公开的实施例的附图中，层或微结构的厚度和尺寸被放大。可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”，或者可以存在中间元件。
虽然本公开所揭露的实施方式如上，但所述的内容仅为便于理解本公开而采用的实施方式，并非用以限定本公开。任何本公开所属领域内的技术人员，在不脱离本公开所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本公开的专利保护范围，仍须以所附的权利要求书所界定的范围为准。
Claims (20)
1.一种显示基板，包括：显示区和非显示区，所述显示基板包括：衬底基板以及依次叠设在所述衬底基板上，且位于所述显示区的驱动结构层和发光结构层，所述显示基板还包括：M行扫描信号线和M行发光信号线；所述发光结构层包括：M行N列发光结构，所述驱动结构层包括：沿列方向延伸的像素电路阵列和驱动电路阵列；所述像素电路阵列和所述驱动电路阵列沿行方向依次排布；
所述像素电路阵列包括：M行N列像素电路，像素电路和发光结构一一对应，且与对应的发光结构电连接，第i行像素电路与第i行扫描信号线和第i行发光信号线电连接，1≤i≤M；
所述驱动电路阵列包括：至少一个扫描驱动电路和至少一个发光驱动电路，所述扫描驱动电路设置为向所述扫描信号线提供驱动信号，所述发光驱动电路设置为向所述发光信号线提供驱动信号；
所述显示区包括：至少一端弧形显示边界，所述显示区包括：相对设置的第一边界和第二边界；所述第一边界和所述第二边界沿列方向延伸，且为非直线型结构，所述弧形显示边界位于所述第一边界和所述第二边界中；
所述像素电路阵列包括：沿行方向依次排布的第二像素电路阵列、第一像素电路阵列和第三像素电路阵列；所述驱动电路阵列包括：沿行方向排布的第一驱动电路阵列和第二驱动电路阵列；所述第一驱动电路阵列位于所述第一像素电路阵列和所述第二像素电路阵列之间，所述第二驱动电路阵列位于所述第一像素电路阵列和所述第三像素电路阵列之间，所述第一驱动电路阵列和所述第二驱动电路阵列中的多个驱动电路呈直线型排布；
或者，
所述驱动电路阵列包括：沿行方向依次排布的第一驱动电路阵列和第二驱动电路阵列；所述第一驱动电路阵列设置在所述像素电路阵列靠近所述显示区的第一边界的一侧，所述第二驱动电路阵列设置在所述像素电路阵列靠近所述显示区的第二边界的一侧，所述第一驱动电路阵列中靠近弧形显示边界的至少部分驱动电路呈弧形状排布；所述第二驱动电路阵列中靠近弧形显示边界的至少部分驱动电路呈弧形状排布；
或者，
所述像素电路阵列包括：沿行方向依次排布的第一像素电路阵列和第二像素电路阵列；所述驱动电路阵列包括：沿行方向依次排布的第一驱动电路阵列、第二驱动电路阵列和第三驱动电路阵列；所述第一像素电路阵列位于所述第一驱动电路阵列和所述第二驱动电路阵列之间，所述第二像素电路阵列位于第二驱动电路阵列和所述第三驱动电路阵列之间，所述第一驱动电路阵列中靠近弧形显示边界的至少部分驱动电路呈弧形状排布；所述第三驱动电路阵列中靠近弧形显示边界的至少部分驱动电路呈弧形状排布；所述第二驱动电路阵列中多个驱动电路呈直线型排布。
2.根据权利要求1所述的显示基板，其中，所述驱动结构层还包括：空白电路阵列；所述空白电路阵列设置在所述像素电路阵列和所述驱动电路阵列之间；
所述空白电路阵列包括：多个空白电路，空白电路与扫描信号线和发光信号线电连接。
3.根据权利要求2所述的显示基板，其中，所述显示区还包括：相对设置的第三边界和第四边界；所述第一边界的长度大于所述第三边界的长度；
所述第三边界和所述第四边界沿行方向延伸，且为直线型结构；
靠近弧形显示边界的至少部分像素电路呈弧形状排布。
4.根据权利要求3所述的显示基板，其特征在于，当所述像素电路阵列包括：沿行方向依次排布的第二像素电路阵列、第一像素电路阵列和第三像素电路阵列；所述驱动电路阵列包括：沿行方向排布的第一驱动电路阵列和第二驱动电路阵列，所述驱动结构层还包括空白电路阵列时，所述空白电路阵列包括：第一空白电路阵列、第二空白电路阵列、第三空白电路阵列和第四空白电路阵列；
所述第一空白电路阵列位于所述第二像素电路阵列和所述第一驱动电路阵列之间，所述第二空白电路阵列位于所述第一驱动电路阵列和所述第一像素电路阵列之间，所述第三空白电路阵列位于所述第一像素电路阵列和所述第二驱动电路阵列，所述第四空白电路阵列位于所述第二驱动电路阵列和所述第三像素电路阵列之间；
所述第一空白电路阵列、所述第二空白电路阵列、所述第三空白电路阵列和所述第四空白电路阵列的多个空白电路呈直线型排布。
5.根据权利要求3所述的显示基板，其中，当所述驱动电路阵列包括：沿行方向依次排布的第一驱动电路阵列和第二驱动电路阵列；所述第一驱动电路阵列设置在所述像素电路阵列靠近所述显示区的第一边界的一侧，所述第二驱动电路阵列设置在所述像素电路阵列靠近所述显示区的第二边界的一侧，所述驱动结构层还包括空白电路阵列时，所述空白电路阵列包括：第一空白电路阵列和第二空白电路阵列；
所述第一空白电路阵列位于所述第一驱动电路阵列和所述像素电路阵列之间，所述第二空白电路阵列位于所述像素电路阵列和所述第二驱动电路阵列之间；
所述第一空白电路阵列中靠近弧形显示边界的至少部分空白电路呈弧形状排布；所述第二空白电路阵列中靠近弧形显示边界的至少部分空白电路呈弧形状排布。
6.根据权利要求4或5所述的显示基板，其中，所述第一驱动电路阵列和第二驱动电路阵列均包括：扫描驱动电路和发光驱动电路；位于同一驱动电路阵列中的扫描驱动电路和发光驱动电路沿行方向排布；
或者，所述第一驱动电路阵列包括：扫描驱动电路，所述第二驱动电路阵列包括：发光驱动电路。
7.根据权利要求3所述的显示基板，其中，当所述像素电路阵列包括：沿行方向依次排布的第一像素电路阵列和第二像素电路阵列；所述驱动电路阵列包括：沿行方向依次排布的第一驱动电路阵列、第二驱动电路阵列和第三驱动电路阵列时，所述第一驱动电路阵列和所述第三驱动电路阵列包括：扫描驱动电路，所述第二驱动电路阵列包括：发光驱动电路。
8.根据权利要求7所述的显示基板，其中，所述驱动结构层还包括空白电路阵列时，所述空白电路阵列包括：第一空白电路阵列、第二空白电路阵列、第三空白电路阵列和第四空白电路阵列；
所述第一空白电路阵列位于所述第一驱动电路阵列和所述第一像素电路阵列之间，所述第二空白电路阵列位于所述第一像素电路阵列和所述第二驱动电路阵列之间，所述第三空白电路阵列位于所述第二驱动电路阵列和所述第二像素电路阵列之间，所述第四空白电路阵列位于所述第二像素电路阵列和所述第三驱动电路阵列之间；
所述第一空白电路阵列中靠近弧形显示边界的至少部分空白电路呈弧形状排布；第二空白电路阵列和第三空白电路阵列中的多个空白电路呈直线型排布；所述第四空白电路阵列中靠近弧形显示边界的至少部分空白电路呈弧形状排布。
9.根据权利要求4、5和8中的任一项所述的显示基板，还包括：沿列方向延伸的第一电源线、第二电源线和数据信号线以及沿行方向延伸的复位信号线和初始信号线，所述发光结构与第二电源线电连接；
所述像素电路包括：第一像素晶体管至第七像素晶体管和第一像素电容；其中，第一像素晶体管的控制极与复位信号线电连接，第一像素晶体管的第一极与第一像素节点电连接，第一像素晶体管的第二极与初始信号线电连接；第二像素晶体管的控制极与扫描信号线电连接，第二像素晶体管的第一极与第一像素节点电连接，第二像素晶体管的第二极与第二像素节点电连接；第三像素晶体管的控制极与第一像素节点电连接，第三像素晶体管的第一极与第三像素节点电连接，第三像素晶体管的第二极与第二像素节点电连接；第四像素晶体管的控制极与扫描信号线电连接，第四像素晶体管的第一极与数据信号线电连接，第四像素晶体管的第二极与第三像素节点电连接；第五像素晶体管的控制极与发光信号线电连接，第五像素晶体管的第一极与第一电源线电连接，第五像素晶体管的第二极与第三像素节点电连接；第六像素晶体管的控制极与发光信号线电连接，第六像素晶体管的第一极与第二像素节点电连接，第六像素晶体管的第二极与发光结构电连接；第七像素晶体管的控制极与扫描信号线电连接，第七像素晶体管的第一极与初始信号线电连接，第七像素晶体管的第二极与发光结构电连接；第一像素电容的第一极板与第一像素节点电连接，第一像素电容的第二极板与第一电源线电连接。
10.根据权利要求9所述的显示基板，还包括：沿列方向延伸的第一电源线以及沿行方向延伸的复位信号线和初始信号线；
所述空白电路包括：第一空白晶体管至第七空白晶体管和第一空白电容；其中，第一空白晶体管的控制极与复位信号线电连接，第一空白晶体管的第一极与第一空白节点电连接，第一空白晶体管的第二极与初始信号线电连接；第二空白晶体管的控制极与扫描信号线电连接，第二空白晶体管的第一极与第一空白节点电连接，第二空白晶体管的第二极与第二空白节点电连接；第三空白晶体管的控制极与第一空白节点电连接，第三空白晶体管的第一极与第三空白节点电连接，第三空白晶体管的第二极与第二空白节点电连接；第四空白晶体管的控制极与扫描信号线电连接，第四空白晶体管的第一极浮接，第四空白晶体管的第二极与第三空白节点电连接；第五空白晶体管的控制极与发光信号线电连接，第五空白晶体管的第一极与第一电源线电连接，第五空白晶体管的第二极与第三空白节点电连接；第六空白晶体管的控制极与发光信号线电连接，第六空白晶体管的第一极与第二空白节点电连接，第六空白晶体管的第二极浮接或者与第一电源线电连接；第七空白晶体管的控制极与扫描信号线电连接，第七空白晶体管的第一极与初始信号线电连接，第七空白晶体管的第二极浮接或者与第一电源线电连接；第一空白电容的第一极板与第一空白节点电连接，第一空白电容的第二极板与第一电源线电连接。
11.根据权利要求10所述的显示基板，还包括：沿列方向延伸的第三电源线、第四电源线、第一扫描时钟信号线、第二扫描时钟信号线和扫描初始信号线；
所述扫描驱动电路包括：沿列方向依次排布的多个级联的第一移位寄存器，每个第一移位寄存器包括：第一扫描晶体管至第八扫描晶体管、第一扫描电容、第二扫描电容、扫描信号输入端、扫描信号输出端、第一扫描时钟信号端、第二扫描时钟信号端、第一扫描电源端和第二扫描电源端；
第一扫描晶体管的控制极与第一扫描时钟信号端电连接，第一扫描晶体管的第一极与扫描信号输入端电连接，第一扫描晶体管的第二极与第一扫描节点电连接；第二扫描晶体管的控制极与第一扫描节点电连接，第二扫描晶体管的第一极与第一扫描时钟信号端电连接，第二扫描晶体管的第二极与第二扫描节点电连接；第三扫描晶体管的控制极与第一扫描时钟信号端电连接，第三扫描晶体管的第一极与第二扫描电源端电连接，第三扫描晶体管的第二极与第二扫描节点电连接；第四扫描晶体管的控制极与第二扫描节点电连接，第四扫描晶体管的第一极与第一扫描电源端电连接，第四扫描晶体管的第二极与扫描信号输出端电连接，第五扫描晶体管的控制极与第三扫描节点电连接，第五扫描晶体管的第一极与扫描信号输出端电连接，第五扫描晶体管的第二极与第二扫描时钟信号端电连接；第六扫描晶体管的控制极与第二扫描节点电连接，第六扫描晶体管的第一极与第一扫描电源端电连接，第六扫描晶体管的第二极与第七扫描晶体管的第一极电连接；第七扫描晶体管的控制极与第二扫描时钟信号端电连接，第七扫描晶体管的第二极与第一扫描节点电连接；第八扫描晶体管的控制极与第二扫描电源端电连接，第八扫描晶体管的第一极与第一扫描节点电连接，第八扫描晶体管的第二极与第三扫描节点电连接；第一扫描电容的第一极板与第一扫描电源端电连接，第一扫描电容的第二极板与第二扫描节点电连接；第二扫描电容的第一极板与扫描信号输出端电连接，第二扫描电容的第二极板与第三扫描节点电连接；
第一级第一移位寄存器的扫描信号输入端与扫描初始信号线电连接，第i-1级第一移位寄存器的扫描信号输出端与第i级第一移位寄存器的扫描信号输入端电连接，所有第一移位寄存器的第一扫描电源端与第三电源线电连接，所述第一移位寄存器的第二扫描电源端与第四电源线电连接，奇数级第一移位寄存器的第一扫描时钟信号端与第一扫描时钟信号线电连接，奇数级第一移位寄存器的第二扫描时钟信号端与第二扫描时钟信号线电连接，偶数级第一移位寄存器的第一扫描时钟信号端与第二扫描时钟信号线电连接，偶数级第一移位寄存器的第二扫描时钟信号端与第一扫描时钟信号线电连接，第一移位寄存器的扫描信号输出端与扫描信号线电连接，其中，i为大于或等于2的正整数。
12.根据权利要求10所述的显示基板，还包括：沿列方向延伸的第三电源线、第四电源线、第一发光时钟信号线、第二发光时钟信号线和发光初始信号线；
所述发光驱动电路包括：沿列方向依次排布的多个级联的第二移位寄存器，每个第二移位寄存器包括：第一发光晶体管至第十发光晶体管、第一发光电容至第三发光电容、发光信号输入端、发光信号输出端、第一发光时钟信号端、第二发光时钟信号端、第一发光电源端和第二发光电源端；
第一发光晶体管的控制极与第一发光时钟信号端电连接，第一发光晶体管的第一极与发光信号输入端电连接，第一发光晶体管的第二极与第一发光节点电连接；第二发光晶体管的控制极与第一发光节点电连接，第二发光晶体管的第一极与第一发光时钟信号端电连接，第二发光晶体管的第二极与第二发光节点电连接；第三发光晶体管的控制极与第一发光时钟信号端电连接，第三发光晶体管的第一极与第二发光电源端电连接，第三发光晶体管的第二极与第二发光节点电连接；第四发光晶体管的控制极与第二发光时钟信号端电连接，第四发光晶体管的第一极与第一发光节点电连接，第四发光晶体管的第二极与第五发光晶体管的第一极电连接；第五发光晶体管的控制极与第二发光节点电连接，第五发光晶体管的第二极与第一发光电源端电连接；第六发光晶体管的控制极与第二发光节点电连接，第六发光晶体管的第一极与第二发光时钟信号端电连接，第六发光晶体管的第二极与第三发光节点电连接；第七发光晶体管的控制极与第二发光时钟信号端电连接，第七发光晶体管的第一极与第三发光节点电连接，第七发光晶体管的第二极与第四发光节点电连接；第八发光晶体管的控制极与第一发光节点电连接，第八发光晶体管的第一极与第一发光电源端电连接，第八发光晶体管的第二极与第四发光节点电连接；第九发光晶体管的控制极与第四发光节点电连接，第九发光晶体管的第一极与发光信号输出端电连接，第九发光晶体管的第二极与第一发光电源端电连接；第十发光晶体管的控制极与第一发光节点电连接，第十发光晶体管的第一极与第二发光电源端电连接，第十发光晶体管的第二极与发光信号输出端电连接；第一发光电容的第一极板与第二发光节点电连接，第一发光电容的第二极板与第三发光节点电连接；第二发光电容的第一极板与第一发光节点电连接，第二发光电容的第二极板与第二发光时钟信号端电连接；第三发光电容的第一极板与第四发光节点电连接，第三发光电容的第二极板与第一发光电源端电连接；
第一级第二移位寄存器的发光信号输入端与发光初始信号线电连接，第i-1级第二移位寄存器的发光信号输出端与第i级第二移位寄存器的发光信号输入端电连接，所有第二移位寄存器的第一发光电源端与第三电源线电连接，所述第二移位寄存器的第二发光电源端与第四电源线电连接，奇数级第二移位寄存器的第一发光时钟信号端与第一发光时钟信号线电连接，奇数级第二移位寄存器的第二发光时钟信号端与第二发光时钟信号线电连接，偶数级第二移位寄存器的第一发光时钟信号端与第二发光时钟信号线电连接，偶数级第二移位寄存器的第二发光时钟信号端与第一发光时钟信号线电连接，第二移位寄存器的发光信号输出端与发光信号线电连接，其中，i为大于或等于2的正整数。
13.根据权利要求9所述的显示基板，其中，所述发光结构层包括：依次叠设在驱动结构层上的第一电极层、像素界定层、发光层和第二电极层；所述第一电极层包括：多个第一电极，所述发光层包括：多个有机发光层，所述第二电极层包括：多个第二电极，每个发光结构包括：第一电极、有机发光层和第二电极；
对于每个像素电路，第六像素晶体管的第二极在衬底基板上的正投影与所述像素电路所连接的发光结构中的第一电极在衬底基板上的正投影不存在重叠区域；
所述驱动结构层还包括：连接电极，所述连接电极位于所述像素电路和发光结构之间，且分别与像素电路中的第六像素晶体管的第二极和发光结构中的第一电极电连接。
14.根据权利要求13所述的显示基板，其中，所述连接电极包括：第一连接部和第二连接部；
所述第一连接部设置在所述第二连接部靠近所述衬底基板的一侧，所述第一连接部分别与像素电路中的第六像素晶体管的第二极和所述第二连接部电连接，所述第二连接部与发光结构中的第一电极电连接；
所述第一连接部和所述第二连接部为一体成型结构，或者所述第一连接部为金属电极，所述第二连接部为透明电极。
15.根据权利要求1所述的显示基板，还包括：封装层和隔垫物；
所述封装层设置在发光结构层远离衬底基板的一侧，所述隔垫物设置在所述封装层远离衬底基板的一侧。
16.根据权利要求14所述的显示基板，其中，当所述第一连接部和所述第二连接部为一体成型结构时，所述驱动结构层包括：依次叠设在所述衬底基板上的第一绝缘层、半导体层、第二绝缘层、第一金属层、第三绝缘层、第二金属层、第四绝缘层、第三金属层、第五绝缘层、第一平坦层、第四金属层、第二平坦层、第五金属层和第三平坦层；
所述半导体层包括：多个像素晶体管的有源层、多个空白晶体管的有源层、多个扫描晶体管的有源层和多个发光晶体管的有源层；所述第一金属层包括：发光信号线、扫描信号线、复位信号线、第一像素电容的第一极板，第一扫描电容的第二极板、第二扫描电容的第二极板、第一发光电容的第一极板、第二发光电容的第二极板、第三发光电容的第三极板、多个像素晶体管的控制极、多个空白晶体管的控制极、多个扫描晶体管的控制极和多个发光晶体管的控制极；所述第二金属层包括：初始信号线，第一像素电容的第二极板、第一扫描电容的第一极板、第二扫描电容的第二极板、第一发光电容的第二极板、第二发光电容的第二极板和第三发光电容的第二极板；所述第三金属层包括：第三电源线、第四电源线、第一扫描时钟信号线、第二扫描时钟信号线、第一发光时钟信号线、第二发光时钟信号线、扫描初始信号线和发光初始信号线、多个像素晶体管的第一极和第二极、多个空白晶体管的第一极和第二极、多个扫描晶体管的第一极和第二极以及多个发光晶体管的第一极和第二极；所述第四金属层包括：数据信号线和第一电源线；所述第五金属层包括：连接电极；
所述第一电源线在衬底基板上的正投影与所述第一像素电容在衬底基板上的正投影至少部分重叠。
17.根据权利要求14所述的显示基板，其中，当所述第一连接部为金属电极，所述第二连接部为透明电极时，所述驱动结构层包括：依次叠设在所述衬底基板上的第一绝缘层、半导体层、第二绝缘层、第一金属层、第三绝缘层、第二金属层、第四绝缘层、第三金属层、第五绝缘层、第一平坦层、第四金属层、第二平坦层、第五金属层、透明导电层和第三平坦层；
所述半导体层包括：多个像素晶体管的有源层、多个空白晶体管的有源层、多个扫描晶体管的有源层和多个发光晶体管的有源层；所述第一金属层包括：发光信号线、扫描信号线、复位信号线、第一像素电容的第一极板，第一扫描电容的第二极板、第二扫描电容的第二极板、第一发光电容的第一极板、第二发光电容的第二极板、第三发光电容的第三极板、多个像素晶体管的控制极、多个空白晶体管的控制极、多个扫描晶体管的控制极和多个发光晶体管的控制极；所述第二金属层包括：初始信号线，第一像素电容的第二极板、第一扫描电容的第一极板、第二扫描电容的第二极板、第一发光电容的第二极板、第二发光电容的第二极板和第三发光电容的第二极板；所述第三金属层包括：第三电源线、第四电源线、第一扫描时钟信号线、第二扫描时钟信号线、第一发光时钟信号线、第二发光时钟信号线、扫描初始信号线和发光初始信号线、多个像素晶体管的第一极和第二极、多个空白晶体管的第一极和第二极、多个扫描晶体管的第一极和第二极以及多个发光晶体管的第一极和第二极；所述第四金属层包括：数据信号线和第一电源线；所述第五金属层包括：第一连接部，所述透明导电层包括：第二连接部；
所述第一电源线在衬底基板上的正投影与所述第一像素电容在衬底基板上的正投影至少部分重叠。
18.一种显示装置，包括：如权利要求1至17任一项所述的显示基板。
19.一种显示基板的制作方法，设置为制作如权利要求1至17任一项所述的显示基板，所述方法包括：
提供一衬底基板；
在衬底基板上形成M行扫描信号线和M行发光信号线以及位于显示区的驱动结构层；所述驱动结构层包括：沿列方向延伸的像素电路阵列和驱动电路阵列；所述像素电路阵列和所述驱动电路阵列沿行方向依次排布；所述像素电路阵列包括：M行N列像素电路，第i行像素电路与第i行扫描信号线和第i行发光信号线电连接，1≤i≤M；所述驱动电路阵列包括：至少一个扫描驱动电路和至少一个发光驱动电路，所述扫描驱动电路设置为向所述扫描信号线提供驱动信号，所述发光驱动电路设置为向所述发光信号线提供驱动信号；
在驱动结构层上形成发光结构层；所述发光结构层包括：M行N列发光结构，像素电路和发光结构一一对应，且与对应的发光结构电连接。
20.根据权利要求19所述的方法，其中，所述在衬底基板上形成位于显示区的驱动结构层包括：
在衬底基板上依次形成第一绝缘层、半导体层、第二绝缘层、第一金属层、第三绝缘层、第二金属层、第四绝缘层、第三金属层、第五绝缘层、第一平坦层、第四金属层、第二平坦层、第五金属层和第三平坦层；
或者，在所述衬底基板上依次形成第一绝缘层、半导体层、第二绝缘层、第一金属层、第三绝缘层、第二金属层、第四绝缘层、第三金属层、第五绝缘层、第一平坦层、第四金属层、第二平坦层、第五金属层、透明导电层和第三平坦层；
所述在驱动结构层上形成发光结构层包括：
在驱动结构层上依次形成第一电极层、像素界定层、发光层和第二电极层；
所述在驱动结构层上形成发光结构层之后，所述方法还包括：
在发光结构层上形成封装层和隔垫物。
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