CN114726495B - 一种去除展频的电路及方法 - Google Patents

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Abstract

本申请提供一种去除展频的电路及方法，数据时钟恢复模块连接时钟提取模块；数据时钟恢复模块，用于对携带展频信息的输入信号进行时钟恢复，得到并行时钟信号和第一信号；并行时钟信号包括频率信息和相位信息；第一信号包括频率信息；时钟提取模块，用于对并行时钟信号进行分频得到参考时钟信号，根据第一信号得到反馈时钟信号，根据参考时钟信号和反馈时钟信号，获取去展频的时钟信号；去展频的时钟信号包括相位信息而不包括频率信息；并对去展频的时钟信号进行分频以获取输出时钟信号。得到只含相位信息的去展频的时钟信号，以输出去除展频的时钟信号，降低了无晶体集成技术的难度，使得更多的桥接芯片的集成度进一步提升。

Description

一种去除展频的电路及方法
技术领域
本申请涉及电路领域，特别涉及一种去除展频的电路及方法。
背景技术
串行器/解串器(Serializer-Deserializer，Serdes)是高速串行数据传输领域的重要技术，串行器也称为Serdes发射端，可以把并行信号转换为串行信号发送出去，解串器也称为Serdes接收端，可以把接收到的串行信号转换为并行信号。
在有线传输领域，上游发射端可以向Serdes接收端发送信号，在上游发射端链路中一般会添加展频功能以减少EMI电磁辐射，虽然Serdes接收端能够恢复出一个时钟，但恢复出的时钟也携带展频信息，在实际无晶体应用中会遇到兼容性问题使得产品难以推广。因此，如何恢复出一个和上游发射端展频无关且平均频率一样的同源时钟，成为目前急需解决的技术问题。
发明内容
有鉴于此，本申请的目的在于提供一种去除展频的电路及方法，能够恢复出一个和上游发射端展频无关且平均频率一样的同源时钟。其具体方案如下：
第一方面，本申请提供了一种去除展频的电路，包括：数据时钟恢复模块和时钟提取模块；
所述数据时钟恢复模块连接所述时钟提取模块；
所述数据时钟恢复模块，用于对携带展频信息的输入信号进行时钟恢复，得到并行时钟信号和第一信号；所述并行时钟信号包括频率信息和相位信息；所述第一信号包括所述频率信息；
所述时钟提取模块，用于对所述并行时钟信号进行分频得到参考时钟信号，根据所述第一信号得到反馈时钟信号，根据所述参考时钟信号和所述反馈时钟信号，获取去展频的时钟信号；所述去展频的时钟信号包括所述相位信息而不包括所述频率信息；并对所述去展频的时钟信号进行分频以获取输出时钟信号。
可选地，所述第一信号包括第一数据，所述时钟提取模块包括：
第一锁相环、第一相位插值器、第一分频器、第二分频器和第三分频器；所述第一分频器，用于对所述并行时钟信号进行分频得到参考时钟信号；
所述第一相位插值器，用于根据所述第一数据和相位时钟信号得到第一时钟信号；
所述第二分频器，用于对所述第一时钟信号进行分频得到反馈时钟信号；
所述第一锁相环，用于根据所述参考时钟信号和所述反馈时钟信号，得到去展频的时钟信号和所述相位时钟信号，并将所述相位时钟信号发送至所述第一相位插值器；
所述第三分频器，用于对所述去展频的时钟信号进行分频得到输出时钟信号。
可选地，所述第一信号为第一电压信号，所述时钟提取模块包括：
鉴频鉴相器、第一电荷泵、第一低通滤波器、第一压控振荡器、延迟锁相环或第二相位插值器、第四分频器、第五分频器和第六分频器；
所述第四分频器，用于对所述并行时钟信号进行分频得到参考时钟信号；
所述第一压控振荡器，用于根据所述第一电压信号得到去展频的时钟信号；
所述延迟锁相环，用于根据所述去展频的时钟信号和所述第一电压信号获得第一时钟信号；
所述第二相位插值器，用于根据所述去展频的时钟信号和所述第一电压信号获得第一时钟信号；
所述第五分频器，用于对所述第一时钟信号进行分频得到反馈时钟信号；
所述鉴频鉴相器，用于根据所述参考时钟信号和所述反馈时钟信号，得到第二时钟信号；
所述第一电荷泵，用于根据所述第二时钟信号得到第一脉冲信号；
所述第一低通滤波器，用于对所述第一脉冲信号滤波得到所述第一电压信号；
所述第六分频器，用于对所述去展频的时钟信号进行分频得到所述输出时钟信号。
可选地，所述数据时钟恢复模块包括：参考时钟产生模块、第三相位插值器、串并转换模块和相位插值器控制模块；
所述参考时钟产生模块，用于产生高速源时钟；
所述第三相位插值器，用于根据控制编码信号对所述高速源时钟混频，获得采样时钟；所述控制编码信号包括第三时钟信号和第二数据；
所述串并转换模块，用于根据所述采样时钟对所述输入信号进行采样，并将采样结果转换为并行数据和所述并行时钟信号；
所述相位插值器控制模块，用于将所述并行数据和所述并行时钟信号转换为所述第一数据、所述第二数据和所述第三时钟信号。
可选地，所述参考时钟产生模块包括：第一内部振荡器、第二锁相环；
所述第一内部振荡器，用于产生第一参考时钟；
所述第二锁相环，用于对所述第一参考时钟进行倍频得到所述高速源时钟。
可选地，所述参考时钟产生模块包括：第二内部振荡器；
所述第二内部振荡器，用于产生所述高速源时钟。
可选地，所述参考时钟产生模块包括：
鉴频器、鉴相器、第二电荷泵、第三电荷泵、第二低通滤波器和第二压控振荡器；
所述鉴频器，用于根据所述输入信号和第四时钟信号进行鉴频得到具有频率信息的第二信号；
所述第二电荷泵，用于根据所述第二信号得到所述第一电压信号；
所述鉴相器，用于根据所述输入信号和所述第四时钟信号进行鉴相得到所述并行时钟信号和具有相位信息的第三信号；
所述第三电荷泵，用于根据所述第三信号得到第二电压信号；
所述第二低通滤波器，用于根据所述第一电压信号和所述第二电压信号滤波得到第三电压信号；
所述第二压控振荡器，用于根据所述第三电压信号，向所述鉴频器和所述鉴相器输出所述第四时钟信号。
可选地，所述相位插值器控制模块包括：
鉴相模块、比例调节单元、积分调节单元、累加延时单元和加法器；
所述鉴相模块，用于对所述并行时钟信号和所述并行数据进行鉴相并量化为第一数字信号；
所述比例调节单元，用于根据所述第一数字信号进行比例调节获得第二数字信号；
所述积分调节单元，用于根据所述第一数字信号进行比例调节获得第三数字信号；
所述累加延时单元，用于根据所述第三数字信号进行积分滤波得到第二数据；
所述加法器，用于根据所述第二数字信号和所述第二数据相加得到所述第二数据。
第二方面，本申请实施例还提供了一种去除展频的方法，包括：
对携带展频信息的输入信号进行时钟恢复以获得并行时钟信号和第一信号；所述并行时钟信号包括频率信息和相位信息；所述第一信号包括所述频率信息；
对所述并行时钟信号进行分频得到参考时钟信号，根据所述第一信号得到反馈时钟信号；
根据所述参考时钟信号和所述反馈时钟信号，获取去展频的时钟信号；所述去展频的时钟信号包括所述相位信息而不包括所述频率信息；
对所述去展频的时钟信号进行分频以获取输出时钟信号。
可选地，所述第一信号包括第一数据，所述对携带展频信息的输入信号进行时钟恢复以获得并行时钟信号和第一信号，包括：
获取高速源时钟；
根据控制编码信号对所述高速源时钟混频，获得采样时钟；所述控制编码信号包括第三时钟信号和第二数据；
根据所述采样时钟对所述输入信号进行采样，并将采样结果转换为并行数据和所述并行时钟信号；
将所述并行数据和所述并行时钟信号转换为所述第一数据、所述第二数据和所述第三时钟信号。
本申请实施例提供了一种去除展频的电路及方法，包括数据时钟恢复模块和时钟提取模块；数据时钟恢复模块连接时钟提取模块；数据时钟恢复模块，用于对携带展频信息的输入信号进行时钟恢复，得到并行时钟信号和第一信号；并行时钟信号包括频率信息和相位信息；第一信号包括频率信息；时钟提取模块，用于对并行时钟信号进行分频得到参考时钟信号，根据第一信号得到反馈时钟信号，根据参考时钟信号和反馈时钟信号，获取去展频的时钟信号；去展频的时钟信号包括相位信息而不包括频率信息；并对去展频的时钟信号进行分频以获取输出时钟信号。可见，在本申请实施例中，利用时钟数据恢复模块恢复出只含频率信息的第一信号，再通过时钟提取模块，将包含频率信息和相位信息的并行时钟信号和只含频率信息的第一信号进行时钟提取，从而得到只含相位信息的去展频的时钟信号，以输出去除展频的时钟信号，能够提高兼容性，降低***的硬件成本和复杂度，降低了无晶体集成技术的难度，使得更多的桥接芯片的集成度进一步提升。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1示出了本申请实施例提供的一种去除展频的电路结构示意图；
图2示出了本申请实施例提供的一种去除展频的电路图；
图3为本申请实施例提供的一种相位插值器控制模块的结构示意图；
图4为本申请实施例提供的又一种去除展频的电路图。
具体实施方式
为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图对本申请的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申请还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施例的限制。
对于DisplayPort、LVDS、MIPI等含有展频的高速接口，现在的Serdes技术在集成的内部振荡器的技术支持下已可以完成对接收端信号的接收，但是Serdes发射端的抖动要求体现在规范中的指标较严苛，内部振荡器的性能还不能完全满足不同规范下的Serdes发射端的要求，即使满足了规范要求，实际应用中会遇到兼容性问题使得产品难以推广。因此，如何恢复出一个和上游发射端展频无关且平均频率一样的同源时钟，进一步使用该时钟作为参考源去实现其他后续功能，展频的限制难题如果被突破后，能够进一步降低***的硬件成本和复杂度，使得更多的无晶体的桥接芯片的集成度进一步提升成为可能。
基于以上技术问题，本申请实施例提供了一种去除展频的电路及方法，包括数据时钟恢复模块和时钟提取模块；数据时钟恢复模块连接时钟提取模块；数据时钟恢复模块，用于对携带展频信息的输入信号进行时钟恢复，得到并行时钟信号和第一信号；并行时钟信号包括频率信息和相位信息；第一信号包括频率信息；时钟提取模块，用于对并行时钟信号进行分频得到参考时钟信号，根据第一信号得到反馈时钟信号，根据参考时钟信号和反馈时钟信号，获取去展频的时钟信号；去展频的时钟信号包括相位信息而不包括频率信息；并对去展频的时钟信号进行分频以获取输出时钟信号。可见，在本申请实施例中，利用时钟数据恢复模块恢复出只含频率信息的第一信号，再通过时钟提取模块，将包含频率信息和相位信息的并行时钟信号和只含频率信息的第一信号进行时钟提取，从而得到只含相位信息的去展频的时钟信号，以输出去除展频的时钟信号，能够提高兼容性，降低***的硬件成本和复杂度，降低了无晶体集成技术的难度，使得更多的桥接芯片的集成度进一步提升。
为了便于理解，下面结合附图对本申请实施例提供的一种去除展频的电路及方法进行详细的说明，本申请可以适用于DisplayPort、LVDS、MIPI等含有展频的高速Serdes接口应用领域。
参考图1所示，为本申请实施例提供的一种去除展频的电路结构示意图，包括数据时钟恢复模块100和时钟提取模块200，数据时钟恢复模块100连接时钟提取模块200，可以向Serdes接收端输入经过展频处理的输入信号，数据时钟恢复模100，用于对携带展频信息的输入信号eq-data进行时钟恢复，得到并行时钟信号clk0和第一信号；并行时钟信号clk0包括频率信息和相位信息；第一信号包括频率信息。时钟提取模块200，用于对并行时钟信号clk0进行分频得到参考时钟信号ref-clk，根据第一信号得到反馈时钟信号fb-clk，根据参考时钟信号ref-clk和反馈时钟信号fb-clk，获取去展频的时钟信号；去展频的时钟信号包括相位信息而不包括频率信息；并对去展频的时钟信号进行分频以获取输出时钟信号out-ref-clk。
在本申请实施例中，第一信号可以包括第一数据data2，参考图2所示，为本申请实施例提供的一种去除展频的电路图，也就是Serdes接收端的电路图，其中存在内部振荡器，可以认为Serdes接收端已集成外部晶体，但是其低频的相位噪声很大，不能满足***的某些要求。具体地，在本申请中，外部晶体已被集成且具有高速Serdes收发电路装置为限制条件，内部晶体的相噪指标满足所使用的Serdes技术的接收端要求。首先，Serdes接收端采用第二锁相环(Phase Locked Loop，PLL)对内部振荡器进行倍频，结合基于相位插值器(Phase Interpolator，PI)的架构去实现数据时钟恢复功能，这样获取的频率信息会数字化，数字化之后的信息可以自由调节，相比模拟信号灵活性更大。然后将数据时钟恢逻辑产生的含有频率信息的第一信号送给第一锁相环，直接利用第一锁相环的PFD的鉴频原理将这个频率信息减去，这样，第一锁相环就会产生一个只含相位信息的时钟源，即得到去展频的时钟信号。
在本申请实施例中，数据时钟恢复模块可以包括参考时钟产生模块、第三相位插值器PI1、串并转换模块s2p和相位插值器控制模块PI-controller；参考时钟产生模块，用于产生高速源时钟。参考时钟产生模块可以包括第一内部振荡器和第二锁相环PLL1；第一内部振荡器，用于产生第一参考时钟internal-xtal；第二锁相环PLL1，用于对第一参考时钟进行倍频得到高速源时钟。具体地，Serdes接收端采用第一内部振荡器产生的第一参考时钟internal-xtal，作为PLL1的参考时钟进行倍频，产生Serdes接收端需要的工作时钟频率，该PLL1产生4phase或者8phase给PI1做高速源时钟使用。
在另一个实施例中，参考时钟产生模块可以包括第二内部振荡器，第二内部振荡器用于产生高速源时钟。此时，第二内部振荡器能够实现PLL1的功能，能够直接输出高速源时钟。
在本申请实施例中，第三相位插值器PI1，用于根据控制编码信号对高速源时钟混频，获得采样时钟；控制编码信号包括第三时钟信号clk1和第二数据data1；具体地，PI1利用了PI controller送给的控制编码信号(clk1和data1)对高速源时钟进行混频产生出S2P内部slicer所需要的采样时钟。在本申请实施例中，串并转换模块s2p，用于根据采样时钟对输入信号eq-data进行采样，并将采样结果转换为并行数据data0和并行时钟信号clk0。具体地，slicer再对eq-data进行采样然后实现串行数据转成并行数据data0与并行时钟信号clk0送给PI controller，其中可以认为eq-data已提前准备好，***已给出最佳EQ参数，能够直接向Serdes接收端输入经过调制后的输入信号。
在本申请实施例中，相位插值器控制模块PI-controller，用于将并行数据data0和并行时钟信号clk0转换为第一数据data2、第二数据data1和第三时钟信号clk1。具体地，PI-controller根据并行数据data0与并行时钟信号clk0，采用鉴相模块进行鉴相，然后判断出当前采样时钟的相位是超前或者滞后，然后量化成数字信号送给PID滤波模块进行运算得出第二数据data1和第一数据data2，然后第二数据data1和第三时钟信号clk1送给相位插值器PI1产生新的采样时钟继续采样，这样，构成负反馈环路直到工作收敛。收敛可以是第三时钟信号clk1频率值与预设值的差在阈值范围内。可以理解的是，鉴相模块可以是bang-bang PD，在此不做限定。
在本申请实施例中，通过数据时钟恢复模块能够输入信号进行时钟恢复，以恢复出并行时钟信号clk0和第一数据data2，接着，可以通过时钟提取模块对并行时钟信号clk0和第一数据data2进行时钟提取，以提取去展频的时钟信号。
在本申请实施例中，第一信号可以包括第一数据data2，时钟提取模块包括第一锁相环PLL2、第一相位插值器PI2、第一分频器/M、第二分频器/N和第三分频器/X。第一分频器，用于对并行时钟信号clk0进行分频得到参考时钟信号ref-clk；第一相位插值器，用于根据第一数据data2和相位时钟信号得到第一时钟信号clk2。具体地，可以将PI2复位住，在数据时钟恢复模块中的负反馈环路收敛和PLL2锁定后再释放PI2。第二分频器，用于对第一时钟信号clk2进行分频得到反馈时钟信号fb-clk；第三分频器，用于对去展频的时钟信号进行分频得到输出时钟信号out-ref-clk。
在本申请实施例中，第一锁相环，用于根据参考时钟信号ref-clk和反馈时钟信号fb-clk，得到去展频的时钟信号和相位时钟信号，相位时钟信号可以是4phase，也可以是8phase，并将相位时钟信号发送至第一相位插值器。PLL2的PFD模块的参考时钟ref-clk来源于clk0，clk0具有完整的展频信息，即频率信息和相位信息，而fb-clk则来源于PI2，由于该PI2的编码信息来源于data2，故产生的fb-clk也仅含有频率信息，正好直接利用PLL2的PFD的鉴频鉴相原理将这个频率信息减去，PLL2含有的电荷泵(charge pump，CP)模块将不再跟随这个频率信息，这样经过PLL2的环路滤波器之后就会重新产生一个比较纯净的时钟源out-ref-clk。纯净的程度则依赖于PI-controller的data2的实现程度。
在本申请实施例中，因为第二数据data1含有完整的频率信息和相位信息，并不能直接送给PI2使用，假定使用第二数据data1，则最终获取的时钟将复原为集成振荡器，因此，必须单独计算出只含有频率信息的第一数据data2，这样PLL2减掉data2中的频率信息，才能获取去展频的时钟信号。
参考图3所示，为本申请实施例提供的一种相位插值器控制模块的结构示意图，包括鉴相模块bang-bang PD、比例调节单元KP、积分调节单元KI、累加延时单元1/Z和加法器；鉴相模块，用于对并行时钟信号clk0和并行数据data0进行鉴相并量化为第一数字信号；比例调节单元，用于根据第一数字信号进行比例调节获得第二数字信号；积分调节单元，用于根据第一数字信号进行比例调节获得第三数字信号；累加延时单元，用于根据第三数字信号进行积分滤波得到第二数据；加法器，用于根据第二数字信号和第二数据相加得到第二数据。
在本申请实施例中，能够在没有外部晶体的辅助下实现去展频，使得Serdes技术在桥接或者转换领域的应用范围更加自由，真正实现了高速Serdes集成晶体的目标。
在另一种实施例中，数据时钟恢复模块可以是模拟数据时钟恢复模块，则第一信号表现为模拟信号，PLL2可以不需要PI模块，但此时的PI会被模拟信号控制的DLL电路所替代，也不需要高性能的内部振荡器和PLL1。参考图4所示，为本申请实施例提供的又一种去除展频的电路图，包括数据时钟恢复模块PLL-bsaed CDR和时钟提取模块PLL。
在本申请实施例中，参考时钟产生模块包括：鉴频器FD、鉴相器PD、第二电荷泵CP1、第三电荷泵CP2、第二低通滤波器LPF1和第二压控振荡器VCO1，PLL-based CDR架构中鉴频环路和鉴相环路同时工作。鉴频器，用于根据输入信号和第四时钟信号进行鉴频得到具有频率信息的第二信号；第二电荷泵，用于根据第二信号得到第一电压信号vctrl1；鉴相器，用于根据输入信号和第四时钟信号进行鉴相得到并行时钟信号和具有相位信息的第三信号；第三电荷泵，用于根据第三信号得到第二电压信号vctrl2；第二低通滤波器，用于根据第一电压信号vctrl1和第二电压信号vctrl2滤波得到第三电压信号；第二压控振荡器，用于根据第三电压信号，向鉴频器和鉴相器输出第四时钟信号。
在本申请实施例中，第一信号为第一电压信号vctrl1，时钟提取模块可以包括：鉴频鉴相器、第一电荷泵、第一低通滤波器、第一压控振荡器、延迟锁相环或者第二相位插值器、第四分频器、第五分频器和第六分频器。第四分频器，用于对并行时钟信号clk0进行分频得到参考时钟信号ref-clk；第一压控振荡器，用于根据第一电压信号得到去展频的时钟信号；延迟锁相环或者第二相位插值器，用于根据去展频的时钟信号和第一电压信号vctrl1获得第一时钟信号；第五分频器，用于对第一时钟信号进行分频得到反馈时钟信号fb-clk；鉴频鉴相器，用于根据参考时钟信号ref-clk和反馈时钟信号fb-clk，得到第二时钟信号vctrl2；第一电荷泵，用于根据第二时钟信号得到第一脉冲信号；第一低通滤波器，用于对第一脉冲信号滤波得到第一电压信号；第六分频器，用于对去展频的时钟信号进行分频得到输出时钟信号out-ref-clk。可以理解的是，并行时钟信号clk0和并行数据data0可以输入到数字处理核心模块CORE进行其他处理。
本申请实施例提供了一种去除展频的电路，包括数据时钟恢复模块和时钟提取模块；数据时钟恢复模块连接时钟提取模块；数据时钟恢复模块，用于对携带展频信息的输入信号进行时钟恢复，得到并行时钟信号和第一信号；并行时钟信号包括频率信息和相位信息；第一信号包括频率信息；时钟提取模块，用于对并行时钟信号进行分频得到参考时钟信号，根据第一信号得到反馈时钟信号，根据参考时钟信号和反馈时钟信号，获取去展频的时钟信号；去展频的时钟信号包括相位信息而不包括频率信息；并对去展频的时钟信号进行分频以获取输出时钟信号。可见，在本申请实施例中，利用时钟数据恢复模块恢复出只含频率信息的第一信号，再通过时钟提取模块，将包含频率信息和相位信息的并行时钟信号和只含频率信息的第一信号进行时钟提取，从而得到只含相位信息的去展频的时钟信号，以输出去除展频的时钟信号，能够提高兼容性，降低***的硬件成本和复杂度，降低了无晶体集成技术的难度，使得更多的桥接芯片的集成度进一步提升。
基于以上去除展频的电路，本申请实施例还提供了一种去除展频的方法，该方法包括以下步骤。
S101，对携带展频信息的输入信号进行时钟恢复以获得并行时钟信号和第一信号；所述并行时钟信号包括频率信息和相位信息；所述第一信号包括所述频率信息。
S102，对所述并行时钟信号进行分频得到参考时钟信号，根据所述第一信号得到反馈时钟信号。
S103，根据所述参考时钟信号和所述反馈时钟信号，获取去展频的时钟信号；所述去展频的时钟信号包括所述相位信息而不包括所述频率信息。
S104，对所述去展频的时钟信号进行分频以获取输出时钟信号。
可选地，所述第一信号包括第一数据，所述对携带展频信息的输入信号进行时钟恢复以获得并行时钟信号和第一信号，包括：
获取高速源时钟；
根据控制编码信号对所述高速源时钟混频，获得采样时钟；所述控制编码信号包括第三时钟信号和第二数据；
根据所述采样时钟对所述输入信号进行采样，并将采样结果转换为并行数据和所述并行时钟信号；
将所述并行数据和所述并行时钟信号转换为所述第一数据、所述第二数据和所述第三时钟信号。
本申请实施例提供了一种去除展频的方法，对携带展频信息的输入信号进行时钟恢复以获得并行时钟信号和第一信号；所述并行时钟信号包括频率信息和相位信息；所述第一信号包括所述频率信息；对所述并行时钟信号进行分频得到参考时钟信号，根据所述第一信号得到反馈时钟信号；根据所述参考时钟信号和所述反馈时钟信号，获取去展频的时钟信号；所述去展频的时钟信号包括所述相位信息而不包括所述频率信息；对所述去展频的时钟信号进行分频以获取输出时钟信号。可见，在本申请实施例中，利用时钟数据恢复模块恢复出只含频率信息的第一信号，再通过时钟提取模块，将包含频率信息和相位信息的并行时钟信号和只含频率信息的第一信号进行时钟提取，从而得到只含相位信息的去展频的时钟信号，以输出去除展频的时钟信号，能够提高兼容性，降低***的硬件成本和复杂度，降低了无晶体集成技术的难度，使得更多的桥接芯片的集成度进一步提升。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其它实施例的不同之处。尤其，对于装置实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。
以上所述仅是本申请的优选实施方式，虽然本申请已以较佳实施例披露如上，然而并非用以限定本申请。任何熟悉本领域的技术人员，在不脱离本申请技术方案范围情况下，都可利用上述揭示的方法和技术内容对本申请技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本申请技术方案保护的范围内。

Claims (7)

1.一种去除展频的电路，其特征在于，包括：数据时钟恢复模块和时钟提取模块；
所述数据时钟恢复模块连接所述时钟提取模块；
所述数据时钟恢复模块，用于对携带展频信息的输入信号进行时钟恢复，得到并行时钟信号和第一信号；所述并行时钟信号包括频率信息和相位信息；所述第一信号包括所述频率信息；
所述时钟提取模块，用于对所述并行时钟信号进行分频得到参考时钟信号，根据所述第一信号得到反馈时钟信号，根据所述参考时钟信号和所述反馈时钟信号，获取去展频的时钟信号；所述去展频的时钟信号包括所述相位信息而不包括所述频率信息；并对所述去展频的时钟信号进行分频以获取输出时钟信号；
所述第一信号包括第一数据，所述时钟提取模块包括：
第一锁相环、第一相位插值器、第一分频器、第二分频器和第三分频器；所述第一分频器，用于对所述并行时钟信号进行分频得到参考时钟信号；
所述第一相位插值器，用于根据所述第一数据和相位时钟信号得到第一时钟信号；
所述第二分频器，用于对所述第一时钟信号进行分频得到反馈时钟信号；
所述第一锁相环，用于根据所述参考时钟信号和所述反馈时钟信号，得到去展频的时钟信号和所述相位时钟信号，并将所述相位时钟信号发送至所述第一相位插值器；
所述第三分频器，用于对所述去展频的时钟信号进行分频得到输出时钟信号；
或，
所述第一信号为第一电压信号，所述时钟提取模块包括：
鉴频鉴相器、第一电荷泵、第一低通滤波器、第一压控振荡器、延迟锁相环或第二相位插值器、第四分频器、第五分频器和第六分频器；
所述第四分频器，用于对所述并行时钟信号进行分频得到参考时钟信号；
所述第一压控振荡器，用于根据所述第一电压信号得到去展频的时钟信号；
所述延迟锁相环，用于根据所述去展频的时钟信号和所述第一电压信号获得第一时钟信号；
所述第二相位插值器，用于根据所述去展频的时钟信号和所述第一电压信号获得第一时钟信号；
所述第五分频器，用于对所述第一时钟信号进行分频得到反馈时钟信号；
所述鉴频鉴相器，用于根据所述参考时钟信号和所述反馈时钟信号，得到第二时钟信号；
所述第一电荷泵，用于根据所述第二时钟信号得到第一脉冲信号；
所述第一低通滤波器，用于对所述第一脉冲信号滤波得到所述第一电压信号；
所述第六分频器，用于对所述去展频的时钟信号进行分频得到所述输出时钟信号。
2.根据权利要求1所述的电路，其特征在于，所述数据时钟恢复模块包括：参考时钟产生模块、第三相位插值器、串并转换模块和相位插值器控制模块；
所述参考时钟产生模块，用于产生高速源时钟；
所述第三相位插值器，用于根据控制编码信号对所述高速源时钟混频，获得采样时钟；所述控制编码信号包括第三时钟信号和第二数据；
所述串并转换模块，用于根据所述采样时钟对所述输入信号进行采样，并将采样结果转换为并行数据和所述并行时钟信号；
所述相位插值器控制模块，用于将所述并行数据和所述并行时钟信号转换为所述第一数据、所述第二数据和所述第三时钟信号。
3.根据权利要求2所述的电路，其特征在于，所述参考时钟产生模块包括：第一内部振荡器、第二锁相环；
所述第一内部振荡器，用于产生第一参考时钟；
所述第二锁相环，用于对所述第一参考时钟进行倍频得到所述高速源时钟。
4.根据权利要求2所述的电路，其特征在于，所述参考时钟产生模块包括：第二内部振荡器；
所述第二内部振荡器，用于产生所述高速源时钟。
5.根据权利要求1所述的电路，其特征在于，参考时钟产生模块包括：
鉴频器、鉴相器、第二电荷泵、第三电荷泵、第二低通滤波器和第二压控振荡器；
所述鉴频器，用于根据所述输入信号和第四时钟信号进行鉴频得到具有频率信息的第二信号；
所述第二电荷泵，用于根据所述第二信号得到所述第一电压信号；
所述鉴相器，用于根据所述输入信号和所述第四时钟信号进行鉴相得到所述并行时钟信号和具有相位信息的第三信号；
所述第三电荷泵，用于根据所述第三信号得到第二电压信号；
所述第二低通滤波器，用于根据所述第一电压信号和所述第二电压信号滤波得到第三电压信号；
所述第二压控振荡器，用于根据所述第三电压信号，向所述鉴频器和所述鉴相器输出所述第四时钟信号。
6.根据权利要求2所述的电路，其特征在于，所述相位插值器控制模块包括：
鉴相模块、比例调节单元、积分调节单元、累加延时单元和加法器；
所述鉴相模块，用于对所述并行时钟信号和所述并行数据进行鉴相并量化为第一数字信号；
所述比例调节单元，用于根据所述第一数字信号进行比例调节获得第二数字信号；
所述积分调节单元，用于根据所述第一数字信号进行比例调节获得第三数字信号；
所述累加延时单元，用于根据所述第三数字信号进行积分滤波得到第二数据；
所述加法器，用于根据所述第二数字信号和所述第二数据相加得到所述第二数据。
7.一种去除展频的方法，其特征在于，包括：
对携带展频信息的输入信号进行时钟恢复以获得并行时钟信号和第一信号；所述并行时钟信号包括频率信息和相位信息；所述第一信号包括所述频率信息；
对所述并行时钟信号进行分频得到参考时钟信号，根据所述第一信号得到反馈时钟信号；
根据所述参考时钟信号和所述反馈时钟信号，获取去展频的时钟信号；所述去展频的时钟信号包括所述相位信息而不包括所述频率信息；
对所述去展频的时钟信号进行分频以获取输出时钟信号；
所述第一信号包括第一数据，所述对携带展频信息的输入信号进行时钟恢复以获得并行时钟信号和第一信号，包括：
获取高速源时钟；
根据控制编码信号对所述高速源时钟混频，获得采样时钟；所述控制编码信号包括第三时钟信号和第二数据；
根据所述采样时钟对所述输入信号进行采样，并将采样结果转换为并行数据和所述并行时钟信号；
将所述并行数据和所述并行时钟信号转换为所述第一数据、所述第二数据和所述第三时钟信号。
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