CN114709299A - 一种垂直串联结构高压芯片及其制作方法 - Google Patents
一种垂直串联结构高压芯片及其制作方法 Download PDFInfo
- Publication number
- CN114709299A CN114709299A CN202210210851.3A CN202210210851A CN114709299A CN 114709299 A CN114709299 A CN 114709299A CN 202210210851 A CN202210210851 A CN 202210210851A CN 114709299 A CN114709299 A CN 114709299A
- Authority
- CN
- China
- Prior art keywords
- layer
- epitaxial wafer
- bonding
- substrate
- epitaxial
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 45
- 235000012431 wafers Nutrition 0.000 claims abstract description 341
- 239000000758 substrate Substances 0.000 claims abstract description 114
- 238000000034 method Methods 0.000 claims abstract description 49
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 45
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 45
- 239000010703 silicon Substances 0.000 claims abstract description 45
- 230000004913 activation Effects 0.000 claims abstract description 26
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 28
- 238000004140 cleaning Methods 0.000 claims description 15
- 230000007704 transition Effects 0.000 claims description 14
- 238000005498 polishing Methods 0.000 claims description 13
- 238000003892 spreading Methods 0.000 claims description 11
- 230000007480 spreading Effects 0.000 claims description 11
- 239000012535 impurity Substances 0.000 claims description 9
- 230000004888 barrier function Effects 0.000 claims description 7
- 150000002500 ions Chemical class 0.000 claims description 7
- 230000000903 blocking effect Effects 0.000 claims description 5
- 238000010849 ion bombardment Methods 0.000 claims description 4
- 230000008018 melting Effects 0.000 claims description 4
- 238000002844 melting Methods 0.000 claims description 4
- 238000004018 waxing Methods 0.000 claims description 3
- 238000003475 lamination Methods 0.000 claims description 2
- 230000008569 process Effects 0.000 abstract description 22
- 239000010410 layer Substances 0.000 description 290
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 24
- 229910005540 GaP Inorganic materials 0.000 description 12
- HZXMRANICFIONG-UHFFFAOYSA-N gallium phosphide Chemical group [Ga]#P HZXMRANICFIONG-UHFFFAOYSA-N 0.000 description 12
- 230000005641 tunneling Effects 0.000 description 9
- 238000013329 compounding Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 239000007788 liquid Substances 0.000 description 5
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 description 4
- 239000000969 carrier Substances 0.000 description 4
- 239000011777 magnesium Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- 239000007787 solid Substances 0.000 description 3
- GNFTZDOKVXKIBK-UHFFFAOYSA-N 3-(2-methoxyethoxy)benzohydrazide Chemical compound COCCOC1=CC=CC(C(=O)NN)=C1 GNFTZDOKVXKIBK-UHFFFAOYSA-N 0.000 description 2
- 229910002601 GaN Inorganic materials 0.000 description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 2
- AJGDITRVXRPLBY-UHFFFAOYSA-N aluminum indium Chemical compound [Al].[In] AJGDITRVXRPLBY-UHFFFAOYSA-N 0.000 description 2
- 239000002355 dual-layer Substances 0.000 description 2
- 229910052749 magnesium Inorganic materials 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000006798 recombination Effects 0.000 description 2
- 238000005215 recombination Methods 0.000 description 2
- 239000011701 zinc Substances 0.000 description 2
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 238000005411 Van der Waals force Methods 0.000 description 1
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 1
- 235000011114 ammonium hydroxide Nutrition 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 239000007888 film coating Substances 0.000 description 1
- 238000009501 film coating Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 230000005622 photoelectricity Effects 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/08—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a plurality of light emitting regions, e.g. laterally discontinuous light emitting layer or photoluminescent region integrated within the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/005—Processes
- H01L33/0062—Processes for devices with an active region comprising only III-V compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/005—Processes
- H01L33/0093—Wafer bonding; Removal of the growth substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/04—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction
- H01L33/06—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction within the light emitting region, e.g. quantum confinement structure or tunnel barrier
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/14—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure
- H01L33/145—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure with a current-blocking structure
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Recrystallisation Techniques (AREA)
Abstract
本发明提供一种垂直串联结构高压芯片及其制作方法，所述方法包括：生长出PN区处均具有高掺杂层的多个外延片，其中外延片中靠近衬底的为第一高掺杂层，远离衬底的为第二高掺杂层；将外延片中第二高掺杂层与硅片进行临时键合；将临时键合后的外延片中的衬底进行去除至露出第一高掺杂层；将其中一衬底去除后的外延片与另一外延片进行等离子轰击活化，且将衬底去除后的外延片中第一高掺杂层与另一外延片中第二高掺杂层相对贴合，并放入键合机进行键合；将键合后的外延片解除临时键合；将解除临时键合后的外延片进行芯片制作工艺，直至制作完成得到高压芯片。本发明解决了现有高压芯片工艺要求高的问题。
Description
技术领域
本发明涉及光电技术领域，特别涉及一种垂直串联结构高压芯片及其制作方法。
背景技术
在LED芯片行业，高压芯片是一种全新的品种，较为常见的方式是把封装好的小功率LED芯片串联起来，或是在LED芯片制造时进行串联集成。
封装端芯片串联而成的高压芯片体积较大，而LED芯片端串联集成的高压芯片是将小型芯片，通过横向串联各个电极达到高压芯片功能，然而此种方式对芯片端开槽工艺、连接电极和绝缘效果要求较高，同时现有横向串联的高压芯片复合效率略低的问题。
发明内容
基于此，本发明的目的是提供一种垂直串联结构高压芯片及其制作方法，以从根本上解决现有高压芯片工艺要求高的问题。
根据本发明实施例的一种垂直串联结构高压芯片制作方法，所述方法包括：
生长出PN区处均具有高掺杂层的多个外延片，其中外延片中靠近衬底的为第一高掺杂层，远离衬底的为第二高掺杂层；
将外延片中第二高掺杂层与硅片进行临时键合；
将临时键合后的外延片中的衬底进行去除至露出第一高掺杂层；
将其中一衬底去除后的外延片与另一外延片进行等离子轰击活化，且将衬底去除后的外延片中第一高掺杂层与另一外延片中第二高掺杂层相对贴合，并放入键合机进行键合；
将键合后的外延片解除临时键合；
将解除临时键合后的外延片进行芯片制作工艺，直至制作完成得到高压芯片。
另外，根据本发明上述实施例的一种垂直串联结构高压芯片制作方法，还可以具有如下附加的技术特征：
进一步地，所述将解除临时键合后的外延片进行芯片制作工艺的步骤之前，还执行至少一次如下步骤：
将另一衬底去除后的外延片与解除临时键合后的外延片进行离子轰击活化，且将衬底去除后的外延片中第一高掺杂层与解除临时键合后的外延片中第二高掺杂层相对贴合，并放入键合机进行再次键合；
将再次键合后的外延片解除临时键合。
进一步地，所述将键合后的外延片解除临时键合的步骤之前，还执行至少一次如下步骤：
将键合后的外延片中的衬底进行去除至露出第一高掺杂层；
将键合且去除衬底后的外延片与再一外延片进行等离子轰击活化，且将键合且去除衬底后的外延片中第一高掺杂层与再一外延片中第二高掺杂层相对贴合，并放入键合机进行键合。
进一步地，所述将外延片中第二高掺杂层与硅片进行临时键合的步骤包括：
在外延片中第二高掺杂层表面和/或硅片表面进行涂蜡；
将外延片和硅片对齐放入临时键合机加压键合，其中键合压力为3000kgf～6000kgf，临时键合温度根据所使用的蜡热熔流动点温度进行确定。
进一步地，所述将其中一衬底去除后的外延片与另一外延片进行等离子轰击活化的步骤包括：
使用等离子清洗机对衬底去除后的外延片与另一外延片进行等离子轰击活化，其中轰击离子为Ar离子，轰击时间为5～20min；
其中，衬底去除后的外延片中第一高掺杂层与另一外延片中第二高掺杂层进行键合的键合压力为12000kgf，键合时间60～120min，键合温度根据所使用的蜡不会热熔流动的温度进行确定。
进一步地，生长的外延片中第一高掺杂层及第二高掺杂层的掺杂浓度均大于1e19，厚度达到5000A。
进一步地，所述生长出PN区处均具有高掺杂层的多个外延片的步骤之后还包括：
对外延片进行有机清洗去除表面杂质及脏污；
对有机清洗后的外延片中第二高掺杂层进行抛光处理至厚度大于等于50A且小于等于100A。
进一步地，所述将临时键合后的外延片中的衬底进行去除至露出第一高掺杂层的步骤包括：
将临时键合后的外延片中的衬底进行去除；
对衬底去除后的外延片中所露出的第一高掺杂层进行抛光处理至厚度大于等于50A且小于等于100A。
根据本发明实施例的一种垂直串联结构高压芯片，包括：
GaAs衬底、在所述GaAs衬底上依次堆叠的缓冲层、截止层、及重复层叠至少两次的外延结构；
所述外延结构包括依次堆叠的高掺杂N型接触层、N型过渡层、N型电流扩展层、N型限制层、N型阻挡层、多量子阱层、P型阻挡层、P型限制层、P型过渡层、及高掺杂P型电流扩展层。
另外，根据本发明上述实施例的一种垂直串联结构高压芯片，还可以具有如下附加的技术特征：
所述缓冲层为GaAs层，所述截止层为GaInP层，所述高掺杂N型接触层为GaAs层，所述N型过渡层为GaInP层，所述N型电流扩展层为AlGaInP层，所述N型限制层为AlInP层，所述N型阻挡层为AlGaInP层，所述P型阻挡层为AlGaInP层，所述P型限制层为AlInP层，所述P型过渡层为AlGaInP层，所述高掺杂P型电流扩展层为GaP层；
所述高掺杂N型接触层及所述高掺杂P型电流扩展层的掺杂浓度均大于1e19，厚度均大于等于50A且小于等于100A。
与现有技术相比：通过采用临时键合使得可将外延层转移至硅片上，防止外延层碎裂并方便下一步的键合工艺；通过垂直键合方式使得可以将多层外延片在垂直方向上串联在一起，从而形成垂直结构的高压芯片，使得大大缩小了芯片面积和解决了现有对芯片开槽、绝缘层生长以及连接电极制作的困难问题，从而解决了现有高压芯片工艺要求高的问题。同时通过在对外延片的PN区均进行高掺处理，使得外延片进行键合后可形成隧穿结，使得载流子可通过隧穿效应进行纵向迁移，提高了芯片复合效率，解决了横向串联结构高压芯片复合效率略低的问题。
附图说明
图1为本发明第一实施例中的垂直串联结构高压芯片制作方法的流程图；
图2为本发明第二实施例中的垂直串联结构高压芯片制作方法的流程图；
图3为本发明第三实施例中的垂直串联结构高压芯片制作方法的流程图；
图4为本发明第四实施例中的垂直串联结构高压芯片的结构示意图；
以下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的若干实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
需要说明的是，当元件被称为“固设于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”以及类似的表述只是为了说明的目的。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
实施例一
请参阅图1，所示为本发明第一实施例中的垂直串联结构高压芯片制作方法，所述方法具体包括步骤S01-步骤S05。
步骤S01，生长出PN区处均具有高掺杂层的多个外延片，其中外延片中靠近衬底的为第一高掺杂层，远离衬底的为第二高掺杂层。
其中，在本发明的一个实施例中，其外延片可以为现有技术中的普通外延片，其需要求在该外延片中P层及N层均进行高掺杂处理即可，此时其要求所高掺杂的膜层中掺杂浓度大于1e19，厚度达到5000A(埃，1A＝10^-10m)左右即可。
具体的，在本发明的一个示例中，其以红黄GaAs(砷化镓)外延片为例，示出该红黄GaAs外延片的生长过程，其首先以双面抛光N型GaAs单晶片作为衬底，然后采用MOCVD(Metal-organic Chemical Vapor Deposition，金属有机化合物化学气相沉淀)在GaAs衬底的上表面依次沉积生长GaAs缓冲层、GaInP(磷化铟镓)截止层、N型GaAs接触层、N型GaInP过渡层、N型AlGaInP(磷化铝铟镓)电流扩展层、N型AlInP(磷化铟铝)限制层、N型AlGaInP阻挡层、MQW多量子阱层、P型AlGaInP阻挡层、P型AlInP限制层、P型AlGaInP过渡层、P型GaP(磷化镓)扩展电流层，最终生长得到该红黄GaAs外延片。
具体的，在该外延片生长过程中对P层及N层均进行高掺杂处理，也即其N型GaAs接触层及P型GaP扩展电流层均为高掺杂或者重掺杂，而现有普通掺杂的N型GaAs接触层及P型GaP扩展电流层的掺杂浓度大体处于1e15～1e18左右。因此，在生长的外延片为GaAs外延片时，靠近衬底的第一高掺杂层为N型GaAs接触层(也即GaAs层)，远离衬底的第二高掺杂层为P型GaP扩展电流层(也即GaP层)。
需要指出的是，本发明的其他示例中，其外延片中具体结构可相较本示例设置更多或更少或不同顺序或不同材料组分的膜层，其根据实际使用需要进行设置，在此不做具体限定。但该外延片结构始终可大体简化为衬底、N型高掺杂层、N层、MQW多量子阱层、P层、及P型高掺杂层，此时N型高掺杂层为GaAs层，而P型高掺杂层为GaP层。
可以理解的，在本发明的其他实施例中，其还可以采用其他种类的衬底生成对应外延片，例如GaN(氮化镓)外延片；其也还可以采用他类型的衬底，如P型衬底，使得在P型衬底上生长出大体简化的P型高掺杂层、P层、MQW多量子阱层、N层、及N型高掺杂层的结构。此时相应的其靠近衬底的第一高掺杂层为P型高掺杂层，远离衬底的第二高掺杂层为N型高掺杂层，因此，本发明实施例中，其未明确指出第一高掺杂层及第二高掺杂层的具体种类及类型，其根据实际使用生产需求相应的依照与衬底之间的位置关系进行相应的确定，在此不做限定。
进一步的，其在进行掺杂过程中，其N层通常采用包含Si(硅)或C(碳)元素的掺杂杂质进行掺杂，而P层通常采用包含Mg(镁)或Zn(锌)元素的掺杂杂质进行掺杂，具体例如，在生长外延时，其通入SiH4(硅烷)进行N层掺杂，通入Cp2Mg(二茂镁、Mg(C5H5)2)进行P层掺杂。
进一步的，该步骤S01之后还包括：
对外延片进行有机清洗去除表面杂质及脏污；
对有机清洗后的外延片中第二高掺杂层进行抛光处理至厚度大于等于50A且小于等于100A。
具体的，其通过对生长的外延片进行有机清洗，使得可去除外延片的表面杂质及脏污，提高外延片表面的纯净度，同时对有机清洗后的外延片中的第二高掺杂层进行抛光处理至抛光后的第二高掺杂层剩余厚度大于等于50A且小于等于100A，使得既保持第二高掺杂层纯净度和平整度，还可为后续的键合处理提供一合适的厚度尺寸。
步骤S02，将外延片中第二高掺杂层与硅片进行临时键合。
其中，上述将外延片中第二高掺杂层与硅片进行临时键合可通过如下步骤实现：
在外延片中第二高掺杂层表面和/或硅片表面进行涂蜡；
将外延片和硅片对齐放入临时键合机加压键合，其中键合压力为3000kgf～6000kgf，临时键合温度根据所使用的蜡热熔流动点温度进行确定。
具体的，在硅片或外延片表面涂高温蜡或两种片子上均涂高温蜡，进一步的将硅片和外延片对齐放入临时键合机加压压合，温度以所使用临时键合蜡流点为主，需指出的是，其高温蜡可承受一定程度的温度，例如高温蜡流动点时的温度是270℃，此时临时键合温度可设定250～260℃，压力3000kgf～6000kgf(kilogram-force，千克力)，此时外延片和硅片通过高温蜡实现临时键合。
需要指出的是，由于外延片去除衬底后的外延层非常薄，一般就几微米或十几微米，当去除衬底后，其外延层无法有效的单独存在，很容易发生碎裂，此时通过高温蜡将外延片与硅片进行临时键合作用是使外延层可有效的承载在硅片上(或通过硅片承托该外延层)，因此通过将外延层转移至硅片上，使得防止外延层碎裂，从而可方便有效的进行后续衬底去除及键合等工艺。
步骤S03，将临时键合后的外延片中的衬底进行去除至露出第一高掺杂层。
其中，由于外延片与硅片通过高温蜡进行临时键合，此时可有效的将步骤S02中临时键合后的外延片中衬底进行去除，其衬底去除通常通过使用氨水双氧水进行去除，其中如前述所述，其衬底与第一高掺杂层之间可能还存在缓冲层及截止层，因此其所需去除衬底至露出第一高掺杂层，也即其还需对缓冲层及截止层去除，使得露出第一高掺杂层。
具体的，上述步骤S03还具体包括：
将临时键合后的外延片中的衬底进行去除；
对衬底去除后的外延片中所露出的第一高掺杂层进行抛光处理至厚度大于等于50A且小于等于100A。
也即是说，其在对临时键合后的外延片进行衬底去除至露出第一高掺杂层后，再对所露出的第一高掺杂层进行抛光处理至第一高掺杂层的剩余厚度大于等于50A且小于等于100A，使得既保持第一高掺杂层纯净度和平整度，还可为后续的键合处理提供一合适的厚度尺寸。
步骤S04，将其中一衬底去除后的外延片与另一外延片进行等离子轰击活化，且将衬底去除后的外延片中第一高掺杂层与另一外延片中第二高掺杂层相对贴合，并放入键合机进行键合。
其中，键合是指将两片表面清洁、原子级平整的同质或异质半导体材料经表面清洗和活化处理，在一定条件下直接结合，通过范德华力、分子力甚至原子力使晶片键合成为一体的技术。
其中，在本发明的一个实施例中，上述将其中一衬底去除后的外延片与另一外延片进行等离子轰击活化具体包括：使用等离子清洗机对衬底去除后的外延片与另一外延片进行等离子轰击活化，其中轰击离子为Ar离子，轰击时间为5～20min。
其中，衬底去除后的外延片中第一高掺杂层与另一外延片中第二高掺杂层进行键合的键合压力为12000kgf，键合时间60～120min，键合温度根据所使用的蜡不会热熔流动的温度进行确定。
具体的，其使用等离子清洗机对步骤S03所制得的衬底去除后的外延片与步骤S01中对第二高掺杂层进行抛光后的外延片进行等离子轰击活化，此时Ar离子轰击两个外延片5～20min，从而实现活化处理。然后其将步骤S03所制得的衬底去除后的外延片中第一高掺杂层与步骤S01中对第二高掺杂层进行抛光后的外延片中第二高掺杂层相对贴合在一起放入键合机进行键合，此时键合温度需卡控在高温蜡不会熔蜡流动解键合温度内，例如前述所述的高温蜡的流动点温度是270℃，那么此时键合温度可设定200℃，压力12000kgf，时间60～120min，因此其高温蜡一直处于固态状而依旧维持与硅片的临时键合，从而使得不会由于键合温度过高导致高温蜡融化而产生外延片与硅片解键合的问题。
此时，本发明实施例中在衬底去除后的外延片与另一外延片键合后，其键合使得形成了类似于PN结的结构，具体的第一高掺杂层(如示例中的GaAs层)所属衬底去除后的外延片的N层结构，而第二高掺杂层(如示例中的GaP层)所属另一外延片的P层结构，而N层中GaAs层和P层中GaP层相连再加上原本的N层结构和P层结构形成新的PN结。因此其衬底去除后的外延片中第一高掺杂层与另一外延片中第二高掺杂层之间可形成带间隧穿结，其中带间隧穿即指电子从p型半导体层的价带，途径禁带，最终到达n-型半导体层的导带，此时载流子可通过隧穿效应进行纵向迁移，同时结合本发明实施例中高掺杂的特点，使得能够提高复合效率，解决了横向串联结构高压芯片复合效率略低的问题。
步骤S05，将键合后的外延片解除临时键合。
其中，在对上述步骤S04中的外延片进行键合完成后，其可将温度进行相应提高，从而在温度达到高温蜡的流动点而使高温蜡从临时键合时的固态变为液态，使得解除或断开硅片与外延片的临时键合，从而将外延片与硅片分开，从而完成了两个外延片之间的垂直串联工艺。
步骤S06，将解除临时键合后的外延片进行芯片制作工艺，直至制作完成得到高压芯片。
其中，在本发明实施例中，至此垂直串联结构外延片的串联工艺完成，后续可继续进行正常芯片制作工艺直至芯片端制作完毕得到高压芯。此时外延片通过衬底去除、光刻、刻蚀、镀膜、蒸镀、减薄等工艺制作出N电极、P电极之类的。其中，需要指出的是，本发明实施例主要的保护要点是通过芯片端的工序加工得到垂直串联结构的“外延片”，而后续的制作电极之类的工艺步骤和普通芯片工艺没有区别，因此并未进行详细描述，其具体可参照任意现有可用于实现的工艺步骤，在此不做具体限定。
因此，本发明实施例中整体流程大体如下所示：
步骤a、生长外延片，要求在PN区进行高掺杂至第一高掺杂层及第二高掺杂层的掺杂浓度均至少达到1e19，且厚度均达到5000A左右即可。
步骤b、将外延片进行有机清洗，去除表面杂质和脏污，然后将外延片的第二高掺杂层进行抛光，抛光后的第二高掺杂层剩余厚度达到≤100A，且≥50A。
步骤c、将抛光后的外延片使用液态高温蜡将其第二高掺杂层与硅片进行临时键合。
步骤d、将临时键合的外延片进行衬底去除至露出第一高掺杂层，且将所露出的第一高掺杂层进行抛光，抛光后的第一高掺杂层剩余厚度达到≤100A，且≥50A。
步骤e、将其中一步骤d中衬底去除的外延片和另一步骤b中抛光的外延片进行等离子轰击活化，然后将衬底去除的外延片中第一高掺杂层与抛光的外延片中第二高掺杂层相对贴合在一起放入键合机进行键合。
步骤f、将键合后的外延片解除高温蜡的临时键合，使外延片与硅片分离；
步骤g、将解除临时键合后的外延片进行现有的芯片制作工艺。
综上，本发明上述实施例当中的垂直串联结构高压芯片制作方法，通过采用临时键合使得可将外延层转移至硅片上，防止外延层碎裂并方便下一步的键合工艺；通过垂直键合方式使得可以将多层外延片在垂直方向上串联在一起，从而形成垂直结构的高压芯片，使得大大缩小了芯片面积和解决了现有对芯片开槽、绝缘层生长以及连接电极制作的困难问题，从而解决了现有高压芯片工艺要求高的问题。同时通过在对外延片的PN区均进行高掺处理，使得外延片进行键合后可形成隧穿结，使得载流子可通过隧穿效应进行纵向迁移，提高了芯片复合效率，解决了横向串联结构高压芯片复合效率略低的问题。
实施例二
请参阅图2，所示为本发明第二实施例中的垂直串联结构高压芯片制作方法，所述方法具体包括步骤S11至步骤S18。
步骤S11，生长出PN区处均具有高掺杂层的多个外延片，其中外延片中靠近衬底的为第一高掺杂层，远离衬底的为第二高掺杂层。
步骤S12，将外延片中第二高掺杂层与硅片进行临时键合。
步骤S13，将临时键合后的外延片中的衬底进行去除至露出第一高掺杂层。
步骤S14，将其中一衬底去除后的外延片与另一外延片进行等离子轰击活化，且将衬底去除后的外延片中第一高掺杂层与另一外延片中第二高掺杂层相对贴合，并放入键合机进行键合。
步骤S15，将键合后的外延片解除临时键合。
其中，该步骤S11-步骤S15的具体流程与前述实施例大体相同，其具体可参照前述实施例所述，在此不做具体限定。
步骤S16，将另一衬底去除后的外延片与解除临时键合后的外延片进行离子轰击活化，且将衬底去除后的外延片中第一高掺杂层与解除临时键合后的外延片中第二高掺杂层相对贴合，并放入键合机进行再次键合。
其中，由于步骤S15中的外延片在解除临时键合后露出抛光后的第二高掺杂层，而步骤S12中可将多片外延片分别与对应的硅片进行临时键合及继续进行步骤S13中的衬底去除。此时将步骤S15中的外延片与另一片由步骤S13制得的衬底去除的外延片进行离子轰击活化，并继续进行键合机的再次键合，使得可键合得到串联的三层外延结构。
步骤S17，将再次键合后的外延片解除临时键合。
相应的，由于上述步骤S16中取了由步骤S13制得的衬底去除的外延片，因此其外延片还存在与硅片的临时键合，因此在步骤S16再次键合完成后，还需将再次键合后的外延片解除临时键合。
需要指出的是，其上述步骤S16及步骤S17执行至少一次，也即是说，在上述步骤S16及步骤S17仅执行一次时，其键合得到一串联三层的外延结构。而当步骤S16及步骤S17重复执行两次时，则得到一串联四层的外延结构。也即是说，前述实施例所制作得到的为一串联双层的高压芯片，而本实施例所制作得到一至少三层且不限于三层的高压芯片。例如具体串联多少根据需要功率设定，如需要5W的高压芯片，那么可以串联5个1W的外延结构，此时需要垂直串联五层，也即是说步骤S16及步骤S17需要执行三次。需要指出的是，其并非垂直串联的数量越多越好，其垂直串联数量越多越容易出现复合效率低下等问题，且还需要对外延片和芯片设计做出相应优化。因此，其根据实际使用所需串联数量相应的设置步骤S16及步骤S17的执行次数。
步骤S18，将解除临时键合后的外延片进行芯片制作工艺，直至制作完成得到高压芯片。
其中，该步骤S18的具体流程与前述实施例大体相同，其具体可参照前述实施例所述，在此不做具体限定。
因此，本发明实施例中整体流程大体如下所示：
步骤a、生长外延片，要求在PN区进行高掺杂至第一高掺杂层及第二高掺杂层的掺杂浓度均至少达到1e19，且厚度均达到5000A左右即可。
步骤b、将外延片进行有机清洗，去除表面杂质和脏污，然后将外延片的第二高掺杂层进行抛光，抛光后的第二高掺杂层剩余厚度达到≤100A，且≥50A。
步骤c、将抛光后的外延片使用液态高温蜡将其第二高掺杂层与硅片进行临时键合。
步骤d、将临时键合的外延片进行衬底去除至露出第一高掺杂层，且将所露出的第一高掺杂层进行抛光，抛光后的第一高掺杂层剩余厚度达到≤100A，且≥50A。
步骤e、将其中一步骤d中衬底去除的外延片和另一步骤b中抛光的外延片进行等离子轰击活化，然后将衬底去除的外延片中第一高掺杂层与抛光的外延片中第二高掺杂层相对贴合在一起放入键合机进行键合。
步骤f、将键合后的外延片解除高温蜡的临时键合，使外延片与硅片分离；
步骤g、将另一步骤d中衬底去除的外延片与步骤f中解除临时键合的外延片进行子轰击活化，且将衬底去除后的外延片中第一高掺杂层与解除临时键合后的外延片中第二高掺杂层相对贴合在一起放入键合机进行再次键合；
步骤h、将再次键合后的外延片解除高温蜡的临时键合，使外延片与硅片分离；
步骤i、将解除临时键合后的外延片进行现有的芯片制作工艺。
实施例三
请参阅图3，所示为本发明第三实施例中的垂直串联结构高压芯片制作方法，所述方法具体包括步骤S21至步骤S28。
步骤S21，生长出PN区处均具有高掺杂层的多个外延片，其中外延片中靠近衬底的为第一高掺杂层，远离衬底的为第二高掺杂层。
步骤S22，将外延片中第二高掺杂层与硅片进行临时键合。
步骤S23，将临时键合后的外延片中的衬底进行去除至露出第一高掺杂层。
步骤S24，将其中一衬底去除后的外延片与另一外延片进行等离子轰击活化，且将衬底去除后的外延片中第一高掺杂层与另一外延片中第二高掺杂层相对贴合，并放入键合机进行键合。
其中，该步骤S11-步骤S24的具体流程与前述实施例大体相同，其具体可参照前述实施例所述，在此不做具体限定。
步骤S25，将键合后的外延片中的衬底进行去除至露出第一高掺杂层。
其中，本发明实施例中，由于该外延片为既有键合又有临时键合，此时其具有足够的厚度可实现衬底去除，因此其可先将键合后的外延片中的衬底进行去除，使得露出其第一高掺杂层，同时对其第一高掺杂层进行抛光处理至其第一高掺杂层的剩余厚度大于等于50A且小于等于100A。
步骤S26，将键合且去除衬底后的外延片与再一外延片进行等离子轰击活化，且将键合且去除衬底后的外延片中第一高掺杂层与再一外延片中第二高掺杂层相对贴合，并放入键合机进行键合。
其中，在本发明实施例中，由于步骤S25中将外延片中衬底去除露出第一高掺杂层，此时可将键合且去除衬底后的外延片与再一对第二高掺杂层进行抛光的外延片进行等离子轰击活化及键合处理。
其中，需要指出的是，其上述步骤S25及步骤S26执行至少一次，也即是说，在上述步骤S25及步骤S26仅执行一次时，其键合得到一串联三层的外延结构。而当步骤S25及步骤S26重复执行两次时，则得到一串联四层的外延结构。也即是说，前述实施例所制作得到的为一串联双层的高压芯片，而本实施例所制作得到一至少三层且不限于三层的高压芯片。例如具体串联多少根据需要功率设定，如需要5W的高压芯片，那么可以串联5个1W的外延结构，此时需要垂直串联五层，也即是说步骤S25及步骤S26需要执行三次。需要指出的是，其并非垂直串联的数量越多越好，其垂直串联数量越多越容易出现复合效率低下等问题，且还需要对外延片和芯片设计做出相应优化。因此，其根据实际使用所需串联数量相应的设置步骤S25及步骤26的执行次数。
步骤S27，将键合后的外延片解除临时键合。
其中，在串联出所需层数的外延片后，通过控制温度而达到高温蜡的流动点而使高温蜡从临时键合时的固态变为液态，使得解除或断开硅片与外延片的临时键合，其最终将与硅片的临时键合进行解除，使得将多层外延片与硅片分开，从而完成了多个外延片之间的垂直串联工艺。
步骤S28，将解除临时键合后的外延片进行芯片制作工艺，直至制作完成得到高压芯片。
其中，该步骤S28的具体流程与前述实施例大体相同，其具体可参照前述实施例所述，在此不做具体限定。
因此，本发明实施例中整体流程大体如下所示：
步骤a、生长外延片，要求在PN区进行高掺杂至第一高掺杂层及第二高掺杂层的掺杂浓度均至少达到1e19，且厚度均达到5000A左右即可。
步骤b、将外延片进行有机清洗，去除表面杂质和脏污，然后将外延片的第二高掺杂层进行抛光，抛光后的第二高掺杂层剩余厚度达到≤100A，且≥50A。
步骤c、将抛光后的外延片使用液态高温蜡将其第二高掺杂层与硅片进行临时键合。
步骤d、将临时键合的外延片进行衬底去除至露出第一高掺杂层，且将所露出的第一高掺杂层进行抛光，抛光后的第一高掺杂层剩余厚度达到≤100A，且≥50A。
步骤e、将其中一步骤d中衬底去除的外延片和另一步骤b中抛光的外延片进行等离子轰击活化，然后将衬底去除的外延片中第一高掺杂层与抛光的外延片中第二高掺杂层相对贴合在一起放入键合机进行键合。
步骤f、将步骤e中键合后的外延片中的衬底进行去除至露出第一高掺杂层，且将所露出的第一高掺杂层进行抛光，抛光后的第一高掺杂层剩余厚度达到≤100A，且≥50A。
步骤g、将步骤f中键合且去除衬底后的外延片与再一步骤b中抛光的外延片进行等离子轰击活化，且将键合且去除衬底后的外延片中第一高掺杂层与抛光的外延片中第二高掺杂层相对贴合，并放入键合机进行键合。
步骤h、将步骤g中键合后的外延片解除高温蜡的临时键合，使外延片与硅片分离；
步骤i、将解除临时键合后的外延片进行现有的芯片制作工艺。
实施例四
本发明另一方面还提供一种垂直串联结构高压芯片，请查阅图4，所示为本发明第四实施例中的垂直串联结构高压芯片，该垂直串联结构高压芯片依照前述方法实施例中的制作方法进行制作得到，其垂直串联结构高压芯片包括：
GaAs衬底100、在所述GaAs衬底100上依次堆叠的缓冲层200、截止层300、及重复层叠至少两次的外延结构400；
外延结构400包括依次堆叠的高掺杂N型接触层401、N型过渡层402、N型电流扩展层403、N型限制层404、N型阻挡层405、多量子阱层406、P型阻挡层407、P型限制层408、P型过渡层409、及高掺杂P型电流扩展层410。
其中，在本发明的一个实施例中，缓冲层200为GaAs层，截止层300为GaInP层，高掺杂N型接触层401为GaAs层，N型过渡层402为GaInP层，N型电流扩展层403为AlGaInP层，N型限制层404为AlInP层，N型阻挡层405为AlGaInP层，P型阻挡层407为AlGaInP层，P型限制层408为AlInP层，P型过渡层409为AlGaInP层，高掺杂P型电流扩展层410为GaP层；高掺杂N型接触层401及高掺杂P型电流扩展层410的掺杂浓度均大于1e19，厚度均大于等于50A且小于等于100A。
综上，本发明上述实施例当中的种垂直串联结构高压芯片，通过在垂直方向上进行键合的方式使得可以将多层外延片在垂直方向上串联在一起，从而形成垂直结构的高压芯片，使得大大缩小了芯片面积和解决了现有对芯片开槽、绝缘层生长以及连接电极制作的困难问题，从而解决了现有高压芯片工艺要求高的问题。同时通过在对各层外延片的PN区均进行高掺处理得到高掺杂N型接触层和高掺杂P型电流扩展层，使得外延片进行键合后可形成隧穿结，使得载流子可通过隧穿效应进行纵向迁移，提高了芯片复合效率，解决了横向串联结构高压芯片复合效率略低的问题。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种垂直串联结构高压芯片制作方法，其特征在于，所述方法包括：
生长出PN区处均具有高掺杂层的多个外延片，其中外延片中靠近衬底的为第一高掺杂层，远离衬底的为第二高掺杂层；
将外延片中第二高掺杂层与硅片进行临时键合；
将临时键合后的外延片中的衬底进行去除至露出第一高掺杂层；
将其中一衬底去除后的外延片与另一外延片进行等离子轰击活化，且将衬底去除后的外延片中第一高掺杂层与另一外延片中第二高掺杂层相对贴合，并放入键合机进行键合；
将键合后的外延片解除临时键合；
将解除临时键合后的外延片进行芯片制作工艺，直至制作完成得到高压芯片。
2.根据权利要求1所述的垂直串联结构高压芯片制作方法，其特征在于，所述将解除临时键合后的外延片进行芯片制作工艺的步骤之前，还执行至少一次如下步骤：
将另一衬底去除后的外延片与解除临时键合后的外延片进行离子轰击活化，且将衬底去除后的外延片中第一高掺杂层与解除临时键合后的外延片中第二高掺杂层相对贴合，并放入键合机进行再次键合；
将再次键合后的外延片解除临时键合。
3.根据权利要求1所述的垂直串联结构高压芯片制作方法，其特征在于，所述将键合后的外延片解除临时键合的步骤之前，还执行至少一次如下步骤：
将键合后的外延片中的衬底进行去除至露出第一高掺杂层；
将键合且去除衬底后的外延片与再一外延片进行等离子轰击活化，且将键合且去除衬底后的外延片中第一高掺杂层与再一外延片中第二高掺杂层相对贴合，并放入键合机进行键合。
4.根据权利要求1所述的垂直串联结构高压芯片制作方法，其特征在于，所述将外延片中第二高掺杂层与硅片进行临时键合的步骤包括：
在外延片中第二高掺杂层表面和/或硅片表面进行涂蜡；
将外延片和硅片对齐放入临时键合机加压键合，其中键合压力为3000kgf～6000kgf，临时键合温度根据所使用的蜡热熔流动点温度进行确定。
5.根据权利要求1所述的垂直串联结构高压芯片制作方法，其特征在于，所述将其中一衬底去除后的外延片与另一外延片进行等离子轰击活化的步骤包括：
使用等离子清洗机对衬底去除后的外延片与另一外延片进行等离子轰击活化，其中轰击离子为Ar离子，轰击时间为5～20min；
其中，衬底去除后的外延片中第一高掺杂层与另一外延片中第二高掺杂层进行键合的键合压力为12000kgf，键合时间60～120min，键合温度根据所使用的蜡不会热熔流动的温度进行确定。
6.根据权利要求1所述的垂直串联结构高压芯片制作方法，其特征在于，生长的外延片中第一高掺杂层及第二高掺杂层的掺杂浓度均大于1e19，厚度达到5000A。
7.根据权利要求6所述的垂直串联结构高压芯片制作方法，其特征在于，所述生长出PN区处均具有高掺杂层的多个外延片的步骤之后还包括：
对外延片进行有机清洗去除表面杂质及脏污；
对有机清洗后的外延片中第二高掺杂层进行抛光处理至厚度大于等于50A且小于等于100A。
8.根据权利要求6所述的垂直串联结构高压芯片制作方法，其特征在于，所述将临时键合后的外延片中的衬底进行去除至露出第一高掺杂层的步骤包括：
将临时键合后的外延片中的衬底进行去除；
对衬底去除后的外延片中所露出的第一高掺杂层进行抛光处理至厚度大于等于50A且小于等于100A。
9.一种垂直串联结构高压芯片，其特征在于，包括：
GaAs衬底、在所述GaAs衬底上依次堆叠的缓冲层、截止层、及重复层叠至少两次的外延结构；
所述外延结构包括依次堆叠的高掺杂N型接触层、N型过渡层、N型电流扩展层、N型限制层、N型阻挡层、多量子阱层、P型阻挡层、P型限制层、P型过渡层、及高掺杂P型电流扩展层。
10.根据权利要求9所述的垂直串联结构高压芯片，其特征在于，所述缓冲层为GaAs层，所述截止层为GaInP层，所述高掺杂N型接触层为GaAs层，所述N型过渡层为GaInP层，所述N型电流扩展层为AlGaInP层，所述N型限制层为AlInP层，所述N型阻挡层为AlGaInP层，所述P型阻挡层为AlGaInP层，所述P型限制层为AlInP层，所述P型过渡层为AlGaInP层，所述高掺杂P型电流扩展层为GaP层；
所述高掺杂N型接触层及所述高掺杂P型电流扩展层的掺杂浓度均大于1e19，厚度均大于等于50A且小于等于100A。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210210851.3A CN114709299A (zh) | 2022-03-03 | 2022-03-03 | 一种垂直串联结构高压芯片及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210210851.3A CN114709299A (zh) | 2022-03-03 | 2022-03-03 | 一种垂直串联结构高压芯片及其制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN114709299A true CN114709299A (zh) | 2022-07-05 |
Family
ID=82167625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210210851.3A Pending CN114709299A (zh) | 2022-03-03 | 2022-03-03 | 一种垂直串联结构高压芯片及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114709299A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117810318A (zh) * | 2024-02-29 | 2024-04-02 | 江西兆驰半导体有限公司 | 高压Micro-LED芯片及其制备方法 |
-
2022
- 2022-03-03 CN CN202210210851.3A patent/CN114709299A/zh active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117810318A (zh) * | 2024-02-29 | 2024-04-02 | 江西兆驰半导体有限公司 | 高压Micro-LED芯片及其制备方法 |
| CN117810318B (zh) * | 2024-02-29 | 2024-05-07 | 江西兆驰半导体有限公司 | 高压Micro-LED芯片及其制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11699750B2 (en) | Gallium nitride epitaxial structures for power devices | |
| EP2600389B1 (en) | Method for bonding semiconductor substrates | |
| JP4177097B2 (ja) | Ｉｉｉ−ｖ窒化物半導体ベースの放射線を発する半導体チップを製造する方法および放射線を発する半導体チップ | |
| CN101931035B (zh) | 氮化物半导体层分离方法、半导体器件和晶片及制造方法 | |
| TW201125162A (en) | Photonic device and method of making the same | |
| CN103140946A (zh) | 制造GaN基半导体器件的方法 | |
| US11335557B2 (en) | Multi-deposition process for high quality gallium nitride device manufacturing | |
| KR20110006652A (ko) | 양면 패시베이션을 갖는 반도체 발광 소자 | |
| TWI730186B (zh) | 用於在陶瓷基板上整合元素及複合半導體的方法及系統 | |
| WO2010020067A1 (en) | Semiconductor light-emitting device with passivation layer | |
| TWI754710B (zh) | 用於垂直功率元件之方法及系統 | |
| US8785294B2 (en) | Silicon carbide lamina | |
| CN114709299A (zh) | 一种垂直串联结构高压芯片及其制作方法 | |
| KR20190133232A (ko) | 수직 질화 갈륨 질화물 쇼트키 다이오드 | |
| KR20120027479A (ko) | 아연, 규소 및 산소 기재의 결합층을 사용하는 결합 방법 및 상응하는 구조 | |
| US8148732B2 (en) | Carbon-containing semiconductor substrate | |
| US8319253B2 (en) | Semiconductor light-emitting device | |
| TWI732473B (zh) | 形成晶粒結構的方法及晶粒結構 | |
| CN115548175A (zh) | Micro-LED芯片外延片及其制备方法 | |
| KR20210006538A (ko) | 반도체 발광소자 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |