CN114691584A - 一种基于pcie接口高速数据流的sm1加解密装置 - Google Patents

一种基于pcie接口高速数据流的sm1加解密装置 Download PDF

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Abstract

本发明公开了一种基于PCIE接口高速数据流的SM1加解密装置，装置包括，第一处理单元；用于进行PCIE输出高速数据流接口处理流程；第二处理单元；用于进行多核SM1算法共享的密钥独立处理流程；第三处理单元；用于进行为满足PCIE高速数据所进行的多核心数据处理流程。

Description

一种基于PCIE接口高速数据流的SM1加解密装置
技术领域
本发明涉及数据处理技术领域，尤其涉及一种基于PCIE接口高速数据流的SM1加解密装置。
背景技术
随着大数据、人工智能、云计算等领域的发展，服务器内的高速硬件需求变得愈发紧迫，PCIE传输技术作为无处不在的I/O互联解决方案，成为了服务器总线的主流解决方案。
在高速数据发展的同时，安全需求也日益高涨，尤其新型基础设施建设的人工智能里的安防行业领域，5G网络车联网应用领域和工业互联网领域，这些领域都是基于安全前提下的高速数据，因此慢速的安全硬件装置成为了目前发展的瓶颈。
在目前大数据量的使用过程中，基于多用户，多线程的调度使用是目前应用的主流需求，应用层需要硬件装置能支撑软件层面多硬件调度，多线程并行运行。
所以，在高速数据流，多用户多线程情况下，对于慢速的加解密算法SM1来说，需要找到一种硬件可解决方案，进而满足多用户需求以及高速数据量的需求。
发明内容
本发明的目的在于提供一种基于PCIE接口高速数据流的SM1加解密装置，从而解决现有技术中存在的前述问题。
为了实现上述目的，本发明采用的技术方案如下：
一种基于PCIE接口高速数据流的SM1加解密装置，装置包括，
第一处理单元；用于进行PCIE输出高速数据流接口处理流程；
第二处理单元；用于进行多核SM1算法共享的密钥独立处理流程；
第三处理单元；用于进行为满足PCIE高速数据所进行的多核心数据处理流程。
优选的，所述PCIE输出高速数据流接口处理流程具体包括如下内容，
S11、从PCIE接口中获取待处理的明文数据以及控制数据，并采用DMA将待处理的明文数据以及控制数据搬移到装置内部的存储空间中；
S12、装置自动从存储空间中检测明文数据，并解析明文数据的伴随信息；所述伴随信息包括明文数据的加解密指令、SM1运算轮数指令以及加解密模式指令在内的控制指令；
S13、当装置解析完成后，开始从存储空间中读取该明文数据，并依据该明文数据的控制指令，开始分配数据流进行运算；
S14、当装置运算完毕后，将运算得到的密文数据存入存储空间，并通知PCIE接口进行发送。
优选的，所述为满足PCIE高速数据所进行的多核心数据处理流程中，多个算法核能够同时独立工作，并享有独立的数据存储空间；所述为满足PCIE高速数据所进行的多核心数据处理流程具体包括如下内容，
S21、为数据流中的每路数据产生伴随Tag，该伴随Tag包含多个算法核的状态信息以及数据的长度信息；
S22、依据伴随Tag中是否存在待处理信息，为其分配空闲算法核，该空闲算法核调用SM1算法进行运算处理。
优选的，S21具体包括如下内容，
S211、数据流从PCIE接口输入数据，装置在存储空间内检测数据；
S212、依据存储空间写入的指针，进行数据统计；
S213、记录写入数据的初始地址指针，并关联多个算法核的状态信息；
S214、依据多个算法核的状态信息，将处于空闲状态的算法核的编号与数据初始地址和数据长度信息，产生固定格式的伴随Tag；
S215、每个算法核将依据固定格式的伴随Tag，将数据初始地址处理为长度大于0的数据。
优选的，S22具体包括如下内容，
S221、查询伴随Tag格式中的数据长度信息，长度大于0则表示有待处理信息；
S222、查询记录多个算法核状态信息的空闲状态索引表，将处于空闲状态的算法核置为忙状态，并将伴随Tag中有待处理信息的地址分配给该算法核，该算法核调用SM1算法进行处理；若空闲状态索引表中所有算法核均为忙状态，则每隔一段周期进行轮询查询，直到查询到处于空闲状态的算法核；
S223、当分配给该算法核的数据处理完毕，则在收到处理完成的信号后，更新空闲状态索引表。
优选的，S222中，依据空闲状态索引表的索引编号按照固定优先级的方式查询处于空闲状态的算法核。
优选的，将第三处理单元划分为数据处理单元、密钥处理单元和存储接口单元；
数据处理单元解决加密流程运算，依据多核需求，将内部数据处理占用资源较大、处理周期长的功能划分为独立的数据处理单元，该数据处理单元设置为流水方式，方便多数据流水处理，便于多核数据管理；
密钥处理单元解决密钥产生，依据多核需求，多个数据处理单元共享一个密钥处理单元，该密钥处理单元设置为流水方式，便于多核数据管理；
存储接口单元用于解决数据存入和读取，依据多核需求，数据处理单元在数据存入时将原始数据地址存入伴随Tag，每个算法核都有相应的伴随Tag，在数据处理完毕后，采用覆盖原始数据的方式，伴随Tag中地址信息索引保持不变，索引中的内容由原始数据变成加解密后的数据。
优选的，所述多核SM1算法共享的密钥独立处理流程具体为，多个算法核共享一个密钥处理单元，密钥处理单元依据每个算法核的密钥地址索引，从存储空间中读取密钥数据进行相关密钥运算，并将该次密钥运算结果下发到该算法核。
本发明的有益效果是：1、简化了处理器(cpu)对加密模块控制，处理器只要配置待处理数据及相关控制信息的地址，设备自动进行数据搬移。2、满足多核同时处理数据能力，提升运算效率。3、使用单独的秘钥产生模块，减少了秘钥产生的逻辑资源消耗。4、运算完成后自动dma写回到数据处理器内存区，数据搬移更高效，处理器更容易处理。
附图说明
图1是本发明实施例中装置的架构图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施方式仅仅用以解释本发明，并不用于限定本发明。
如图1所示，本实施例中，提供一种基于PCIE接口高速数据流的SM1加解密装置，装置包括，
第一处理单元；用于进行PCIE输出高速数据流接口处理流程；
第二处理单元；用于进行多核SM1算法共享的密钥独立处理流程；
第三处理单元；用于进行为满足PCIE高速数据所进行的多核心数据处理流程。
本实施例中，所述PCIE输出高速数据流接口处理流程具体包括如下内容，
S11、从PCIE接口中获取待处理的明文数据以及控制数据，并采用DMA将待处理的明文数据以及控制数据搬移到装置内部的存储空间中；
S12、装置自动从存储空间中检测明文数据，并解析明文数据的伴随信息；所述伴随信息包括明文数据的加解密指令、SM1运算轮数指令以及加解密模式指令等控制类指令；
S13、当装置解析完成后，开始从存储空间中读取该明文数据，并依据该明文数据的控制指令，开始分配数据流进行运算；
S14、当装置运算完毕后，将运算得到的密文数据存入存储空间，并通知PCIE接口进行发送。
本实施例中，所述为满足PCIE高速数据所进行的多核心数据处理流程中，多个算法核能够同时独立工作，并享有独立的数据存储空间；所述为满足PCIE高速数据所进行的多核心数据处理流程具体包括如下内容，
S21、为数据流中的每路数据产生伴随Tag，该伴随Tag包含多个算法核的状态信息以及数据的长度信息；
S22、依据伴随Tag中是否存在待处理信息，为其分配空闲算法核，该空闲算法核调用SM1算法进行运算处理。
本实施例中，S21具体包括如下内容，
S211、数据流从PCIE接口输入数据，装置在存储空间内检测数据；
S212、依据存储空间写入的指针，进行数据统计；
S213、记录写入数据的初始地址指针，并关联多个算法核的状态信息；
S214、依据多个算法核的状态信息，将处于空闲状态的算法核的编号与数据初始地址和数据长度信息，产生固定格式的伴随Tag；
S215、每个算法核将依据固定格式的伴随Tag，将数据初始地址处理为长度大于0的数据。
本实施例中，S22具体包括如下内容，
S221、查询伴随Tag格式中的数据长度信息，长度大于0则表示有待处理信息；
S222、查询记录多个算法核状态信息的空闲状态索引表，将处于空闲状态的算法核置为忙状态，并将伴随Tag中有待处理信息(长度大于0)的地址分配给该算法核，该算法核调用SM1算法进行处理；若空闲状态索引表中所有算法核均为忙状态，则每隔一段周期进行轮询查询，直到查询到处于空闲状态的算法核；
S223、当分配给该算法核的数据处理完毕，则在收到处理完成的信号后，更新空闲状态索引表。
本实施例中，S222中，依据空闲状态索引表的索引编号按照固定优先级的方式查询处于空闲状态的算法核。
本实施例中，在传统SM1算法基础上，依据多核心处理需求，设计为三个独立结构，满足资源最少、性能优先的原则；因此将第三处理单元划分为数据处理单元、密钥处理单元和存储接口单元；
数据处理单元解决加密流程运算，依据多核需求，将内部数据处理占用资源较大、处理周期长的功能划分为独立的数据处理单元，该数据处理单元设置为流水方式，方便多数据流水处理，便于多核数据管理；
密钥处理单元解决密钥产生，依据多核需求，多个数据处理单元共享一个密钥处理单元，该密钥处理单元设置为流水方式，便于多核数据管理；
存储接口单元用于解决数据存入和读取，依据多核需求，数据处理单元在数据存入时将原始数据地址存入伴随Tag，每个算法核都有相应的伴随Tag(算法核与伴随Tag一一对应)，在数据处理完毕后，采用覆盖原始数据的方式，伴随Tag中地址信息索引保持不变，索引中的内容由原始数据变成加解密后的数据。
本实施例中，所述多核SM1算法共享的密钥独立处理流程具体为，多个算法核共享一个密钥处理单元，密钥处理单元依据每个算法核的密钥地址索引，从存储空间中读取密钥数据进行相关密钥运算，并将该次密钥运算结果下发到该算法核。
通过采用本发明公开的上述技术方案，得到了如下有益的效果：
本发明提供了一种基于PCIE接口高速数据流的SM1加解密装置，该加解密装置简化了处理器(cpu)对加密模块控制，处理器只要配置待处理数据及相关控制信息的地址，设备自动进行数据搬移。该加解密装置满足多核同时处理数据能力，提升运算效率。该加解密装置使用单独的秘钥产生模块，减少了秘钥产生的逻辑资源消耗。该加解密装置运算完成后自动dma写回到数据处理器内存区，数据搬移更高效，处理器更容易处理。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视本发明的保护范围。

Claims (8)

1.一种基于PCIE接口高速数据流的SM1加解密装置，其特征在于：装置包括，
第一处理单元；用于进行PCIE输出高速数据流接口处理流程；
第二处理单元；用于进行多核SM1算法共享的密钥独立处理流程；
第三处理单元；用于进行为满足PCIE高速数据所进行的多核心数据处理流程。
2.根据权利要求1所述的基于PCIE接口高速数据流的SM1加解密装置，其特征在于：所述PCIE输出高速数据流接口处理流程具体包括如下内容，
S11、从PCIE接口中获取待处理的明文数据以及控制数据，并采用DMA将待处理的明文数据以及控制数据搬移到装置内部的存储空间中；
S12、装置自动从存储空间中检测明文数据，并解析明文数据的伴随信息；所述伴随信息包括明文数据的加解密指令、SM1运算轮数指令以及加解密模式指令在内的控制指令；
S13、当装置解析完成后，开始从存储空间中读取该明文数据，并依据该明文数据的控制指令，开始分配数据流进行运算；
S14、当装置运算完毕后，将运算得到的密文数据存入存储空间，并通知PCIE接口进行发送。
3.根据权利要求1所述的基于PCIE接口高速数据流的SM1加解密装置，其特征在于：所述为满足PCIE高速数据所进行的多核心数据处理流程中，多个算法核能够同时独立工作，并享有独立的数据存储空间；所述为满足PCIE高速数据所进行的多核心数据处理流程具体包括如下内容，
S21、为数据流中的每路数据产生伴随Tag，该伴随Tag包含多个算法核的状态信息以及数据的长度信息；
S22、依据伴随Tag中是否存在待处理信息，为其分配空闲算法核，该空闲算法核调用SM1算法进行运算处理。
4.根据权利要求3所述的基于PCIE接口高速数据流的SM1加解密装置，其特征在于：S21具体包括如下内容，
S211、数据流从PCIE接口输入数据，装置在存储空间内检测数据；
S212、依据存储空间写入的指针，进行数据统计；
S213、记录写入数据的初始地址指针，并关联多个算法核的状态信息；
S214、依据多个算法核的状态信息，将处于空闲状态的算法核的编号与数据初始地址和数据长度信息，产生固定格式的伴随Tag；
S215、每个算法核将依据固定格式的伴随Tag，将数据初始地址处理为长度大于0的数据。
5.根据权利要求4所述的基于PCIE接口高速数据流的SM1加解密装置，其特征在于：S22具体包括如下内容，
S221、查询伴随Tag格式中的数据长度信息，长度大于0则表示有待处理信息；
S222、查询记录多个算法核状态信息的空闲状态索引表，将处于空闲状态的算法核置为忙状态，并将伴随Tag中有待处理信息的地址分配给该算法核，该算法核调用SM1算法进行处理；若空闲状态索引表中所有算法核均为忙状态，则每隔一段周期进行轮询查询，直到查询到处于空闲状态的算法核；
S223、当分配给该算法核的数据处理完毕，则在收到处理完成的信号后，更新空闲状态索引表。
6.根据权利要求5所述的基于PCIE接口高速数据流的SM1加解密装置，其特征在于：S222中，依据空闲状态索引表的索引编号按照固定优先级的方式查询处于空闲状态的算法核。
7.根据权利要求6所述的基于PCIE接口高速数据流的SM1加解密装置，其特征在于：将第三处理单元划分为数据处理单元、密钥处理单元和存储接口单元；
数据处理单元解决加密流程运算，依据多核需求，将内部数据处理占用资源较大、处理周期长的功能划分为独立的数据处理单元，该数据处理单元设置为流水方式，方便多数据流水处理，便于多核数据管理；
密钥处理单元解决密钥产生，依据多核需求，多个数据处理单元共享一个密钥处理单元，该密钥处理单元设置为流水方式，便于多核数据管理；
存储接口单元用于解决数据存入和读取，依据多核需求，数据处理单元在数据存入时将原始数据地址存入伴随Tag，每个算法核都有相应的伴随Tag，在数据处理完毕后，采用覆盖原始数据的方式，伴随Tag中地址信息索引保持不变，索引中的内容由原始数据变成加解密后的数据。
8.根据权利要求7所述的基于PCIE接口高速数据流的SM1加解密装置，其特征在于：所述多核SM1算法共享的密钥独立处理流程具体为，多个算法核共享一个密钥处理单元，密钥处理单元依据每个算法核的密钥地址索引，从存储空间中读取密钥数据进行相关密钥运算，并将该次密钥运算结果下发到该算法核。
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