CN114647399B - 一种低能耗高精度近似并行定宽乘法累加装置 - Google Patents

一种低能耗高精度近似并行定宽乘法累加装置 Download PDF

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CN114647399B CN202210541757.6A CN202210541757A CN114647399B CN 114647399 B CN114647399 B CN 114647399B CN 202210541757 A CN202210541757 A CN 202210541757A CN 114647399 B CN114647399 B CN 114647399B
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Abstract

本发明公开了一种低能耗高精度近似并行定宽乘法累加装置，包括输入截断补偿电路、基‑8布斯编码器和解码器电路、一级部分积压缩电路、二级部分积压缩电路和超前进位加法器电路。其中一级部分积压缩电路中权重为
Figure DEST_PATH_IMAGE001
的***树截断低位，次低2位使用近似4_2压缩器，高位使用精确压缩器；二级部分积压缩电路使用精确压缩器，且包含概率常数补偿部分，分别为对一级部分积截断的补偿，对使用近似4_2压缩器产生误差的补偿和对二级部分积截断的补偿。本发明通过使用截断和近似的方法降低了功耗，减少了硬件开销，同时对误差采用概率常数补偿策略，维持了较高的精度。

Description

一种低能耗高精度近似并行定宽乘法累加装置
技术领域
本发明涉及近似算术运算电路设计技术领域，具体而言涉及一种低能耗高精度近似并行定宽乘法累加装置。
背景技术
自2007年以来，摩尔定律、登纳德缩放定律等一系列半导体规律逐渐失效，在维持芯片同样能耗的情况下持续提高其性能变得十分困难。且现如今大数据处理和人工智能的重要性不断提高，这些应用需要海量的数据和复杂的计算，也就对高能效、高性能的通用计算引擎以及专用集成电路提出了更高的要求。现有许多应用如模式识别、视频处理、数据挖掘其本身存在容错能力，在此类应用存在的前提下，近似计算将计算精度作为新的维度引入设计空间，以满足应用要求为前提降低硬件开销和功耗，作为一种新的高能效设计方法被采用以缓解上述问题。
乘法累加单元作为数字信号处理器的重要计算单元，在卷积神经网络等类似应用中使用广泛。串行乘法累加单元由于其较小的硬件开销而备受青睐，但在对时延要求高的应用中的使用效果不尽如人意。仅管存在并行乘法累加单元，但针对这方面的研究较少，多通过复制单个乘法器和加法器来实现并行，硬件开销太大。发表于IEEE TRANSACTIONS ONCIRCUITS AND SYSTEMS的论文《A High-Performance and Energy-Efficient FIRAdaptive Filter Using Approximate Distributed Arithmetic Circuits》公开了一种基于分布式算法的自适应滤波器设计方法，其中误差计算模块与并行乘法累加单元的设计思路吻合，但近似手段较为粗糙，未能实现精度与硬件开销之间的有效平衡。
发明内容
本发明针对现有技术中的不足，提供一种低能耗高精度近似并行定宽乘法累加装置，目的是在原有设计上改进近似和截断策略，降低功耗，减小硬件开销，并维持较高精度。
为实现上述目的，本发明采用以下技术方案：
一种低能耗高精度近似并行定宽乘法累加装置，所述乘法累加装置包括输入截断补偿电路、基-8布斯编码器和解码器电路、一级部分积压缩电路、二级部分积压缩电路和超前进位加法器电路；
所述输入截断补偿电路对导入的两组长度为
Figure 323812DEST_PATH_IMAGE001
、每组元素数为
Figure 105954DEST_PATH_IMAGE002
的数据分别做以 下处理：截断低
Figure 526571DEST_PATH_IMAGE003
位，k的取值根据对精度的具体要求而定，取值范围为
Figure 327037DEST_PATH_IMAGE004
，在第
Figure 174907DEST_PATH_IMAGE005
位 上补1，最终
Figure 834559DEST_PATH_IMAGE006
位结果输出至基-8布斯编码器和解码器电路；
所述基-8布斯编码器和解码器电路包括N组基-8布斯编码器、近似解码加法器和传统解码器；基-8布斯编码器将其中一组输入截断补偿电路的输出按三位一组划分进行编码，将编码结果输出到传统解码器；近似解码加法器对另一组输入截断补偿电路的输出进行计算；传统解码器对基-8布斯编码器与近似解码加法器的结果进行处理以生成部分积，输出到一级部分积压缩电路中；
所述一级部分积压缩电路包含
Figure 901609DEST_PATH_IMAGE007
个一级***树，每一个一级华莱 士树的大小都为
Figure 963106DEST_PATH_IMAGE008
，每一个一级***树均为规则矩形；将每个一级*** 树分三段做近似处理，对一权重为
Figure 716299DEST_PATH_IMAGE009
的一级***树，截断低
Figure 722301DEST_PATH_IMAGE010
位，次低2位使用近似 4_2压缩器压缩，剩余高位用精确加法器压缩成两行，仅将所有一级***树的精确加法器 压缩结果输出到二级部分积压缩电路；
所述二级部分积压缩电路包含二级***树和概率常数补偿模块，概率常数补偿 模块用于对一级部分积截断、使用近似4_2压缩器产生的误差、二级部分积截断进行补偿， 得到截断和近似的常数补偿部分数据；二级***树使用精确加法器将接收到的输入数据 与常数补偿部分数据压缩成两行，取
Figure 484720DEST_PATH_IMAGE011
位输出到超前进位加法器电路；
所述超前进位加法器电路将二级部分积压缩电路的输出结果相加，保留
Figure 400724DEST_PATH_IMAGE011
位以产 生最终乘法累加装置的输出结果。
为优化上述技术方案，采取的具体措施还包括：
进一步地，所述基-8布斯编码器包括五个输出信号，使用
Figure 200184DEST_PATH_IMAGE012
，
Figure 568848DEST_PATH_IMAGE013
，
Figure 869380DEST_PATH_IMAGE014
，
Figure 905469DEST_PATH_IMAGE015
分 别表示其输入信号的最高位、次高位、次低位和最低位，表达式分别为：
Figure 125097DEST_PATH_IMAGE016
；
Figure 981058DEST_PATH_IMAGE017
；
Figure 85280DEST_PATH_IMAGE018
；
Figure 349777DEST_PATH_IMAGE019
；
Figure 615673DEST_PATH_IMAGE020
；
所述传统解码器仅产生在一级部分积压缩电路中被精确压缩和近似压缩的部分 积，表达式为：
Figure 958930DEST_PATH_IMAGE021
，其中
Figure 725898DEST_PATH_IMAGE022
为近似 解码加法器输入的第
Figure DEST_PATH_IMAGE023
位，
Figure 205421DEST_PATH_IMAGE024
为近似解码加法器输出的第
Figure 517584DEST_PATH_IMAGE023
位。
进一步地，所述近似解码加法器对输入数据的低
Figure 348137DEST_PATH_IMAGE025
位做两位一组的近似累加，p 为根据精度要求决定的非负整数，公式为：
Figure 794162DEST_PATH_IMAGE026
，
Figure 252825DEST_PATH_IMAGE027
，
Figure 126103DEST_PATH_IMAGE028
，其 中
Figure 443952DEST_PATH_IMAGE029
表示输入y的第
Figure 693668DEST_PATH_IMAGE030
位，
Figure DEST_PATH_IMAGE031
为输入进位，
Figure 990526DEST_PATH_IMAGE032
为输出进位，
Figure 34705DEST_PATH_IMAGE033
为最终和的第
Figure 964484DEST_PATH_IMAGE030
位；对输入数据 的第
Figure 752311DEST_PATH_IMAGE034
和
Figure 60933DEST_PATH_IMAGE035
低位附加误差恢复电路，公式为：
Figure 151380DEST_PATH_IMAGE036
，
Figure 443821DEST_PATH_IMAGE037
，
Figure 769760DEST_PATH_IMAGE038
，其中
Figure 57522DEST_PATH_IMAGE039
为最终和的第
Figure 709083DEST_PATH_IMAGE030
位的误差恢复信号，
Figure 223241DEST_PATH_IMAGE040
和
Figure 352871DEST_PATH_IMAGE041
分别为恢复后的第
Figure 33424DEST_PATH_IMAGE042
位最终和和输出进位；使用行波进位加法器对输入数据的高位做累 加。
进一步地，在一级部分积压缩电路中使用的近似4_2压缩器公式为：
Figure 590307DEST_PATH_IMAGE043
，
Figure 591761DEST_PATH_IMAGE044
，其中
Figure 649716DEST_PATH_IMAGE045
为***树第i列的四个输 入；精确加法器包括精确全加器和精确半加器；每一行部分积的符号补偿位不计入*** 树，通过常数补偿方法减小误差。
进一步地，所述二级部分积压缩电路在确定输入符号的情况下对符号位做统一处理：在仅保留数值位的前提下，在一级部分积压缩器的最低位压缩树任意一输出的高位添加111，次低位和次高位压缩树任意一输出的高位添加110。
进一步地，所述一级部分积截断的补偿的过程包括：
假设输入呈均匀分布：
Figure 53015DEST_PATH_IMAGE046
；
其中
Figure 515221DEST_PATH_IMAGE047
为输入信号x的第m位。截位补偿之后每一位的概率为：
Figure 879337DEST_PATH_IMAGE048
；
对其中一组操作数做基-8布斯编码，根据编码规则在最低位补0，编码结果概率如下：
Figure 350770DEST_PATH_IMAGE049
；
Figure 342997DEST_PATH_IMAGE050
；
Figure 631895DEST_PATH_IMAGE051
；
其中
Figure 607942DEST_PATH_IMAGE052
为布斯编码结果的第
Figure 351907DEST_PATH_IMAGE030
位。当布斯编码值为
Figure 103700DEST_PATH_IMAGE053
时，在解码过程中需要用 到近似解码加法器的输出
Figure 173287DEST_PATH_IMAGE054
，因此需要计算
Figure 636629DEST_PATH_IMAGE054
每一位的概率，根据近似解码加法器的特性 得到：
Figure 308919DEST_PATH_IMAGE055
；
其中
Figure 541317DEST_PATH_IMAGE056
为
Figure 47385DEST_PATH_IMAGE054
的第
Figure 732444DEST_PATH_IMAGE023
位。计算出部分积的期望如下：
Figure 959157DEST_PATH_IMAGE057
其中下标n表示两组输入向量的第n个元素的运算结果，上标i或j表示该数的第i 或j个二进制位，
Figure 46062DEST_PATH_IMAGE058
为权重为
Figure 723031DEST_PATH_IMAGE009
的压缩树的第
Figure DEST_PATH_IMAGE059
行第
Figure 754441DEST_PATH_IMAGE023
列部分积；符号修正位的期望恒为 0.5，
Figure 643900DEST_PATH_IMAGE060
。
进一步地，所述对使用近似4_2压缩器的补偿包括：
使用δ表示实际输出和准确输出之间的误差，计算得到误差期望为
Figure 224791DEST_PATH_IMAGE061
；
Figure 72662DEST_PATH_IMAGE062
表示模式
Figure 732313DEST_PATH_IMAGE063
发生的概率，
Figure 550097DEST_PATH_IMAGE064
，
Figure 346014DEST_PATH_IMAGE065
表示 误差，
Figure 364786DEST_PATH_IMAGE066
；具体补偿值为各个误差期望的和。
进一步地，根据近似4_2压缩器的输出值期望对二级部分积截断做常数补偿：
Figure 511733DEST_PATH_IMAGE067
，
Figure 883940DEST_PATH_IMAGE068
。
进一步地，所述超前进位加法器的输入为
Figure 799943DEST_PATH_IMAGE011
位，分为四位一组，组内为行波进位加 法器，组间为超前进位加法器。
进一步地，所述一级部分积压缩电路和二级部分积压缩电路采用符号拓展消除法。所述的符号拓展消除法利用2进制运算非0即1的特点，对部分积压缩电路的输入的符号位做统一处理，将负值转换到最高的一位，便于随后的全正值的压缩处理。
本发明的有益效果是：
本发明的低能耗高精度近似并行定宽乘法累加装置，采用分布式算法提高乘法累加单元的并行度，有效提高了电路性能，同时采用截断和近似手段，减少电路复杂度的同时降低功耗，采用常数补偿策略以极小的硬件开销换取精度。截断部分积不仅节省了压缩器，缩短了超前进位加法器的关键路径长度，还节省了生成被截断部分积的传统布斯解码器，大大节省了硬件开销。
附图说明
图1是本发明的低能耗高精度近似并行定宽乘法累加装置的结构示意图。
图2a是以
Figure 724037DEST_PATH_IMAGE069
，
Figure 482915DEST_PATH_IMAGE070
为例的一级***压缩树-0的结构示意图。
图2b是以
Figure 517867DEST_PATH_IMAGE069
，
Figure 553956DEST_PATH_IMAGE070
为例的一级***压缩树-1的结构示意图。
图2c是以
Figure 22852DEST_PATH_IMAGE069
，
Figure 144392DEST_PATH_IMAGE070
为例的一级***压缩树-2的结构示意图。
图2d是以
Figure 983035DEST_PATH_IMAGE069
，
Figure 732685DEST_PATH_IMAGE070
为例的一级***压缩树-3的结构示意图。
图3是以
Figure 264161DEST_PATH_IMAGE069
，
Figure 607417DEST_PATH_IMAGE070
为例的二级部分积压缩树示意图。
具体实施方式
现在结合附图对本发明作进一步详细的说明。
需要注意的是，发明中所引用的如“上”、“下”、“左”、“右”、“前”、“后”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。
图1是本发明的低能耗高精度近似并行定宽乘法累加装置的结构示意图。参见图1，该乘法累加装置包括输入截断补偿电路、基-8布斯编码器和解码器电路、一级部分积压缩电路、二级部分积压缩电路和超前进位加法器电路。
输入截断补偿电路是将并行乘法累加单元的两组长度为
Figure 125117DEST_PATH_IMAGE011
，每组元素数为
Figure 870219DEST_PATH_IMAGE071
的输 入截断低
Figure 572596DEST_PATH_IMAGE003
位，并在第
Figure 262204DEST_PATH_IMAGE005
位上补1，最终
Figure 708228DEST_PATH_IMAGE006
位结果输出到基-8布斯编码器和解码 器电路。
基-8布斯编码器和解码器电路是将其中一组输入按三位一组划分进行编码，另一 组输入近似解码加法器，编码结果与产生的
Figure 307837DEST_PATH_IMAGE054
输出到传统解码器，生成部分积，之后输出 到一级部分积压缩电路中。
一级部分积压缩电路包含
Figure 181115DEST_PATH_IMAGE007
个***树，每一个***树的大小都 为
Figure 607286DEST_PATH_IMAGE008
，每一个一级***树均为规则矩形，将一级***树分三段做近似处 理，对一权重为
Figure 591423DEST_PATH_IMAGE009
的***树，截断低
Figure 311117DEST_PATH_IMAGE010
位，次低2位使用近似4_2压缩器压缩，剩余高 位用精确加法器压缩成两行，仅将所有***树的精确加法器压缩结果输出到二级部分积 压缩电路。
二级部分积压缩电路包含1个***树，使用精确加法器将输入与截断和近似的 常数补偿部分压缩成两行，取
Figure 479930DEST_PATH_IMAGE011
位输出到超前进位加法器电路。
超前进位加法器电路将二级部分积压缩电路的结果相加，保留
Figure 19496DEST_PATH_IMAGE011
位以产生最终乘 法累加单元的结果。
（一）基-8布斯编码器和解码器电路
基-8布斯编码器和解码器电路包括基-8布斯编码器、近似解码加法器和传统解码器。
基-8布斯编码器有五个输出信号，表达式为：
Figure 807323DEST_PATH_IMAGE016
；
Figure 256890DEST_PATH_IMAGE072
；
Figure 471971DEST_PATH_IMAGE073
；
Figure 233254DEST_PATH_IMAGE019
；
Figure 949406DEST_PATH_IMAGE074
。
解码器由产生
Figure 378113DEST_PATH_IMAGE054
的近似解码加法器和传统解码器构成，仅产生在一级部分积压缩 电路中被精确压缩和近似压缩的部分积，表达式为：
Figure 498516DEST_PATH_IMAGE021
。
近似解码加法器对低
Figure 652154DEST_PATH_IMAGE025
位采用两位一组近似累加，公式为：
Figure 781784DEST_PATH_IMAGE026
，
Figure 64998DEST_PATH_IMAGE027
，
Figure 746515DEST_PATH_IMAGE028
；同时对第
Figure 747969DEST_PATH_IMAGE034
和
Figure 681290DEST_PATH_IMAGE035
低位附加误差恢复电路，公式为：
Figure 428797DEST_PATH_IMAGE036
，
Figure 422161DEST_PATH_IMAGE037
，
Figure 910911DEST_PATH_IMAGE038
，高位使用行波进位加法器做累加。
（二）一级部分积压缩电路
在一级部分积压缩电路中使用的近似4_2压缩器公式为：
Figure 241399DEST_PATH_IMAGE043
，
Figure 499205DEST_PATH_IMAGE044
；精确加法器包括精确全加器和精确半加器；每一行部分积的符号补 偿位不计入***树，通过常数补偿方法减小误差。
（三）二级部分积压缩电路
二级部分积压缩电路中的常数概率补偿包括三部分，分别是对一级部分积截断的补偿，对使用近似4_2压缩器产生误差的补偿和对二级部分积截断的补偿。
（1）第一部分：对一级部分积截断的补偿。
假设输入呈均匀分布，即(此处省略下标，因为所有输入的概率均相同)：
Figure 663470DEST_PATH_IMAGE046
；
截位补偿之后每一位的概率为(为方便起见所有输入除以
Figure 373937DEST_PATH_IMAGE075
)：
Figure 757382DEST_PATH_IMAGE048
；
对其中一组操作数做基-8布斯编码，根据编码规则需在最低位补0。由于最低位编码输入的低两位恒为(1,0)，因此与其他位编码结果概率不同，需分开考虑。编码结果概率如下（正负概率相同）：
Figure 135274DEST_PATH_IMAGE049
；
Figure 63916DEST_PATH_IMAGE050
；
Figure 527258DEST_PATH_IMAGE051
；
为得到部分积的概率，还需要计算
Figure 340493DEST_PATH_IMAGE054
每一位的概率，根据近似解码加法器的特性 可得：
Figure 572892DEST_PATH_IMAGE055
；
根据上式可计算出部分积的期望如下：
Figure 423167DEST_PATH_IMAGE076
其中
Figure 373806DEST_PATH_IMAGE058
为权重为
Figure 990732DEST_PATH_IMAGE009
的压缩树的第
Figure 936691DEST_PATH_IMAGE059
行，第
Figure 613660DEST_PATH_IMAGE023
列部分积；其中符号修正位的期望恒 为0.5，即
Figure 786015DEST_PATH_IMAGE077
。
（2）第二部分：对使用近似4_2压缩器的补偿。
使用
Figure 314955DEST_PATH_IMAGE063
表示输入的不同模式，有
Figure 256366DEST_PATH_IMAGE064
；使用
Figure 838657DEST_PATH_IMAGE065
表示误差， 有
Figure 622942DEST_PATH_IMAGE066
；使用
Figure 316092DEST_PATH_IMAGE062
表示
Figure 377588DEST_PATH_IMAGE063
发生的概率，则误差期望为
Figure 271726DEST_PATH_IMAGE061
。具体补偿值为各个误差期望的和。
（3）第三部分：对二级部分积截断的补偿。
这一部分的误差来自二级部分积压缩电路截断了近似4_2压缩器的输出结果，这 一部分根据输出值期望做常数补偿：
Figure 418674DEST_PATH_IMAGE067
，
Figure 649935DEST_PATH_IMAGE068
。
（四）超前进位加法器
超前进位加法器输入为
Figure 690572DEST_PATH_IMAGE011
位，分为四位一组，组内为行波进位加法器，组间为超前 进位加法器。
下面以
Figure 880245DEST_PATH_IMAGE078
，
Figure 763756DEST_PATH_IMAGE079
为例，结合附图对本发明实施例的乘法累加装置作更进一 步的说明。
该
Figure 172610DEST_PATH_IMAGE078
，
Figure 943120DEST_PATH_IMAGE079
的低功耗近似并行定宽乘法累加单元，其结构包括输入截断补 偿电路、基-8布斯编码器和解码器电路、一级部分积压缩电路、二级部分积压缩电路和超前 进位加法器电路。
输入截断补偿电路是将并行乘法累加单元的两组长度为16的输入截断低5位，并在第4位上补1，最终12位结果输出到基-8布斯编码器和解码器电路。只需对其中一组输入做基-8编码，按照三位一组划分，另一组输入同时送入近似解码加法器，计算3x，接着将他们送入传统解码器，仅产生一级部分积压缩电路压缩的部分，结果根据编码权重送入对应权重不同的一级***压缩树，如图1所示。图1中一级***树-0表示一级部分积压缩电路中的最低位***树，一级***树-1表示一级部分积压缩电路中的次低位***树，以此类推。该一级部分积压缩电路共有4个***树，每个***树为14*8的矩形，如图2a-图2d所示。将一级部分积压缩电路的结果根据权重进行移位，输入二级部分积压缩电路，使用精确加法器压缩至两行，最终取低16位送入超前进位加法器，结果也取低16位为最终定宽输出。
基-8布斯编码器有五个输出信号，表达式为：
Figure 303694DEST_PATH_IMAGE016
；
Figure 284288DEST_PATH_IMAGE017
；
Figure 122931DEST_PATH_IMAGE018
；
Figure 13527DEST_PATH_IMAGE019
；
Figure 545002DEST_PATH_IMAGE020
；
解码器由产生
Figure 498046DEST_PATH_IMAGE054
的近似解码加法器和传统解码器构成，仅产生在一级部分积压缩 电路中被精确压缩和近似压缩的部分积，表达式为：
Figure 405959DEST_PATH_IMAGE021
。
近似解码加法器对低4位采用两位一组近似累加，公式为：
Figure 151061DEST_PATH_IMAGE026
，
Figure 978072DEST_PATH_IMAGE027
，
Figure 543045DEST_PATH_IMAGE028
；同时对最低3位和最低4位附加误差恢复电路，公式为：
Figure 723491DEST_PATH_IMAGE036
，
Figure 962580DEST_PATH_IMAGE037
，
Figure 835858DEST_PATH_IMAGE038
；高位使用行波进位加法器做累加。
如图2a-图2d所示，对一级部分积压缩电路的四个***树均做符号拓展处理，最终控制两个输出符号为一正一负。最低位压缩树截断低8位，次低位压缩树截断低5位,次高位压缩树截断低2位，最高位压缩树不截断，除最高位压缩树以外，所有压缩树的次高2位使用近似4_2压缩器，最高位压缩树的最低1位使用近似4_2压缩器，其余高位用精确加法器压缩成两行，仅将所有压缩树的精确加法器压缩结果输入到二级部分积压缩电路。
在一级部分积压缩电路中使用的近似4_2压缩器公式为：
Figure 888128DEST_PATH_IMAGE043
，
Figure 996898DEST_PATH_IMAGE044
；精确加法器包括精确全加器和精确半加器。每一行部分积的符号补 偿位不计入压缩树，通过常数补偿方法减小误差。
作为本实施方式的进一步优化方案，二级部分积压缩电路在确定输入符号的情况下对符号位做统一处理：在仅保留数值位的前提下，在一级部分积压缩器的最低位压缩树任意一输出的高位添加“111”，次低位和次高位压缩树任意一输出的高位添加“110”，如图3所示。
作为本实施方式的进一步优化方案，二级部分积压缩器包含对截断与近似的常数补偿部分，该常数补偿由理论概率推导得到：在二级部分积压缩树的第2位和第4位补1，如图3所示。最终16位结果送入超前进位加法器。
超前进位加法器输入为16位，分为四位一组，组内为行波进位加法器，组间为超前进位加法器，取低16位作为最终近似乘法累加单元的定宽结果。
最终该改进设计相比原设计功率延时积降低25%，比全精度副本功率延时积降低80%，比未采用补偿的副本平均错误距离降低58%。
尽管已描述了本说明书实施例的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本说明书实施例范围的所有变更和修改。
显然，本领域的技术人员可以对本说明书实施例进行各种改动和变型而不脱离本说明书实施例的精神和范围。这样，倘若本说明书实施例的这些修改和变型属于本说明书实施例权利要求及其等同技术的范围之内，则本说明书实施例也意图包含这些改动和变型在内。

Claims (9)

1.一种低能耗高精度近似并行定宽乘法累加装置，其特征在于，所述乘法累加装置包括输入截断补偿电路、基-8布斯编码器和解码器电路、一级部分积压缩电路、二级部分积压缩电路和超前进位加法器电路；
所述输入截断补偿电路对导入的两组长度为
Figure DEST_PATH_IMAGE002
、每组元素数为
Figure DEST_PATH_IMAGE004
的数据分别做以下处理：截断低
Figure DEST_PATH_IMAGE006
位，k的取值根据对精度的具体要求而定，取值范围为
Figure DEST_PATH_IMAGE008
，在第
Figure DEST_PATH_IMAGE010
位上补1，最终
Figure DEST_PATH_IMAGE012
位结果输出至基-8布斯编码器和解码器电路；
所述基-8布斯编码器和解码器电路包括N组基-8布斯编码器、近似解码加法器和传统解码器；基-8布斯编码器将其中一组输入截断补偿电路的输出按三位一组划分进行编码，将编码结果输出到传统解码器；近似解码加法器对另一组输入截断补偿电路的输出进行计算；传统解码器对基-8布斯编码器与近似解码加法器的结果进行处理以生成部分积，输出到一级部分积压缩电路中；
所述一级部分积压缩电路包含
Figure DEST_PATH_IMAGE014
个一级***树，每一个一级***树的大小都为
Figure DEST_PATH_IMAGE016
，每一个一级***树均为规则矩形；将每个一级***树分三段做近似处理，对一权重为
Figure DEST_PATH_IMAGE018
的一级***树，截断低
Figure DEST_PATH_IMAGE020
位，次低2位使用近似4_2压缩器压缩，剩余高位用精确加法器压缩成两行，仅将所有一级***树的精确加法器压缩结果输出到二级部分积压缩电路；
所述二级部分积压缩电路包含二级***树和概率常数补偿模块，概率常数补偿模块用于对一级部分积截断、使用近似4_2压缩器产生的误差、二级部分积截断进行补偿，得到截断和近似的常数补偿部分数据；二级***树使用精确加法器将接收到的输入数据与常数补偿部分数据压缩成两行，取
Figure DEST_PATH_IMAGE022
位输出到超前进位加法器电路；
所述超前进位加法器电路将二级部分积压缩电路的输出结果相加，保留
Figure 709973DEST_PATH_IMAGE022
位以产生最终乘法累加装置的输出结果。
2.根据权利要求1所述的低能耗高精度近似并行定宽乘法累加装置，其特征在于，所述基-8布斯编码器包括五个输出信号，使用
Figure DEST_PATH_IMAGE024
，
Figure DEST_PATH_IMAGE026
，
Figure DEST_PATH_IMAGE028
，
Figure DEST_PATH_IMAGE030
分别表示其输入信号的最高位、次高位、次低位和最低位，表达式分别为：
Figure DEST_PATH_IMAGE032
；
Figure DEST_PATH_IMAGE034
；
Figure DEST_PATH_IMAGE036
；
Figure DEST_PATH_IMAGE038
；
Figure DEST_PATH_IMAGE040
；
所述传统解码器仅产生在一级部分积压缩电路中被精确压缩和近似压缩的部分积，表达式为：
Figure DEST_PATH_IMAGE042
，其中
Figure DEST_PATH_IMAGE044
为近似解码加法器输入的第
Figure DEST_PATH_IMAGE046
位，
Figure DEST_PATH_IMAGE048
为近似解码加法器输出的第
Figure 486168DEST_PATH_IMAGE046
位。
3.根据权利要求1所述的低能耗高精度近似并行定宽乘法累加装置，其特征在于，所述近似解码加法器对输入数据的低
Figure DEST_PATH_IMAGE050
位做两位一组的近似累加，p为根据精度要求决定的非负整数，公式为：
Figure DEST_PATH_IMAGE052
，
Figure DEST_PATH_IMAGE054
，
Figure DEST_PATH_IMAGE056
，其中
Figure DEST_PATH_IMAGE058
表示输入y的第
Figure DEST_PATH_IMAGE060
位，
Figure DEST_PATH_IMAGE062
为输入进位，
Figure DEST_PATH_IMAGE064
为输出进位，
Figure DEST_PATH_IMAGE066
为最终和的第
Figure 233281DEST_PATH_IMAGE060
位；对输入数据的第
Figure DEST_PATH_IMAGE068
和
Figure DEST_PATH_IMAGE070
低位附加误差恢复电路，公式为：
Figure DEST_PATH_IMAGE072
，
Figure DEST_PATH_IMAGE074
，
Figure DEST_PATH_IMAGE076
，其中
Figure DEST_PATH_IMAGE078
为最终和的第
Figure 18704DEST_PATH_IMAGE060
位的误差恢复信号，
Figure DEST_PATH_IMAGE080
和
Figure DEST_PATH_IMAGE082
分别为恢复后的第
Figure DEST_PATH_IMAGE084
位最终和和输出进位；使用行波进位加法器对输入数据的高位做累加。
4.根据权利要求3所述的低能耗高精度近似并行定宽乘法累加装置，其特征在于，在一级部分积压缩电路中使用的近似4_2压缩器输出信号的公式为：
Figure DEST_PATH_IMAGE086
，
Figure DEST_PATH_IMAGE088
，其中
Figure DEST_PATH_IMAGE090
为***树第
Figure 239601DEST_PATH_IMAGE060
列的四个输入；精确加法器包括精确全加器和精确半加器；每一行部分积的符号补偿位不计入***树，通过常数补偿方法减小误差。
5.根据权利要求1所述的低能耗高精度近似并行定宽乘法累加装置，其特征在于，所述二级部分积压缩电路在确定输入符号的情况下对符号位做统一处理：在仅保留数值位的前提下，在一级部分积压缩器的最低位压缩树任意一输出的高位添加111，次低位和次高位压缩树任意一输出的高位添加110。
6.根据权利要求1所述的低能耗高精度近似并行定宽乘法累加装置，其特征在于，所述一级部分积截断的补偿的过程包括：
假设输入呈均匀分布：
Figure DEST_PATH_IMAGE092
；
其中
Figure DEST_PATH_IMAGE094
为输入信号x的第m位；截位补偿之后每一位的概率为：
Figure DEST_PATH_IMAGE096
；
对其中一组操作数做基-8布斯编码，根据编码规则在最低位补0，编码结果概率如下：
Figure DEST_PATH_IMAGE098
；
Figure DEST_PATH_IMAGE100
；
Figure DEST_PATH_IMAGE102
；
其中
Figure DEST_PATH_IMAGE104
为布斯编码结果的第
Figure 763861DEST_PATH_IMAGE060
位；当布斯编码值为
Figure DEST_PATH_IMAGE106
时，采用近似解码加法器的输出
Figure DEST_PATH_IMAGE108
进行解码，计算
Figure 578364DEST_PATH_IMAGE108
每一位的概率，根据近似解码加法器的特性得到：
Figure DEST_PATH_IMAGE110
；
其中
Figure DEST_PATH_IMAGE112
为
Figure 839581DEST_PATH_IMAGE108
的第
Figure 288886DEST_PATH_IMAGE046
位；计算出部分积的期望如下：
Figure DEST_PATH_IMAGE114
其中下标n表示两组输入向量的第n个元素的运算结果，上标i或j表示该数的第i或j个二进制位，
Figure DEST_PATH_IMAGE116
为权重为
Figure 328255DEST_PATH_IMAGE018
的压缩树的第
Figure DEST_PATH_IMAGE118
行第
Figure 613743DEST_PATH_IMAGE046
列部分积；符号修正位的期望恒为0.5，
Figure DEST_PATH_IMAGE120
。
7.根据权利要求4所述的低能耗高精度近似并行定宽乘法累加装置，其特征在于，对使用近似4_2压缩器的补偿包括：
使用
Figure DEST_PATH_IMAGE122
表示实际输出和准确输出之间的误差，计算得到误差期望为
Figure DEST_PATH_IMAGE124
；
Figure DEST_PATH_IMAGE126
表示模式
Figure DEST_PATH_IMAGE128
发生的概率，
Figure DEST_PATH_IMAGE130
，
Figure DEST_PATH_IMAGE132
表示误差，
Figure DEST_PATH_IMAGE134
；具体补偿值为各个误差期望的和。
8.根据权利要求7所述的低能耗高精度近似并行定宽乘法累加装置，其特征在于，根据近似4_2压缩器的输出值期望对二级部分积截断做常数补偿：
Figure DEST_PATH_IMAGE136
，
Figure DEST_PATH_IMAGE138
。
9.根据权利要求1所述的低能耗高精度近似并行定宽乘法累加装置，其特征在于，所述超前进位加法器的输入为
Figure 334443DEST_PATH_IMAGE022
位，分为四位一组，组内为行波进位加法器，组间为超前进位加法器。
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