CN112860219B - 并行乘法器及其工作方法 - Google Patents

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Abstract

本发明实施例提供了一种并行乘法器及其工作方法，其中，该并行乘法器包括：编码解码电路，用于对NR4SD+的数字集进行编码和解码处理，得到部分积阵列；约简树结构，连接所述编码解码电路，用于对所述部分积阵列中除最后两个部分积行之外的部分进行累加处理；改进后的平方根选择进位加法器，连接所述约简树结构，用于对所述部分积阵列的最后两个部分积行进行加法处理，其中，改进后的平方根选择进位加法器包括全加器、半加器和第一定制组合电路，所述第一定制组合电路包括数字电路器件。该方案可以提高时序，同时，减小了面积，有利于并行乘法器满足高性能的时序要求。

Description

并行乘法器及其工作方法
技术领域
本发明涉及数字信号处理技术领域，特别涉及一种并行乘法器及其工作方法。
背景技术
数字乘法器被广泛地应用于微处理器、多媒体和数字信号处理器、等产品中。典型的数字信号处理器功能包括卷积、数字滤波、信号转换；这些功能需要各种乘法器。另外，在基于智能型体系结构的芯片中，需要大量的乘法器和乘加器。因此，一种性能优越的通用乘法器，(从而衍生出其他的子乘法器)，是工业界和学术界迫切需要的。衡量乘法器性能的标准包括：关键路径延时、面积、功耗、功耗延时积、面积延时积等。
当前的乘法器包括串行乘法器和并行乘法器。而串行乘法器的时序通常比较差，无法满足高性能的要求。因此，在满足延时要求的情况下，降低并行乘法器的面积和功耗是目前研究的焦点。
并行乘法器的架构分为三部分：1.部分积的产生；2.部分积的累加；3.最后两个部分积行的快速加法。关于最后两个部分积行的快速加法，现有技术是基于传统的平方根进位选择加法器进行的，图1展示了线性进位选择加法器的结构，如果每级的级深线性增加，就是平方根进位选择加法器。但是，由图1可知，传统的平方根进位选择加法器的时序比较差且面积比较大，使得影响并行乘法器的面积，进而不利于并行乘法器满足高性能的时序要求。
发明内容
本发明实施例提供了一种并行乘法器，以解决现有技术中并行乘法器面积大、时序差的技术问题。该并行乘法器包括：
编码解码电路，用于对NR4SD+的数字集进行编码和解码处理，得到部分积阵列；
约简树结构，连接所述编码解码电路，用于对所述部分积阵列中除最后两个部分积行之外的部分进行累加处理；
改进后的平方根选择进位加法器，连接所述约简树结构，用于对所述部分积阵列的最后两个部分积行进行加法处理，其中，改进后的平方根选择进位加法器包括全加器、半加器和第一定制组合电路，所述第一定制组合电路包括数字电路器件。
本发明实施例还提供了一种并行乘法器的工作方法，以解决现有技术中并行乘法器面积大、时序差的技术问题。该方法包括：
通过所述编码解码电路对NR4SD+的数字集进行编码和解码处理，得到部分积阵列；
通过所述约简树结构对所述部分积阵列中除最后两个部分积行之外的部分进行累加处理；
通过改进后的平方根选择进位加法器对所述部分积阵列的最后两个部分积行进行加法处理，其中，改进后的平方根选择进位加法器包括全加器、半加器和第一定制组合电路，所述第一定制组合电路包括数字电路器件。
在本发明实施例中，提出了对NR4SD+的数字集进行编码和解码处理，得到部分积阵列，与现有技术相比，其数值集比改进的波兹编码少1位，有利于减小产生部分积的电路面积，此外，通过约简树结构对部分积阵列中除最后两个部分积行之外的部分进行累加处理，在对部分积阵列的最后两个部分积行进行加法处理的过程中，提出了改进后的平方根选择进位加法器，改进后的平方根选择进位加法器包括全加器、半加器和第一定制组合电路，第一定制组合电路包括数字电路器件，与传统的平方根进位选择加法器相比，可以提高时序，同时，减小了面积，有利于并行乘法器满足高性能的时序要求。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，并不构成对本发明的限定。在附图中：
图1是现有技术中的一种线性进位选择加法器的结构示意图；
图2是本发明实施例提供的一种并行乘法器的结构框图；
图3是本发明实施例提供的一种对部分积阵列的最后两个部分积行实施改进后的平方根选择进位加法器的结构示意图；
图4是本发明实施例提供的一种上述并行乘法器的计算过程的原理示意图；
图5是现有技术中的一种NR4SD-1位编码电路示意图；
图6是现有技术中的一种NR4SD+1位编码电路示意图；
图7是现有技术中的一种NR4SD-位宽级编码电路示意图；
图8是现有技术中的一种NR4SD+位宽级编码电路示意图；
图9是现有技术中的一种NR4SD-解码电路示意图；
图10是现有技术中的一种NR4SD+解码电路示意图；
图11是本发明实施例提供的一种编码、解码的结构示意图；
图12是现有技术中的一种波兹编码得到的部分积阵列的示意图；
图13是现有技术中的一种波兹编码所用的编码解码电路算子示意图；
图14是本发明实施例提供的一种优化后的部分积阵列的示意图；
图15是现有技术中的约简树的树形结构示意图；
图16是本发明实施例提供的一种并行乘法器的工作方法。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施方式和附图，对本发明做进一步详细说明。在此，本发明的示意性实施方式及其说明用于解释本发明，但并不作为对本发明的限定。
在本发明实施例中，提供了一种并行乘法器，如图2所示，该并行乘法器包括：
编码解码电路202，用于对NR4SD+的数字集进行编码和解码处理，得到部分积阵列；
约简树结构204，连接所述编码解码电路，用于对所述部分积阵列中除最后两个部分积行之外的部分进行累加处理；
改进后的平方根选择进位加法器206，连接所述约简树结构，用于对所述部分积阵列的最后两个部分积行进行加法处理，其中，改进后的平方根选择进位加法器包括全加器、半加器和第一定制组合电路，所述第一定制组合电路包括数字电路器件。
由图2所示可知，在本发明实施例中，提出了对NR4SD+的数字集进行编码和解码处理，得到部分积阵列，与现有技术相比，其数值集比改进的波兹编码少1位，有利于减小产生部分积的电路面积，此外，通过约简树结构对部分积阵列中除最后两个部分积行之外的部分进行累加处理，在对部分积阵列的最后两个部分积行进行加法处理的过程中，提出了改进后的平方根选择进位加法器，改进后的平方根选择进位加法器包括全加器、半加器和第一定制组合电路，第一定制组合电路包括数字电路器件，与传统的平方根进位选择加法器相比，可以提高时序，同时，减小了面积，有利于并行乘法器满足高性能的时序要求。
具体实施时，为了实现在对部分积阵列的最后两个部分积行进行快速加法处理的过程中，提高平方根选择进位加法器的时序、减小面积，在本实施例了中，提出了一种改进后的平方根选择进位加法器，改进后的平方根选择进位加法器包括全加器、半加器和第一定制组合电路，该第一定制组合电路包括数字电路器件，具体的，第一定制组合电路包括第一组合加法电路和第二组合加法电路，第一组合加法电路包括一个非门，第二组合加法电路包括一个非门和一个或门，改进后的平方根选择进位加法器的结构如图3所示，与图1相比可知，该改进后的平方根选择进位加法器面积更小。
具体的，全加器，用于对三项输入数据进行加法处理；所述半加器，用于对两项输入数据进行加法处理；所述第一组合加法电路，用于对所述部分积阵列的最后两个部分积行的最高位进行加法处理；所述第二组合加法电路，用于在所述部分积阵列的最后两个部分积行中，在右侧中，出现一项输入数据时进行加法处理。采用上述改进后的平方根选择进位加法器处理部分积阵列的最后两个部分积行数据的过程如图4中阶段4部分所示，其中显示了全加器、半加器、第一组合加法电路以及第二组合加法电路对数据进行处理时的分布情况，黑色点表示部分积阵列中的数值。
具体实施时，现有技术中的编码解码电路如图5至图10所示，图5至图10中的NR4SD-是指非冗余基4有符号数字集(Non-Redundant Radix-4 Signed-Digit)。其中，图5、图7是目前以{-2、-1、0、1}为数字集的非冗余基4编码的编码电路，图9是其解码电路。其中，
Figure BDA0002954469950000041
Figure BDA0002954469950000042
Figure BDA0002954469950000043
Figure BDA0002954469950000051
Figure BDA0002954469950000052
式-1到式-5是NR4SD-的编码电路的布尔函数式。其中，∧表示逻辑与，∨表示逻辑或，
Figure BDA0002954469950000053
表示逻辑异或，n、one、two由等号方程式赋值。
图6、图8是目前以{-1、0、1、2}为数字集的非冗余基4编码的编码电路，图10是其解码电路。其中，
Figure BDA0002954469950000054
Figure BDA0002954469950000055
Figure BDA0002954469950000056
Figure BDA0002954469950000057
Figure BDA0002954469950000058
式-6到式-10是NR4SD+的编码电路的布尔函数式。
其中，NR4SD-编码电路的编码原理如下表1所示。
Figure BDA0002954469950000059
表1NR4SD+编码电路的编码原理如下表2所示。
Figure BDA0002954469950000061
表2
从图5到图10可以看出，现有的两种非冗余基4编码算法的编码解码电路非常复杂。另外，由于两种算法的编码解码电路用到的标准单元比较多，在工艺角度来思考，能够公用的有源区很少。为了进一步减小并行乘法器的电路面积，在本实施例中，还提出了在部分积阵列产生的过程进行改进，即在提出采用非冗余的基4编码的同时，还提出了改进的编码解码电路，具体的，改进的编码解码电路包括第一编码电路、第二编码电路和解码电路，编码解码电路中一个所述第一编码电路依次连接多个第二编码电路，解码电路连接第一编码电路和第二编码电路，其中，第一编码电路包括OAI 21或与非的标准单元，第二编码电路包括AOI 21的标准单元，解码电路包括OAI 222D标准单元。
具体实施时，如图4所示的阶段1，采用改进的编码解码电路对乘数b[n-1:0]进行NR4SD+方式的编码和解码，可见编码、解码的布尔函数式仅基于b2j+1、b2j、c2j+2、c2j、ai、ai-1实现，其中，b2j+1为第2j+1个乘数，b2j为第2j个乘数，ai为第i个被乘数，ai-1为第i-1个被乘数，c2j+2是基于乘数b编码的第2j+2个中间编码结果，c2j是基于乘数b编码的第2j个中间编码结果，得到的编解码的面积更小，同时，减小了从c2j到c2j+2的延时。
具体的，在编码解码的过程中，如图11所示，图11中(a)图示出了编码解码过程中数值的编码、解码到得到部分积阵列的过程，图11中(b)示出了第一编码电路的结构示意图，图11中(c)示出了第二编码电路的结构示意图，第一编码电路和第二编码电路都是输入b2j、b2j+1、c2j组合输出c2j+2，图11中(d)示出了解码电路的结构示意图，解码电路中示出的1X、-1X、2X是由b2j、b2j+1、c2j、c2j+2组合生成的电路。
具体实施时，现有技术中通过修改的波兹编码得到的部分积阵列如图12所示，所用的编码解码电路算子如图13所示，下表3是部分积阵列的真值表，图12中的τ31和τ30基于下表3中的真值表得到。
Figure BDA0002954469950000071
表3由此，得到的布尔函数表达式是：
Figure BDA0002954469950000072
Figure BDA0002954469950000073
Figure BDA0002954469950000074
Figure BDA0002954469950000075
Figure BDA0002954469950000081
Figure BDA0002954469950000082
Figure BDA0002954469950000083
Figure BDA0002954469950000084
(式-16)中的cinj就是表3中的ci。可见现有技术得到的部分积阵列规模比较大，时序也比较差。
为了进一步提高并行乘法器的时序、减小部分积阵列的规模，在本实施例中，提出了在部分积阵列产生的过程，还可以对产生的部分积阵列进行优化，例如，并行乘法器还可以包括优化处理结构，用于采用布尔函数对编码解码电路输出的部分积阵列进行推导优化。
具体的，可以结合Shiann-Rong Kuang和Wen_Chang Yeh的两种部分及阵列优化方案，将其思想应用到NR4SD+编码算法的部分积阵列中；另外，基于对部分积阵列中的Row_LSB(指该行最后一位)、Neg_cin(是指负进位)和普通部分积项(即除了Row_LSB、Neg_cin之外的部分积)的优化，得到优化后的部分积阵列如图4的阶段2、图14所示，将图14与图13相比可知，优化后的部分积阵列的规模更小，时序也会更好。
具体实施时，关于部分积阵列的累加，目前对于部分积的树形结构设计，普遍采用的是Wallace树形结构、Dadda树形结构和Reduced area树形结构，如图15所示，图15中(a)为Wallace树形结构，图15中(b)为Dadda树形结构,图15中(c)为Reduced area树形结构，下表4展示了上述三种约简树方法的全加器、半加器、VMA(Vector Merging Adder，向量合并加法器)长度的统计结果，可见现有的上述三种约简树方法算法复杂，面积和时序没有达到更优。
树形结构 全加器 半加器 VMA长度
Wallace 16 13 8
Dadda 15 5 10
Reduced area 18 5 7
表4
为了进一步提高并行乘法器的时序、减小电路面积，在本实施例中，在部分积阵列的累加部分，提出了一种约简树结构，例如，该约简树结构包括全加器、半加器、第二定制组合电路和行波进位加法器，第二定制组合电路包括数字电路器件，该第二定制组合电路包括一个同或门和一个或门。
具体的，在采用该约简树结构对部分积阵列进行叠加处理的过程，全加器，用于在改进后的平方根选择进位加法器出现前，进行加法处理，所述半加器，用于在部分积阵列左侧，当全加器左列剩余两个求和项时进行加法处理，或者，当半加器左列剩余两个求和项时进行加法处理；第二定制组合电路，用于在输入包括数字1时，进行加法处理；行波进位加法器，用于对部分积阵列最右端，在改进后的平方根选择进位加法器出现前，进行加法处理，如图4所示，约简树结构在部分积阵列中除了最后两个部分积行之外的部分进行累加处理时，全加器、半加器、第二定制组合电路的分布如图4的阶段3所示。可见，本实施例提出的约简树结构，使约简树中的全加器和半加器的面积和最小；另外，相比于现有的上述三种约简树方法，该约简树的算法更加简单，且面积更小，时序更好。
具体实施时，上述并行乘法器可以适用于有符号、无符号、奇偶位宽的定点运算和浮点运算等，即为一种并行通用乘法器。
具体实施时，基于TSMC的28nm标准单元库，上述并行乘法器用在有符号16位宽乘法器上，得到的面积比Design Compiler的面积收益>31.667％，功耗收益>21.68％。
基于同一发明构思，本发明实施例中还提供了一种并行乘法器的工作方法，如下面的实施例所述。由于并行乘法器的工作方法解决问题的原理与并行乘法器相似，因此并行乘法器的工作方法的实施可以参见并行乘法器的实施，重复之处不再赘述。
图16是本发明实施例的并行乘法器的工作方法的一种流程图，如图16所示，包括：
步骤1602：通过所述编码解码电路对NR4SD+的数字集进行编码和解码处理，得到部分积阵列；
步骤1604：通过所述约简树结构对所述部分积阵列中除最后两个部分积行之外的部分进行累加处理；
步骤1606：通过改进后的平方根选择进位加法器对所述部分积阵列的最后两个部分积行进行加法处理，其中，改进后的平方根选择进位加法器包括全加器、半加器和第一定制组合电路，所述第一定制组合电路包括数字电路器件。
在一个实施例中，通过改进后的平方根选择进位加法器对所述部分积阵列的最后两个部分积行进行加法处理，包括：
所述第一定制组合电路包括第一组合加法电路和第二组合加法电路，所述第一组合加法电路包括一个非门，所述第二组合加法电路包括一个非门和一个或门，其中，
对三项输入数据进行加法处理时，采用所述全加器；
对两项输入数据进行加法处理时，采用所述半加器；
对所述部分积阵列的最后两个部分积行的最高位采用所述第一组合加法电路进行加法处理；
在所述部分积阵列的最后两个部分积行中，在右侧中，出现一项输入数据时，采用所述第二组合加法电路进行加法处理。
在一个实施例中，所述编码解码电路包括第一编码电路、第二编码电路和解码电路，所述编码解码电路中一个所述第一编码电路依次连接多个所述第二编码电路，所述解码电路连接所述第一编码电路和所述第二编码电路，其中，
所述第一编码电路包括OAI 21或与非的标准单元，所述第二编码电路包括AOI 21的标准单元，所述解码电路包括OAI 222D标准单元。
在一个实施例中，通过所述约简树结构对所述部分积阵列中除最后两个部分积行之外的部分进行累加处理，包括：
所述约简树结构包括全加器、半加器、第二定制组合电路和行波进位加法器，所述第二定制组合电路包括数字电路器件，其中，
在改进后的平方根选择进位加法器出现前，采用所述全加器进行加法处理，
在部分积阵列左侧，当全加器左列剩余两个求和项时采用所述半加器进行加法处理，或者，当半加器左列剩余两个求和项时采用所述半加器进行加法处理；
在输入包括数字1时，采用所述第二定制组合电路进行加法处理；
对部分积阵列最右端，在改进后的平方根选择进位加法器出现前，采用所述行波进位加法器进行加法处理。
在另外一个实施例中，还提供了一种软件，该软件用于执行上述实施例及优选实施方式中描述的技术方案。
在另外一个实施例中，还提供了一种存储介质，该存储介质中存储有上述软件，该存储介质包括但不限于：光盘、软盘、硬盘、可擦写存储器等。
本发明实施例实现了如下技术效果：提出了对NR4SD+的数字集进行编码和解码处理，得到部分积阵列，与现有技术相比，其数值集比改进的波兹编码少1位，有利于减小产生部分积的电路面积，此外，通过约简树结构对部分积阵列中除最后两个部分积行之外的部分进行累加处理，在对部分积阵列的最后两个部分积行进行加法处理的过程中，提出了改进后的平方根选择进位加法器，改进后的平方根选择进位加法器包括全加器、半加器和第一定制组合电路，第一定制组合电路包括数字电路器件，与传统的平方根进位选择加法器相比，可以提高时序，同时，减小了面积，有利于并行乘法器满足高性能的时序要求。
显然，本领域的技术人员应该明白，上述的本发明实施例的各模块或各步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，可选地，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储在存储装置中由计算装置来执行，并且在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样，本发明实施例不限制于任何特定的硬件和软件结合。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明实施例可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种并行乘法器，其特征在于，包括：
编码解码电路，用于对NR4SD+的数字集进行编码和解码处理，得到部分积阵列；
约简树结构，连接所述编码解码电路，用于对所述部分积阵列中除最后两个部分积行之外的部分进行累加处理；
改进后的平方根选择进位加法器，连接所述约简树结构，用于对所述部分积阵列的最后两个部分积行进行加法处理，其中，改进后的平方根选择进位加法器包括全加器、半加器和第一定制组合电路，所述第一定制组合电路包括数字电路器件，所述第一定制组合电路包括第一组合加法电路和第二组合加法电路，所述第一组合加法电路包括一个非门，所述第二组合加法电路包括一个非门和一个或门，其中，所述全加器，用于对三项输入数据进行加法处理；所述半加器，用于对两项输入数据进行加法处理；所述第一组合加法电路，用于对所述部分积阵列的最后两个部分积行的最高位进行加法处理；所述第二组合加法电路，用于在所述部分积阵列的最后两个部分积行中，在右侧中，出现一项输入数据时进行加法处理。
2.如权利要求1所述的并行乘法器，其特征在于，所述编码解码电路包括第一编码电路、第二编码电路和解码电路，所述编码解码电路中一个所述第一编码电路依次连接多个所述第二编码电路，所述解码电路连接所述第一编码电路和所述第二编码电路，其中，
所述第一编码电路包括OAI 21或与非的标准单元，所述第二编码电路包括AOI 21的标准单元，所述解码电路包括OAI 222D标准单元。
3.如权利要求1所述的并行乘法器，其特征在于，还包括：
优化处理结构，用于采用布尔函数对所述编码解码电路输出的所述部分积阵列进行推导。
4.如权利要求1所述的并行乘法器，其特征在于，所述约简树结构包括全加器、半加器、第二定制组合电路和行波进位加法器，所述第二定制组合电路包括数字电路器件。
5.如权利要求4所述的并行乘法器，其特征在于，所述第二定制组合电路包括一个同或门和一个或门，其中，
所述全加器，用于在改进后的平方根选择进位加法器出现前，进行加法处理，
所述半加器，用于在部分积阵列左侧，当全加器左列剩余两个求和项时进行加法处理，或者，当半加器左列剩余两个求和项时进行加法处理；
所述第二定制组合电路，用于在输入包括数字1时，进行加法处理；
所述行波进位加法器，用于对部分积阵列最右端，在改进后的平方根选择进位加法器出现前，进行加法处理。
6.一种权利要求1至5中任一项所述的并行乘法器的工作方法，其特征在于，包括：
通过所述编码解码电路对NR4SD+的数字集进行编码和解码处理，得到部分积阵列；
通过所述约简树结构对所述部分积阵列中除最后两个部分积行之外的部分进行累加处理；
通过改进后的平方根选择进位加法器对所述部分积阵列的最后两个部分积行进行加法处理，其中，改进后的平方根选择进位加法器包括全加器、半加器和第一定制组合电路，所述第一定制组合电路包括数字电路器件，所述第一定制组合电路包括第一组合加法电路和第二组合加法电路，所述第一组合加法电路包括一个非门，所述第二组合加法电路包括一个非门和一个或门，其中，所述全加器，用于对三项输入数据进行加法处理；所述半加器，用于对两项输入数据进行加法处理；所述第一组合加法电路，用于对所述部分积阵列的最后两个部分积行的最高位进行加法处理；所述第二组合加法电路，用于在所述部分积阵列的最后两个部分积行中，在右侧中，出现一项输入数据时进行加法处理。
7.如权利要求6所述的并行乘法器的工作方法，其特征在于，所述编码解码电路包括第一编码电路、第二编码电路和解码电路，所述编码解码电路中一个所述第一编码电路依次连接多个所述第二编码电路，所述解码电路连接所述第一编码电路和所述第二编码电路，其中，
所述第一编码电路包括OAI 21或与非的标准单元，所述第二编码电路包括AOI 21的标准单元，所述解码电路包括OAI 222D标准单元。
8.如权利要求6所述的并行乘法器的工作方法，其特征在于，通过所述约简树结构对所述部分积阵列中除最后两个部分积行之外的部分进行累加处理，包括：
所述约简树结构包括全加器、半加器、第二定制组合电路和行波进位加法器，所述第二定制组合电路包括数字电路器件，其中，
在改进后的平方根选择进位加法器出现前，采用所述全加器进行加法处理，
在部分积阵列左侧，当全加器左列剩余两个求和项时采用所述半加器进行加法处理，或者，当半加器左列剩余两个求和项时采用所述半加器进行加法处理；
在输入包括数字1时，采用所述第二定制组合电路进行加法处理；
对部分积阵列最右端，在改进后的平方根选择进位加法器出现前，采用所述行波进位加法器进行加法处理。
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