CN114598323A - 一种时钟占空比校准电路 - Google Patents

一种时钟占空比校准电路 Download PDF

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CN114598323A CN202210094866.8A CN202210094866A CN114598323A CN 114598323 A CN114598323 A CN 114598323A CN 202210094866 A CN202210094866 A CN 202210094866A CN 114598323 A CN114598323 A CN 114598323A
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于金鑫
李秀冬
欧阳鹏
王博
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Abstract

本发明公开了一种时钟占空比校准电路，包括：占空比调节模块、单端转差分模块、占空比检测模块以及低通滤波器模块，其中占空比调节模块包括时钟差分输入端、控制电压差分输入端以及时钟差分输出端，用于调节输入时钟信号的占空比；单端转差分模块的输入端与占空比调节模块的时钟差分输出端连接，用于转换占空比调节模块的单端输出信号为差分输出信号；占空比检测模块的差分输入端与单端转差分模块的输出端连接，用于检测调整完的时钟的占空比大小；以及低通滤波器模块的输入端与占空比检测模块的输出端连接，并且输出端与占空比调节模块的控制电压差分输入端连接，用于对占空比检测模块所输出的控制电压进行低通滤波，减少控制信号抖动。

Description

一种时钟占空比校准电路
技术领域
本发明涉及集成电路技术领域，特别是涉及一种时钟占空比校准电路。
背景技术
在高速串行收发器、高速流水线模数转化器(Pipeline ADC)和高频射频模块电路中，具有50％占空比的时钟信号能够提供最大的应用效率和时间裕度，从而保证***的正常运作和性能的发挥。然而由于时钟频率增加、温度变化、工艺偏差以及传输延迟等原因，时钟占空比往往偏离最佳值，因此需要时钟占空比调节电路对其进行调整，而目前相关技术中的时钟占空比校准电路的校准精度和校准频率范围局限性都较高。
针对上述的现有技术中存在的现有的时钟占空比调节电路由于校准精度和校准频率的局限性，导致时钟占空比校准困难的技术问题，目前尚未提出有效的解决方案。
发明内容
本发明公开提供了一种时钟占空比校准电路，以至少解决现有技术中存在的现有的时钟占空比调节电路由于校准精度和校准频率的局限性，导致时钟占空比校准困难的技术问题。
根据本发明的一个方面，提供了一种时钟占空比校准电路，包括：占空比调节模块、单端转差分模块、占空比检测模块以及低通滤波器模块，其中占空比调节模块包括时钟差分输入端、控制电压差分输入端以及时钟差分输出端，用于调节输入时钟信号的占空比；单端转差分模块的输入端与占空比调节模块的时钟差分输出端连接，用于转换占空比调节模块的单端输出信号为差分输出信号；占空比检测模块的差分输入端与单端转差分模块的输出端连接，用于检测调整完的时钟的占空比大小；以及低通滤波器模块的输入端与占空比检测模块的输出端连接，并且输出端与占空比调节模块的控制电压差分输入端连接，用于对占空比检测模块所输出的控制电压进行低通滤波，减少控制信号抖动。
可选地，占空比调节模块由第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第一电流源以及第二电流源组成，其中第一晶体管、第二晶体管、第三晶体管以及第四晶体管为二极管连接形式的NMOS晶体管；以及第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管以及第十晶体管为PMOS晶体管。
可选地，时钟差分输入端分别接第一晶体管和第二晶体管的栅极；控制电压差分输入端分别接第三晶体管和第四晶体管的栅极；第一晶体管和第二晶体管的源极相连接并接第一电流源到地，第三晶体管和第四晶体管的源极相连接并接第二电流源到地；第一晶体管和第三晶体管的漏极与第五晶体管的栅极和漏极以及第八晶体管的漏极相连接；第二晶体管和第四晶体管的漏极与第六晶体管的栅极和漏极以及第七晶体管的漏极相连接；第五晶体管、第六晶体管、第七晶体管、第八晶体管的源极连接电源；第七晶体管的漏极与第九晶体管的漏极和栅极以及第十晶体管的栅极连接；以及第八晶体管的漏极和第十晶体管的漏极连接；以及第九晶体管和第十晶体管的源极接地。
可选地，单端转差分模块由第一电阻、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器以及第六反相器组成，其中第十一晶体管、第十二晶体管、第十三晶体管以及第十四晶体管为MOS晶体管。
可选地，第二反相器、第四反相器以及第五反相器的尺寸是第一反相器的两倍；第三反相器和第六反相器的尺寸是第一反相器的四倍；以及第十三晶体管、第十四晶体管的尺寸和第二反相器中的MOS管尺寸相同。
可选地，单端转差分模块的输入端接第十一晶体管和第十二晶体管的栅极以及第一电阻的一端；第十一晶体管和第十二晶体管的源极分别接电源和地，漏极都和第一电阻的另一端连接并接到第一反相器的输入端；第一反相器的输出端接第二反相器和第四反相器的输入端；第二反相器的输出端接第十三晶体管和第十四晶体管的漏极；第十三晶体管和第十四晶体管的源极接第三反相器的输入端，第十三晶体管源极接电源以及第十四晶体管的源极接地；第四反相器的输出端接第五反相器的输入端，第五反相器的输出端接第六反相器的输出端，第三反相器和第六反相器的输出端分别接单端转差分模块的输出端。
可选地，占空比检测模块由第十五晶体管、第十六晶体管、第十七晶体管、第十八晶体管、第十九晶体管、第二十晶体管、第一电容、第二电容以及第三电流源组成，其中第十五晶体管以及第十六晶体管为差分二极管连接形式的NMOS晶体管；第十七晶体管、第十八晶体管、第十九晶体管以及第二十晶体管为PMOS晶体管；以及第三电流源为直流电流源。
可选地，第十五晶体管和第十六晶体管的栅极分别接占空比检测模块的输入端，源极连接到第三电流源，漏极分别接占空比检测模块的输出端；第十七晶体管、第十八晶体管、第十九晶体管和第二十晶体管源极连接到电源；第十七晶体管的栅极和漏极、第十八晶体管的漏极、第十九晶体管的栅极连接到占空比检测模块的输出端；第二十晶体管的栅极和漏极、第十九晶体管的漏极、第十八晶体管的栅极连接到占空比检测模块的输出端；以及第一电容和第二电容的下极板接地，上极板分别接占空比检测模块的输出端。
可选地，低通滤波器模块由第二电阻、第三电阻、第三电容以及第四电容组成。
可选地，第二电阻和第三电阻的一端分别与占空比检测模块的输出端连接，另一端分别接低通滤波器模块的输出端；以及第三电容和第四电容的下极板节点，上极板分别接占空比调节模块的控制电压差分输入端。
根据本发明实施例，提供的时钟占空比校准电路，通过占空比调节模块、单端转差分模块、占空比检测模块以及低通滤波器模块实现时钟占空比的校准。其中占空比调节模块包括时钟差分输入端，控制电压差分输入端，时钟差分输出端，用于调节输入时钟信号的占空比，输出为单端信号。时钟差分输出端与单端转差分模块的输入端连接。单端转差分模块的输入端接收占空比调节模块输出的单端信号，然后将单端信号转成差分信号通过输出端输出。占空比检测模块的输入端分别与单端转差分模块的输出端连接，检测调整后的时钟的占空比大小。低通滤波器模块的输入端与占空比检测模块的输出端连接，于对占空比检测模块所输出的控制电压进行低通滤波，减少控制信号抖动，然后将差分电压通过输出端与占空比调节模块的输入端连接。从而通过上述方式，本发明提供的时钟占空比校准电路在不需要外部参考源的情况下，可以完成高速时钟的占空比校准。进而解决了现有技术中存在的现有的时钟占空比调节电路由于校准精度和校准频率的局限性，导致时钟占空比校准困难的技术问题。
根据下文结合附图对本发明的具体实施例的详细描述，本领域技术人员将会更加明了本发明的上述以及其他目的、优点和特征。
附图说明
后文将参照附图以示例性而非限制性的方式详细描述本发明的一些具体实施例。附图中相同的附图标记标示了相同或类似的部件或部分。本领域技术人员应该理解，这些附图未必是按比例绘制的。附图中：
图1是根据本发明实施例中的时钟占空比校准电路的示意图；
图2是图1所示的占空比调节模块的电路示意图；
图3是图1所示的单端转差分模块的电路示意图；
图4是图1所示的占空比检测模块的电路示意图；以及
图5是图1所示的低通滤波器模块的电路示意图。
具体实施方式
需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本公开。
为了使本技术领域的人员更好地理解本公开方案，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分的实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本公开保护的范围。
需要说明的是，本公开的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的术语在适当情况下可以互换，以便这里描述的本公开的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、***、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本发明的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
图1是根据本发明实施例所述的时钟占空比校准电路的示意图，参考图1所示，时钟占空比校准电路，包括：占空比调节模块10、单端转差分模块20、占空比检测模块30以及低通滤波器模块40，其中占空比调节模块10包括时钟差分输入端、控制电压差分输入端以及时钟差分输出端，用于调节输入时钟信号的占空比；单端转差分模块20的输入端与占空比调节模块10的时钟差分输出端连接，用于转换占空比调节模块10的单端输出信号为差分输出信号；占空比检测模块30的差分输入端与单端转差分模块20的输出端连接，用于检测调整完的时钟的占空比大小；以及低通滤波器模块40的输入端与占空比检测模块30的输出端连接，并且输出端与占空比调节模块10的控制电压差分输入端连接，用于对占空比检测模块30所输出的控制电压进行低通滤波，减少控制信号抖动。
正如背景技术中所述的，在高速串行收发器、高速流水线模数转化器(PipelineADC)和高频射频模块电路中，具有50％占空比的时钟信号能够提供最大的应用效率和时间裕度，从而保证***的正常运作和性能的发挥。然而由于时钟频率增加、温度变化、工艺偏差以及传输延迟等原因，时钟占空比往往偏离最佳值，因此需要时钟占空比调节电路对其进行调整，而目前相关技术中的时钟占空比校准电路的校准精度和校准频率范围局限性都较高。
有鉴于此，参考图1所示，本发明提供的时钟占空比校准电路，通过占空比调节模块10、单端转差分模块20、占空比检测模块30以及低通滤波器模块40实现时钟占空比的校准。其中占空比调节模块10包括时钟差分输入端CLKin+、CLKin-，控制电压差分输入端Vc+、Vc-，时钟差分输出端CLKouta，用于调节输入时钟信号的占空比，输出为单端信号。时钟差分输出端CLKouta与单端转差分模块20的输入端连接。单端转差分模块20的输入端CLKin接收占空比调节模块10输出的单端信号，然后将单端信号转成差分信号通过输出端CLKout+、CLKout-输出。占空比检测模块30的输入端CLK+、CLK-分别与单端转差分模块20的输出端CLKout+、CLKout-连接，检测调整后的时钟的占空比大小。低通滤波器模块40的输入端与占空比检测模块30的输出端out+、out-连接，于对占空比检测模块30所输出的控制电压进行低通滤波，减少控制信号抖动，然后将差分电压通过输出端与占空比调节模块10的输入端Vc+、Vc-连接。从而通过上述方式，本发明提供的时钟占空比校准电路在不需要外部参考源的情况下，可以完成高速时钟的占空比校准。进而解决了现有技术中存在的现有的时钟占空比调节电路由于校准精度和校准频率的局限性，导致时钟占空比校准困难的技术问题。
此外，参考图1所示，通过本发明提供的一种时钟占空比校准电路实现时钟占空比校准。具体地，通过本发明提供的电路，信号处理过程如下：电路开始工作时控制电压差分输入端Vc+等于Vc-，如果输入时钟占空比CLKin+信号占空比小于50％，CLKin-信号占空比大于50％，流过占空比调节模块10中第五晶体管M5的电流小于流过第六晶体管M6的电流，使得输出CLKouta信号占空比也小于50％，继而单端转差分模块20的输出CLKout+信号占空比小于50％，输出CLKout-信号占空比大于50％，经过反馈电路占空比检测模块30和低通滤波器模块40后的输出VC+小于VC-，作用于占空比调节模块10补偿了占空比调节模块10中第五晶体管M5和第六晶体管M6的电流差，使得最终的输出CLKout+和CLKout-的占空比等于50％。
此外，本发明通过上述设置具有高占空比校准精度，能实现500MHz-6GHz的时钟工作频率内1％的占空比校准精度。
可选地，占空比调节模块10由第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第一电流源Id1以及第二电流源Id2组成，其中第一晶体管M1、第二晶体管M2、第三晶体管M3以及第四晶体管M4为二极管连接形式的NMOS晶体管；以及第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9以及第十晶体管M10为PMOS晶体管。
具体地，参考图2所示，示出了占空比调节模块10的电路示意图，其中第一晶体管M1～第四晶体管M4尺寸相同，第五晶体管M5和第六晶体管M6尺寸相同，第一电流Id1和第二电流Id2直流电流相同，第七晶体管M7～第十晶体管M10组成第二级push-pull输出级继续对输出信号进行放大并实现差分信号的叠加，当输入时钟信号占空比为50％时，占空比检测模块10和滤波器的输出VC+等于VC-，时钟差分输入端时钟信号CLKin+和CLKin-开启时在A点和B点输出相等的电流，控制信号VC+和VC-在A点和B点也输出相等电流，B点的电流经过第五晶体管M5、第七晶体管M7、第九晶体管M9、第十晶体管M10镜像到达输出节点CLKouta后和第八晶体管M8的输出电流相等，因此CLKouta的输出是50％的时钟信号；当输入时钟占空比存在偏差，例如小于50％，第一晶体管M1的导通时间小于第二晶体管M2，因此A点输出电流小于B点输出电流，流过第八晶体管M8的电流小于流过第十晶体管M10的电流，使得CLKouta的输出信号占空比也小于50％，由之前占空比检测模块的分析可知此时VC-大于VC+，补偿了由于输入时钟占空比误差引起的电流插值。
可选地，参考图2所示，时钟差分输入端CLKin+、CLKin-分别接第一晶体管M1和第二晶体管M2的栅极；控制电压差分输入端Vc-、Vc+分别接第三晶体管M3和第四晶体管M4的栅极；第一晶体管M1和第二晶体管M2的源极相连接并接第一电流源Id1到地，第三晶体管M3和第四晶体管M4的源极相连接并接第二电流源Id2到地；第一晶体管M1和第三晶体管M3的漏极与第五晶体管M5的栅极和漏极以及第八晶体管M8的漏极相连接；第二晶体管M2和第四晶体管M4的漏极与第六晶体管M6的栅极和漏极以及第七晶体管M7的漏极相连接；第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8的源极连接电源VDD；第七晶体管M7的漏极与第九晶体管M9的漏极和栅极以及第十晶体管M10的栅极连接；以及第八晶体管M8的漏极和第十晶体管M10的漏极连接；以及第九晶体管M9和第十晶体管M10的源极接地。从而通过上述连接方式，实现占空比调节模块10调节输入时钟信号的占空比的效果。
可选地，单端转差分模块20由第一电阻R1、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第一反相器INV1、第二反相器INV2、第三反相器INV3、第四反相器INV4、第五反相器INV5以及第六反相器INV6组成，其中第十一晶体管M11、第十二晶体管M12、第十三晶体管M13以及第十四晶体管M14为MOS晶体管。
具体地，参考图3所示，示出了单端转差分模块20的电路示意图，第一电阻R1的作用是将输入CLKin的直流电压点钳位到约0.5*VDD，减少电路带来的占空比误差，通过第一反相器INV1的驱动后分成两路信号，第十三晶体管M3、第十四晶体管M4的作用是提供与第五反相器INV5同样的延时，保证输出差分信号在高频时有较小的相位误差，CLKout+和CLKout-信号即为校准后的差分时钟信号。
可选地，第二反相器INV2、第四反相器INV4以及第五反相器INV5的尺寸是第一反相器INV1的两倍；第三反相器INV3和第六反相器INV6的尺寸是第一反相器INV1的四倍；以及第十三晶体管M13、第十四晶体管M14的尺寸和第二反相器INV2中的MOS管尺寸相同。其中，上述反相器INV1～INV6尺寸指的是反相器INV1～INV6中晶体管宽长比，第十三晶体管M13、第十四晶体管M14的尺寸指的是第十三晶体管M13、第十四晶体管M14的宽长比。从而通过上述设置增强驱动能力，进而保证单端转差分模块20实现单端信号转换成差分信号的效果。
可选地，参考图3所示，单端转差分模块20的输入端CLKin接第十一晶体管M11和第十二晶体管M12的栅极以及第一电阻R1的一端；第十一晶体管M11和第十二晶体管M12的源极分别接电源VDD和地，漏极都和第一电阻R1的另一端连接并接到第一反相器INV1的输入端；第一反相器INV1的输出端接第二反相器INV2和第四反相器INV4的输入端；第二反相器INV2的输出端接第十三晶体管M13和第十四晶体管M14的漏极；第十三晶体管M13和第十四晶体管M14的源极接第三反相器INV3的输入端，第十三晶体管M13源极接电源以及第十四晶体管M14的源极接地；第四反相器INV4的输出端接第五反相器INV5的输入端，第五反相器INV5的输出端接第六反相器INV6的输出端，第三反相器INV3和第六反相器INV6的输出端分别接单端转差分模块20的输出端CLKout+、CLKout-。从而通过上述方式，单端转差分模块20实现将占空比调节模块10的单端输出信号转换为差分输出信号的效果。
可选地，占空比检测模块30由第十五晶体管M15、第十六晶体管M16、第十七晶体管M17、第十八晶体管M18、第十九晶体管M19、第二十晶体管M20、第一电容Cs1、第二电容Cs2以及第三电流源Id3组成，其中第十五晶体管M15以及第十六晶体管M16为差分二极管连接形式的NMOS晶体管；第十七晶体管M17、第十八晶体管M18、第十九晶体管M19以及第二十晶体管M20为PMOS晶体管；以及第三电流源Id3为直流电流源。
具体地，参考图4所示，示出了占空比调节模块10的电路示意图，图中第十五晶体管M1～第二十晶体管M6和第一电容CS1以及第二电容CS2组成电荷泵形式的积分器，若输入CLK信号的占空比不为50％，CLK+和CLK-对第十五晶体管M1和第十六晶体管M2不同的充放电时间会导致积分第一电容CS1和第二电容CS2上有不同的积分电压，因此占空比检测模块30能将输入信号的占空比信息转化为差分控制电压out+和out-输出，但是该差分控制信号中包含时钟频率信息，需要对其进行低通滤波，当CLK+占空比大于50％时输出电压out+小于out-，当CLK+占空比小于50％时输出电压out+大于out-。
可选地，参考图4所示，第十五晶体管M15和第十六晶体管M16的栅极分别接占空比检测模块30的输入端CLK+、CLK-，源极连接到第三电流源Id3，漏极分别接占空比检测模块30的输出端out+、out-；第十七晶体管M17、第十八晶体管M18、第十九晶体管M19和第二十晶体管M20源极连接到电源VDD；第十七晶体管M17的栅极和漏极、第十八晶体管M18的漏极、第十九晶体管M19的栅极连接到占空比检测模块30的输出端out+；第二十晶体管M20的栅极和漏极、第十九晶体管M19的漏极、第十八晶体管M18的栅极连接到占空比检测模块30的输出端out-；以及第一电容Cs1和第二电容Cs2的下极板接地，上极板分别接占空比检测模块30的输出端out+、out-。从而通过上述设置，占空比检测模块30实现检测调整完的时钟的占空比大小的效果。
可选地，低通滤波器模块40由第二电阻R2、第三电阻R3、第三电容C3以及第四电容C4组成。
具体地，参考图5所示，示出了低通滤波器模块40的电路示意图，第二电阻R2、第三电容C3和R3第三电阻R3、第四电容C4组成差分形式的一阶低通滤波器，该模块能将占空比检测模块30的输出差分控制电压out+和out-进行低通滤除时钟频率信息后输出平缓的差分控制电压VC+和VC-。
可选地，第二电阻R2和第三电阻R3的一端分别与占空比检测模块30的输出端out+、out-连接，另一端分别接低通滤波器模块40的输出端Vc+、Vc-；以及第三电容C3和第四电容C4的下极板节点，上极板分别接占空比调节模块10的控制电压差分输入端Vc+、Vc-。从而通过上述方式，低通滤波器模块40实现对占空比检测模块30所输出的控制电压进行低通滤波，减少控制信号抖动的效果。
从而根据本发明实施例，提供的时钟占空比校准电路，通过占空比调节模块10、单端转差分模块20、占空比检测模块30以及低通滤波器模块40实现时钟占空比的校准。其中占空比调节模块10包括时钟差分输入端CLKin+、CLKin-，控制电压差分输入端Vc+、Vc-，时钟差分输出端CLKouta，用于调节输入时钟信号的占空比，输出为单端信号。时钟差分输出端CLKouta与单端转差分模块20的输入端连接。单端转差分模块20的输入端CLKin接收占空比调节模块10输出的单端信号，然后将单端信号转成差分信号通过输出端CLKout+、CLKout-输出。占空比检测模块30的输入端CLK+、CLK-分别与单端转差分模块20的输出端CLKout+、CLKout-连接，检测调整后的时钟的占空比大小。低通滤波器模块40的输入端与占空比检测模块30的输出端out+、out-连接，用于对占空比检测模块30所输出的控制电压进行低通滤波，减少控制信号抖动，然后将差分电压通过输出端与占空比调节模块10的输入端Vc+、Vc-连接。从而通过上述方式，本发明提供的时钟占空比校准电路在不需要外部参考源的情况下，可以完成高速时钟的占空比校准。进而解决了现有技术中存在的现有的时钟占空比调节电路由于校准精度和校准频率的局限性，导致时钟占空比校准困难的技术问题。
除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本公开的范围。同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位(旋转90度或处于其他方位)，并且对这里所使用的空间相对描述作出相应解释。
在本公开的描述中，需要理解的是，方位词如“前、后、上、下、左、右”、“横向、竖向、垂直、水平”和“顶、底”等所指示的方位或位置关系通常是基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，在未作相反说明的情况下，这些方位词并不指示和暗示所指的装置或元件必须具有特定的方位或者以特定的方位构造和操作，因此不能理解为对本公开保护范围的限制；方位词“内、外”是指相对于各部件本身的轮廓的内外。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (10)

1.一种时钟占空比校准电路，其特征在于，包括：占空比调节模块(10)、单端转差分模块(20)、占空比检测模块(30)以及低通滤波器模块(40)，其中
所述占空比调节模块(10)包括时钟差分输入端、控制电压差分输入端以及时钟差分输出端，用于调节输入时钟信号的占空比；
所述单端转差分模块(20)的输入端与所述占空比调节模块(10)的所述时钟差分输出端连接，用于转换占空比调节模块(10)的单端输出信号为差分输出信号；
所述占空比检测模块(30)的差分输入端与所述单端转差分模块(20)的输出端连接，用于检测调整完的时钟的占空比大小；以及
所述低通滤波器模块(40)的输入端与所述占空比检测模块(30)的输出端连接，并且输出端与所述占空比调节模块(10)的所述控制电压差分输入端连接，用于对所述占空比检测模块(30)所输出的控制电压进行低通滤波，减少控制信号抖动。
2.根据权利要求1所述的时钟占空比校准电路，其特征在于，所述占空比调节模块(10)包括：第一晶体管(M1)、第二晶体管(M2)、第三晶体管(M3)、第四晶体管(M4)、第五晶体管(M5)、第六晶体管(M6)、第七晶体管(M7)、第八晶体管(M8)、第九晶体管(M9)、第十晶体管(M10)、第一电流源(Id1)以及第二电流源(Id2)组成，其中
所述第一晶体管(M1)、所述第二晶体管(M2)、所述第三晶体管(M3)以及所述第四晶体管(M4)为二极管连接形式的NMOS晶体管；以及
所述第五晶体管(M5)、所述第六晶体管(M6)、所述第七晶体管(M7)、所述第八晶体管(M8)、所述第九晶体管(M9)以及所述第十晶体管(M10)为PMOS晶体管。
3.根据权利要求2所述的时钟占空比校准电路，其特征在于，所述时钟差分输入端分别接所述第一晶体管(M1)和所述第二晶体管(M2)的栅极；
所述控制电压差分输入端分别接所述第三晶体管(M3)和所述第四晶体管(M4)的栅极；
所述第一晶体管(M1)和所述第二晶体管(M2)的源极相连接并接所述第一电流源(Id1)到地，所述第三晶体管(M3)和所述第四晶体管(M4)的源极相连接并接所述第二电流源(Id2)到地；
所述第一晶体管(M1)和所述第三晶体管(M3)的漏极与所述第五晶体管(M5)的栅极和漏极以及所述第八晶体管(M8)的漏极相连接；
所述第二晶体管(M2)和所述第四晶体管(M4)的漏极与所述第六晶体管(M6)的栅极和漏极以及所述第七晶体管(M7)的漏极相连接；
所述第五晶体管(M5)、所述第六晶体管(M6)、所述第七晶体管(M7)、所述第八晶体管(M8)的源极连接电源(VDD)；
所述第七晶体管(M7)的漏极与所述第九晶体管(M9)的漏极和栅极以及第十晶体管(M10)的栅极连接；以及
所述第八晶体管(M8)的漏极和所述第十晶体管(M10)的漏极连接；以及
所述第九晶体管(M9)和所述第十晶体管(M10)的源极接地。
4.根据权利要求1所述的时钟占空比校准电路，其特征在于，所述单端转差分模块(20)由第一电阻(R1)、第十一晶体管(M11)、第十二晶体管(M12)、第十三晶体管(M13)、第十四晶体管(M14)、第一反相器(INV1)、第二反相器(INV2)、第三反相器(INV3)、第四反相器(INV4)、第五反相器(INV5)以及第六反相器(INV6)组成，其中
所述第十一晶体管(M11)、所述第十二晶体管(M12)、所述第十三晶体管(M13)以及所述第十四晶体管(M14)为MOS晶体管。
5.根据权利要求4所述的时钟占空比校准电路，其特征在于，所述第二反相器(INV2)、所述第四反相器(INV4)以及所述第五反相器(INV5)的尺寸是所述第一反相器(INV1)的两倍；
所述第三反相器(INV3)和所述第六反相器(INV6)的尺寸是所述第一反相器(INV1)的四倍；以及
所述第十三晶体管(M13)、所述第十四晶体管(M14)的尺寸和所述第二反相器(INV2)中的MOS管尺寸相同。
6.根据权利要求4所述的时钟占空比校准电路，其特征在于，所述单端转差分模块(20)的输入端接所述第十一晶体管(M11)和所述第十二晶体管(M12)的栅极以及所述第一电阻(R1)的一端；
所述第十一晶体管(M11)和所述第十二晶体管(M12)的源极分别接电源(VDD)和地，漏极都和所述第一电阻(R1)的另一端连接并接到所述第一反相器(INV1)的输入端；
所述第一反相器(INV1)的输出端接所述第二反相器(INV2)和所述第四反相器(INV4)的输入端；
所述第二反相器(INV2)的输出端接所述第十三晶体管(M13)和所述第十四晶体管(M14)的漏极；
所述第十三晶体管(M13)和所述第十四晶体管(M14)的源极接所述第三反相器(INV3)的输入端，所述第十三晶体管(M13)源极接电源以及所述第十四晶体管(M14)的源极接地；
所述第四反相器(INV4)的输出端接所述第五反相器(INV5)的输入端，所述第五反相器(INV5)的输出端接所述第六反相器(INV6)的输出端，所述第三反相器(INV3)和所述第六反相器(INV6)的输出端分别接所述单端转差分模块(20)的输出端。
7.根据权利要求1所述的时钟占空比校准电路，其特征在于，所述占空比检测模块(30)包括：第十五晶体管(M15)、第十六晶体管(M16)、第十七晶体管(M17)、第十八晶体管(M18)、第十九晶体管(M19)、第二十晶体管(M20)、第一电容(Cs1)、第二电容(Cs2)以及第三电流源(Id3)组成，其中
所述第十五晶体管(M15)以及所述第十六晶体管(M16)为差分二极管连接形式的NMOS晶体管；
所述第十七晶体管(M17)、所述第十八晶体管(M18)、所述第十九晶体管(M19)以及所述第二十晶体管(M20)为PMOS晶体管；以及
所述第三电流源(Id3)为直流电流源。
8.根据权利要求7所述的时钟占空比校准电路，其特征在于，所述第十五晶体管(M15)和所述第十六晶体管(M16)的栅极分别接所述占空比检测模块(30)的输入端，源极连接到所述第三电流源(Id3)，漏极分别接所述占空比检测模块(30)的输出端；
所述第十七晶体管(M17)、所述第十八晶体管(M18)、所述第十九晶体管(M19)和所述第二十晶体管(M20)源极连接到电源(VDD)；
所述第十七晶体管(M17)的栅极和漏极、所述第十八晶体管(M18)的漏极、第十九晶体管(M19)的栅极连接到所述占空比检测模块(30)的输出端；
所述第二十晶体管(M20)的栅极和漏极、所述第十九晶体管(M19)的漏极、所述第十八晶体管(M18)的栅极连接到所述占空比检测模块(30)的输出端；以及
所述第一电容(Cs1)和所述第二电容(Cs2)的下极板接地，上极板分别接所述占空比检测模块(30)的输出端。
9.根据权利要求1所述的时钟占空比校准电路，其特征在于，所述低通滤波器模块(40)由第二电阻(R2)、第三电阻(R3)、第三电容(C3)以及第四电容(C4)组成。
10.根据权利要求9所述的时钟占空比校准电路，其特征在于，所述第二电阻(R2)和所述第三电阻(R3)的一端分别与所述占空比检测模块(30)的输出端连接，另一端分别接所述低通滤波器模块(40)的输出端；以及
所述第三电容(C3)和所述第四电容(C4)的下极板节点，上极板分别接所述占空比调节模块(10)的所述控制电压差分输入端。
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