CN211352179U - 延时锁定环电路 - Google Patents

Abstract

本实用新型公开了一种延时锁定环电路，包括：压控延时单元，对第一差分输入信号和第二差分输入信号延时后输出第一差分输出信号和第二差分输出信号；鉴相器，检测并输出第一差分输入信号与第一差分输出信号之间的第一相位差值信号，以及第二差分输入信号与第二差分输出信号之间的第二相位差值信号；滤波单元，根据第一相位差值信号和第二相位差值信号产生控制信号并反馈至所述压控延时单元。该延时锁定环电路在保证能够产生宽频带稳定延时时间的情况下，通过有源MOS器件实现有源电感的功能，不需要无源电感。有效的减小了芯片面积，降低了成本，实现延时时间可调。

Description

延时锁定环电路

技术领域

本实用新型涉及集成电路技术领域，具体涉及一种延时锁定环电路。

背景技术

随着信号频率的不断提高，信号的时序特性对电路性能的影响越来越重要。信号的时序可以通过补偿电路间的延时差异实现同步，而延时单元可以补偿电路间的延时差异。延时锁定环DLL(delay locked loop)是由延时单元构成的可以产生固定延时的锁定环电路，其相对于传统的锁定环有着它特有的优点，延时锁定环可以同时保证同频同相，而锁定环只能保证输出信号与输入信号相位相同。随着对延时时间的要求越来越高，电路中延时的产生经过了由软件编程实现到采用延时电路的设计。在延时电路中，不同电路结构的提出和设计使得延时电路得到了更快更好的发展。

延时锁定环主要有两种实现方式，分别是模拟方式和数字方式，两种方式各有优点。数字方式相对来说比较简单，但其锁定的相位抖动会相对较大，其比较适用于频率较低的电路中；模拟方式的实现相对比较复杂，性能方面要好于数字方式，其比较适用于频率较高的电路中。

在模拟集成电路设计中，简单的RC电路是最简单的延时电路结构。随着时间的推移，精确的延时电路结构得到快速发展。

延时单元除了可以按照延时时间是否可变进行分类，还可以根据器件类型进行分类，即延时单元可以分成有源延时单元和无源延时单元。有源延时单元一般采用MOS场效应管或双极性晶体管等器件，无源延时单元则采用无源电感、电容、电阻等无源器件构成。传输线和LC延时电路是一般的无源延时单元，相较于有源延时单元，无源器件不需要外部电源就能正常工作，但是无源器件一般体积较大，不利于芯片集成的小型化。

有源延时单元是通过MOS场效应管或双极性晶体管等有源器件构成的延时电路。比较常见的差分延时单元如图1所示，图1示出现有的一种差分延时单元的结构示意图，差分信号V_in、V_ip分别从晶体管M1和M2的栅极输入，晶体管M1和M2的漏极输出相应的V_op、V_on，负载电阻R1和R2分别连接于电源VDD与晶体管M1和M2的漏极之间，起到分压作用。该差分结构中的电流源Iss1提供的偏置电流为定值，用于给整个电路提供稳定的直流工作点。其缺点是带宽小，无法应用到高频的电路中。另一方面，现有的延时单元的延时时间固定，延时效果差。

实用新型内容

为了解决上述技术问题，本实用新型提供了一种延时锁定环电路，在保证电路能够产生宽频带且延时时间稳定的情况下，有效的减小了芯片面积，降低了成本。

根据本实用新型提供的一种延时锁定环电路，包括：压控延时单元，接收第一差分输入信号和第二差分输入信号，并对所述第一差分输入信号和所述第二差分输入信号延时后输出第一差分输出信号和第二差分输出信号；鉴相器，与所述压控延时单元连接，接收所述第一差分输入信号、所述第一差分输出信号、所述第二差分输入信号和所述第二差分输出信号，检测并输出所述第一差分输入信号与所述第一差分输出信号之间的第一相位差值信号，以及所述第二差分输入信号与所述第二差分输出信号之间的第二相位差值信号；滤波单元，与所述压控延时单元和所述鉴相器连接，根据所述第一相位差值信号和所述第二相位差值信号产生控制信号并反馈至所述压控延时单元。

优选地，所述压控延时单元包括至少一个延时模块，所述至少一个延时模块根据所述控制信号调节所述第一差分输入信号和所述第二差分输入信号的输出延时时间。

优选地，所述延时模块包括：第一偏置电流产生单元，提供第一偏置电流；共源放大器单元，与所述第一偏置电流产生单元连接，接收第一差分输入中间信号和第二差分输入中间信号，根据所述第一偏置电流、第一差分输入中间信号和第二差分输入中间信号输出所述第一差分输出中间信号和所述第二差分输出中间信号；有源电感单元，与所述共源放大器单元连接，接收所述控制信号，并根据所述控制信号调节所述第一差分输出中间信号和所述第二差分输出中间信号的输出相位，其中，第一级延时模块接收的所述第一差分输入中间信号和所述第一差分输入中间信号，分别为所述第一差分输入信号和第二差分输入信号；最后一级延时模块输出的所述第一差分输出中间信号和所述第二差分输出中间信号分别为所述第一差分输出信号和第二差分输出信号。

优选地，所述第一偏置电流产生单元包括：第一电流源，一端与所述共源放大器单元连接，另一端与接地端连接，提供第一偏置电流。

优选地，所述共源放大器单元包括：第一晶体管，栅极接收所述第一差分输入中间信号，源极通过所述第一电流源与接地端连接；第二晶体管，栅极接收所述第二差分输入中间信号，源极通过所述第一电流源与接地端连接，其中，所述第一差分输入中间信号和所述第二差分输入中间信号为前一级延时模块的输出信号。

优选地，所述有源电感单元包括：第三晶体管，漏极与电源端连接，源极与所述第一晶体管的漏极连接，所述第三晶体管和所述第一晶体管的连接点输出第二差分输出中间信号；第四晶体管，漏极与所述电源端连接，源极与所述第二晶体管的漏极连接，所述第四晶体管和所述第二晶体管的连接点输出第一差分输出中间信号；第五晶体管，源极与所述电源端连接，漏极与所述第三晶体管的栅极连接，所述第五晶体管的栅极接收所述控制信号；第六晶体管，源极与所述电源端连接，漏极与所述第四晶体管的栅极连接，所述第六晶体管的栅极接收所述控制信号，其中，所述第一差分输出中间信号和所述第二差分输出中间信号为后一级延时模块的输入信号。

优选地，所述鉴相器为对称结构。

优选地，所述鉴相器包括：第二偏置电流产生单元，提供第二偏置电流；第一类源极跟随单元至第四类源极跟随单元，与所述第二偏置电流产生单元连接，接收所述第二偏置电流、所述第一差分输入信号、所述第二差分输入信号、所述第一差分输出信号和所述第二差分输出信号，以输出第一电流信号、第二电流信号、所述第一相位差值信号和所述第二相位差值信号；电阻分压单元，分别与所述第一类源极跟随单元至所述第四类源极跟随单元连接，根据所述第一电流信号和所述第二电流信号输出所述第一相位差值信号和所述第二相位差值信号。

优选地，所述第二偏置电流产生单元包括：第二电流源，一端与所述第一类源极跟随单元连接，另一端与接地端连接；第三电流源，一端与所述第二类源极跟随单元连接，另一端与接地端连接；第四电流源，一端与所述第三类源极跟随单元连接，另一端与接地端连接；第五电流源，一端与所述第四类源极跟随单元连接，另一端与接地端连接。

优选地，所述第二电流源、所述第三电流源、所述第四电流源和所述第五电流源的输出电流值相等。

优选地，所述第一类源极跟随单元包括：第七晶体管，栅极接收所述第二差分输入信号，源极通过所述第二电流源与接地端连接，漏极连接电源端；第八晶体管，栅极接收所述第二差分输出信号，源极通过所述第二电流源与接地端连接，漏极连接所述电源端；第九晶体管的栅极连接所述电源端，源极通过所述第二电流源与接地端连接，漏极通过所述电阻分压单元连接所述电源端。

优选地，所述第二类源极跟随单元包括：第十晶体管，栅极连接所述电源端，源极通过所述第三电流源与接地端连接，漏极通过所述电阻分压单元连接所述电源端；第十一晶体管的栅极接收所述第一差分输出信号，源极通过所述第三电流源与接地端连接，漏极连接所述电源端；第十二晶体管的栅极接收所述第一差分输入信号，源极通过所述第三电流源与接地端连接，漏极连接所述电源端。

优选地，所述第三类源极跟随单元包括：第十三晶体管的栅极接收所述第一差分输入信号，源极通过所述第四电流源与接地端连接，漏极连接所述电源端；第十四晶体管的栅极接收所述第二差分输出信号，源极通过所述第四电流源与接地端连接，漏极连接所述电源端；第十五晶体管的栅极连接所述电源端，源极通过所述第四电流源与接地端连接，漏极通过所述电阻分压单元连接所述电源端。

优选地，所述第四类源极跟随单元包括：第十六晶体管的栅极连接所述电源端，源极通过所述第五电流源与接地端连接，漏极通过所述电阻分压单元连接所述电源端；第十七晶体管的栅极接收所述第一差分输出信号，源极通过所述第五电流源与接地端连接，漏极连接所述电源端；第十八晶体管的栅极接收所述第二差分输入信号，源极通过所述第五电流源与接地端连接，漏极连接所述电源端。

优选地，所述电阻分压单元包括：第一电阻，一端与所述第一类源极跟随单元和所述第二类源极跟随单元连接，另一端与电源端连接，所述第三电阻与所述第一类源极跟随单元的连接节点输出所述第二相位差值信号；第二电阻，一端与所述第三类源极跟随单元和所述第四类源极跟随单元连接，另一端与电源端连接，所述第四电阻与所述第四类源极跟随单元的连接节点输出所述第一相位差值信号。

优选地，所述滤波单元包括：第六电流源，其一端与接地端连接；第十九晶体管，栅极接收所述第一相位差值信号，源极通过所述第六流源与接地端连接；第二十晶体管，栅极接收所述第二相位差值信号，源极通过所述第六电流源与接地端连接；第二十一晶体管，栅极和漏极均与所述第十九晶体管的漏极连接，所述第二十一晶体管的源极连接电源端；第二十二晶体管，栅极与所述第二十一晶体管的栅极连接，漏极与所述第二十晶体管的漏极连接，所述第二十二晶体管的源极连接所述电源端，所述第二十二晶体管和所述第二十晶体管的连接节点输出所述控制信号；负载电容，一端与所述第二十二晶体管的漏极连接，另一端与接地端连接。

优选地，所述滤波单元的低频增益与延时锁定环电路的锁定时间呈负相关。

优选地，所述延时锁定环电路用于磁力计中，产生测量延时。

本实用新型的有益效果是：本实用新型公开了一种延时锁定环电路，压控延时单元中单级延时模块的延时时间可调，可以实现压控延时单元对输入的差分信号的相位延迟量的控制，达到低延时的目的，增强延时效果。

采用有源器件搭建延时模块，如采用MOS器件实现有源电感的功能，不需要无源电感，以达到拓宽频率带宽、减小芯片面积的目的。

可以使得延时单元具有良好的延时性能，获得更大的频率带宽，且单级延时单元的延时值更低，可以更好的实现宽频带、低延时、及延时可调的特性。

本申请的鉴相器结构对称，可以降低噪声干扰、提高电路的整体增益、提高精度。

本实用新型实施例采用的鉴相器中，小信号输入端对应的晶体管被设计成类源极跟随器结构，进而可以降低鉴相器电路的输出阻抗，并增强其的抗热击穿性能。本实用新型实施例所采用的滤波单元，可以实现延时锁定环电路的快速锁定，且滤波单元的低频增益越高，环路的锁定时间越短。

应当说明的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本实用新型。

附图说明

通过以下参照附图对本实用新型实施例的描述，本实用新型的上述以及其他目的、特征和优点将更为清楚。

图1示出现有的一种差分延时单元的结构示意图；

图2示出本实用新型实施例提供的延时锁定环电路的结构框图；

图3示出本实用新型实施例提供的延时模块的结构框图；

图4示出本实用新型实施例提供的延时模块的电路结构图；

图5示出图4中有源电感单元及其小信号的等效电路图；

图6示出图4中延时模块的等效电路图；

图7示出本实用新型提供的鉴相器的结构框图；

图8示出本实用新型提供的鉴相器的电路结构图；

图9示出本实用新型实施例提供的滤波单元的电路结构图。

具体实施方式

为了便于理解本实用新型，下面将参照相关附图对本实用新型进行更全面的描述。附图中给出了本实用新型的较佳实施例。但是，本实用新型可以通过不同的形式来实现，并不限于本文所描述的实施例。相反的，提供这些实施例的目的是使对本实用新型的公开内容的理解更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本实用新型的技术领域的技术人员通常理解的含义相同。本文在本实用新型的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本实用新型。

下面，参照附图对本实用新型进行详细说明。

图2示出本实用新型实施例提供的延时锁定环电路的实现框图。

如图2所示，本实施例中，延时锁定环电路包括压控延时单元110、鉴相器120以及滤波单元130。

其中，压控延时单元110的输入端接收第一差分输入信号V_in和第二差分输入信号V_ip，输出端输出对第一差分输入信号V_in和第二差分输入信号V_ip延时后的第一差分输出信号V_on和第二差分输出信号V_op。

本实施例中，压控延时单元110包括逐级地延迟差分输入信号的至少一个延时模块，且每个延时模块对差分输入信号产生一个宽频带的可调延时，如此，可以实现对各级延时模块的延时时间的灵活调节，进而实现压控延时单元110对差分输入信号的相位延迟量的控制，增强延时效果。

进一步地，每个延时模块接收第一差分输入信号V_in和第二差分输入信号V_ip，或接收第一差分输入中间信号-x和第二差分输入中间信号+x，输出第一差分输出中间信号-y和第二差分输出中间信号+y，或输出第一差分输出信号V_on和第二差分输出信号V_op。

可以理解的是，压控延时单元110中的各级延时模块为串行布置，第一级延时模块的输出耦合到第二级延时模块的输入，即压控延时单元的差分输入信号作为第一级延时模块的差分输入信号，第一级延时模块的差分输出信号作为第二级延时模块的差分输入信号，依次类推，倒数第二级延时模块的输出耦合到最后一级延时模块的输入，最后一级延时模块的差分输出信号作为压控延时单元的差分输出信号，以此来实现对第一差分输入信号V_in和第二差分输入信号V_ip的相位延时。也即是说，第一级延时模块接收第一差分输入信号V_in和第二差分输入信号V_ip，最后一级的延时模块则输出第一差分输出信号V_on和第二差分输出信号V_op，第二级延时模块和最后一级延时模块之间的每级延时模块的输入信号(第一差分输入中间信号-x和第二差分输入中间信号+x)为上一级延时模块的输出信号(第一差分输出中间信号-y和第二差分输出中间信号+y)。

鉴相器120与压控延时单元110连接，接收第一差分输入信号V_in、第二差分输入信号V_ip、第一差分输出信号V_on和第二差分输出信号V_op，检测并输出第一差分输入信号V_in与第一差分输出信号V_on之间的第一相位差值信号V_{on_PD}、以及第二差分输入信号V_ip与第二差分输出信号V_op之间的第二相位差值信号V_{op_PD}。

本实施例中，鉴相器120采用乘法器实现鉴相功能，并且在鉴相器120输出的第一相位差值信号V_{on_PD}和第二相位差值信号V_{op_PD}中，包含有低频直流电压分量和高频直流电压分量。

滤波单元130分别与鉴相器120和压控延时单元110连接，接收第一相位差值信号V_{on_PD}和第二相位差值信号V_{op_PD}，根据第一相位差值信号V_{on_PD}和第二相位差值信号V_{op_PD}产生控制信号V_ctrl并输出至压控延时单元110。该控制信号V_ctrl最终反馈至压控延时单元110以调节压控延时单元110的输出延时时间。

本实施例中，滤波单元130为采用简单的差分放大器，以滤除第一相位差值信号V_{on_PD}和第二相位差值信号V_{op_PD}中包含的高频信号以获得直流偏置电压，同时对直流偏置电压进行放大后输出，实现延时锁定环电路的快速锁定。

进一步地，滤波单元130的低频增益越高，延时锁定环电路的锁定时间越短。

如上述，本实施例所公开的延时锁定环电路构成一个负反馈***，随着差分输出信号与差分输入信号的相位差不断的减小，直到相位差减小到如90度，此时，滤波单元130输出的电压处于稳定状态，也即是延时锁定环电路达到了锁定状态。锁定后的延时锁定环电路输出的差分输出信号(V_on、V_op)相对于差分输入信号(V_in、V_ip)的相位差延时量等于1/4的时钟周期。

可以理解的，本实施例也可通过调节单个延时模块的延时时间，控制锁定时差分信号的延时量为诸如0度和180度等。

本实施例中，上述压控延时单元110包括至少一个延时模块。为方便理解，以具有一个延时模块的压控延时单元为例对压控延时单元110进行说明。图3示出本实用新型实施例提供的延时模块的结构框图，图4示出本实用新型实施例提供的延时模块的电路结构图，图5示出图4中有源电感单元及其小信号的等效电路图，图6示出图4中延时模块的等效电路图。

本实施例中，如图3所示，每个延时模块均包括第一偏置电流产生单元1101、共源放大器单元1102和有源电感单元1103，

如图4所示，其中，第一偏置电流产生单元1101用于提供第一偏置电流，其包括第二电流源Iss2。

共源放大器单元1102与第一偏置电流产生单元1101连接，接收第一差分输入中间信号-x和第二差分输入中间信号+x，用于根据第一偏置电流、第一差分输入中间信号-x和第二差分输入中间信号+x输出第一差分输出中间信号-y和第二差分输出中间信号+y，例如，包括第三晶体管M3和第四晶体管M4。

有源电感单元1103与共源放大器单元1102连接，接收控制信号V_ctrl，并根据控制信号V_ctrl调节第一差分输出中间信号-y和第二差分输出中间信号+y的输出相位，例如，包括第五晶体管M5、第六晶体管M6、第七晶体管M7和第八晶体管M8。

具体的，第五晶体管M5、第三晶体管M3以及第二电流源Iss2依次串联于电源端VDD与接地端之间，第七晶体管M7的源极与漏极分别与第五晶体管M5的漏极(也即电源端VDD)和栅极连接。第七晶体管M7的栅极接收控制信号V_ctrl，第五晶体管M5与第三晶体管M3的连接节点输出第二差分输出中间信号+y，第三晶体管M3的栅极接收第一差分输入中间信号-x。

相同原理的，第六晶体管M6、第四晶体管M4以及第二电流源Iss2依次串联于电源端VDD与接地端之间，第八晶体管M8的源极与漏极分别与第六晶体管M6的漏极(也即电源端VDD)和栅极连接。第八晶体管M8的栅极接收控制信号V_ctrl，第六晶体管M6与第四晶体管M4的连接节点输出第一差分输出中间信号-y，第四晶体管M4的栅极接收第二差分输入中间信号+x。其中，第二电流源Iss2为延时模块提供偏置电流，控制信号V_ctrl通过调节第七晶体管M7与第八晶体管M8的栅极电压，进而调节第七晶体管M7与第八晶体管M8各自等效的线性电阻阻值。

进一步地，第七晶体管M7、第八晶体管M8的沟道类型与第三至第六晶体管(M3～M6)的沟道类型相反。

需要说明的是，第一级延时模块接收的第一差分输入中间信号-x和第二差分输入中间信号+x分别为第一差分输入信号V_in和第二差分输入信号V_ip，最后一级的延时模块则输出的第一差分输出中间信号-y和第二差分输出中间信号+y分别为第一差分输出信号V_on和第二差分输出信号V_op，第二级延时模块和最后一级延时模块之间的每级延时模块的输入的第一差分输入中间信号-x和第二差分输入中间信号+x分别为上一级延时模块的输出的第一差分输出中间信号-y和第二差分输出中间信号+y。

压控延时单元110中每个延时模块均为有源电感并联峰化延时模块，其电路结构上左右对称，因此可以拆分成左右对称的两部分电路进行理解。本实施例的压控延时单元采用MOS器件实现有源电感的功能，不需要无源电感，可以拓宽带宽、减小芯片面积。

峰化技术指的是带宽拓展技术，电感峰化技术是利用电感与电容发生谐振来扩展带宽的技术，根据电感位置的不同，可以将其分为电感串联峰化技术和电感并联峰化技术，本发明使用的是电感并联峰化技术，与传统的电感并联峰化技术不同的是，本发明为采用有源器件如晶体管来等效实现电感功能，具体可参考附图6。

本文中仅对其左侧电路进行功能分析，相应的，其右侧电路的工作原理与左侧相同，将不再赘述。

参考图5，在单个的延时模块中，第七晶体管M7无电流流过，其等效为一个线性电阻R_s，该线性电阻R_s与第五晶体管M5的寄生电容C_gs串联，引入了零点，从而实现了带宽扩展。进一步的，该线性电阻R_s的阻值是可以调节的，通过改变第七晶体管M7栅极的控制信号V_ctrl的电压值进而可以实现对线性电阻R_s的阻值调节，从而改变零点的位置以改变压控延时单元的中每个延时模块的延时时间，进而达到改变压控延时单元的群延时时间、实现延时可调的目的。可以理解的是，图中G、D、S分别指代第五晶体管M5的栅极、漏极与源极。

进一步地，根据图5所示的小信号等效电路图，可以得出如下公式：

结合公式(1)和公式(2)可以得出：

其中，s代表s域，且s＝σ+jω(σ,ω均为实数)，R_s为图4中第七晶体管M7和第八晶体管M8的等效电阻，Z_X为等效有源电感，其等效电感值约为

C_gs为第五晶体管M5的栅源极之间的寄生电容，V_gs为第五晶体管M5的栅源极电压，g_mV_gs为第五晶体管M5的栅源极电流，gmbV_bs为第五晶体管M5的源极与衬底之间的电流，g_mb是源衬跨导，V_bs是源衬电势差，R_ds为第五晶体管M5的漏源极之间的等效电阻。V_x为第五晶体管M5源极电压，I_x为第五晶体管M5源极的输入电流。

进一步地，将有源电感Z_x带入图3，可得如图6所示的等效电路图，在该等效电路图中，由第一等效电感Z_x1代替图3中的第五晶体管M5和第七晶体管M7，由第二等效电感Z_x2代替图4中的第六晶体管M6和第八晶体管M8。其工作原理可参考图4，此处将不再赘述。

本实施例中，上述压控延时单元110包括至少一个延时模块。为方便理解，此处以具有一个延时模块的压控延时单元为例对压控延时单元110的延时原理进行说明。进一步的，结合传输函数可知，图4或图6所示延时模块具有1个零点(记为z₀)和两个极点(分别记为p₁和p₂)，此时，压控延时单元的群延时时间的计算公式为：

其中，ω为差分输入信号的工作频率，由于工作频率ω<<z₀，ω<<p1，ω<<p2，所以公式(4)的群延时近乎为常数，即：

从公式(5)可以得出，当ω<<z₀时，延时模块的群延时和零点z₀有关，通过改变z₀可以调整群延时，即通过调节控制信号V_ctrl来调节等效电阻R_s的大小，进而实现对延时模块群延时时间的调节。

综上所述，本实用新型所提供的具有并联峰化结构的延时模块具有良好的延时性能，可以获得更大的频率带宽，且单级延时模块的延时值更低，可以更好的实现宽频带、低延时及延时可调的特性。

同时每个延时模块均未采用无源器件，但通过有源器件等效实现了相应无源器件的效果，有效的减小了芯片面积，降低了成本。

图7示出本实用新型实施例提供的鉴相器的结构框图，图8示出本实用新型实施例提供的鉴相器的电路结构图。

本实施例中，如图7和图8所示，包括第二偏置电流产生单元1205、第一类源极跟随单元1201、第二类源极跟随单元1202、第三类源极跟随单元1203、第四类源极跟随单元1204、电阻分压单元1206。其中，第二偏置电流产生单元1205提供第二偏置电流。第一至第四类源极跟随单元与第二偏置电流产生单元1205连接，接收第二偏置电流，接收第一差分输入信号V_in、第二差分输入信号V_ip、第一差分输出信号V_on和第二差分输出信号V_op，以输出第一电流信号Io1和第二电流信号Io2至电阻分压单元1206。电阻分压单元1206分别与第一类源极跟随单元1201和第四类源极跟随单元1204连接，根据第一电流信号Io1和第二电流信号Io2输出第一相位差值信号V_{on_PD}和第二相位差值信号V_{op_PD}。

其中，第二偏置电流产生单元1205用于提供第二偏置电流，其包括第三、第四、第五和第六电流源(Iss3-Iss6)。本实施例中采用多个电流源分别为每个类源极跟随单元提供第二偏置电流(其中每个电流源分别为对应的类源极跟随单元提供偏置电流，且多个电流源输出的偏置电流均相同)，可以更好的实现鉴相器中多个晶体管的协同工作，同时也能够降低对电流源的输出电流要求，保证电流稳定。但可以理解的是，第二偏置电流产生单元1205也可由仅有一个电流源提供。

第一类源极跟随单元1201包括第九、第十和第十一晶体管(M9-M11)，第二类源极跟随单元1202包括第十二、第十三和第十四晶体管(M12-M14)，第三类源极跟随单元1203包括第十五、第十六和第十七晶体管(M15-M17)，第四类源极跟随单元1204包括第十八、第十九和第二十晶体管(M18-M20)。第一至第四类源极跟随单元(1201-1204)分别与第二偏置电流产生单元1205连接，以接收第二偏置电流。

电阻分压单元1206而分别与第一类源极跟随单元1201至第四类源极跟随单元1204连接，包括第三电阻R3和第四电阻R4。

具体的，第九晶体管M9、第十晶体管M10和第十一晶体管M11的源极均通过第三电流源Iss3与接地端连接，第十二晶体管M12、第十三晶体管M13和第十四晶体管M14的源极均通过第四电流源Iss4与接地端连接，第十五晶体管M15、第十六晶体管M16和第十七晶体管M17的源极均通过第五电流源Iss5与接地端连接，第十八晶体管M18、第十九晶体管M19和第二十晶体管M20的源极均通过第六电流源Iss6与接地端连接。第九晶体管M9、第十晶体管M10、第十三晶体管M13和第十四晶体管M14、第十五晶体管M15、第十六晶体管M16、第十九晶体管M19和第二十晶体管M20的漏极均直接连接电源端VDD。第十一晶体管M11和第十二晶体管M12的漏极通过第三电阻R3连接电源端VDD，在第三电阻R3和第十一晶体管M11的公共连接点之间输出第二相位差值信号V_{op_PD}。第十七晶体管M17和第十八晶体管M18的漏极通过第四电阻R4连接电源端VDD，在第四电阻R4和第十七晶体管M17的公共连接点之间输出第一相位差值信号V_{on_PD}。且第九晶体管M9的栅极接收第二差分输入信号V_ip，第十晶体管M10的栅极接收第二差分输出信号V_op，第十一晶体管M11和第十二晶体管M12的栅极连接电源端VDD，第十三晶体管M13的栅极接收第一差分输出信号V_on，第十四晶体管M14和第十五晶体管M15的栅极接收第一差分输入信号V_in，第十六晶体管M16的栅极接收第二差分输出信号V_op，第十七晶体管M17和第十八晶体管M18的栅极连接电源端VDD，第二十；七晶体管M27的栅极接收第一差分输出信号V_on，第二十晶体管M20的栅极接收第二差分输入信号V_ip。

本实施例中，上述鉴相器为全对称结构，因此也可称之为异或门鉴相器，其通过电阻分压的形式实现电流转电压。第三电流源Iss3至第六电流源Iss6均用于提供偏置电流。每个电流源提供的偏置电流均分为两路供应，以连续的三个晶体管为例，第三电流源Iss3提供的偏置电流一路提供至由第九晶体管M9和第十晶体管M10构成的类源极跟随器结构，另一路提供至由第十一晶体管M11与第三电阻R3构成的输出电压采样模块电路。相应的，后续多个晶体管中每连续的三个晶体管分别组成类源极跟随器和输出电压采样模块，理解上可参考第九晶体管M9至第十一晶体管M11，此处不再赘述。

上述第九晶体管M9至第二十晶体管M20均工作在饱和区。

本实施例中对鉴相器为对称结构，可以降低上述鉴相器电路的输出阻抗，并增强其抗热击穿性能。同时，也可以提高对差分输入信号相位差的输出精确度，提高增益，同时也增强了鉴相器电路的抗干扰能力。

图9示出本实用新型实施例提供的滤波单元的电路结构图。

如图9所示，本实施例中，滤波单元130包括第二十一晶体管M21至第二十四晶体管M24，以及负载电容C_p。其中，第二十三晶体管M23、第二十一晶体管M21以及第七电流源Iss7依次串联于电源端VDD与接地端之间，第二十四晶体管M24、第二十二晶体管M22以及第七电流源Iss7依次串联于电源端VDD与接地端之间。第二十三晶体管M23的栅极和第二十四晶体管M24的栅极连接，并与第二十三晶体管M23的漏极连接，构成电流镜。第二十一晶体管M21的栅极接收第一相位差值信号V_{on_PD}。第二十二晶体管M22的栅极接收第二相位差值信号V_{op_PD}。第二十四晶体管M24与第二十二晶体管M22的连接节点通过负载电容C_p与接地端连接，以输出控制信号V_ctrl。

进一步地，第二十三晶体管M23、第二十四晶体管M24的沟道类型与第二十一晶体管M21及第二十二晶体管M22的沟道类型相反。

本实施例所公开的滤波单元130为简单的差分放大器结构，其中输入的第一相位差值信号V_{on_PD}与第二相位差值信号V_{op_PD}分别为鉴相器的两个输出信号，第七电流源Iss7给滤波单元130提供偏置电流，第二十四晶体管M24与第二十二晶体管M22的连接节点上输出的输出电流I_out通过对负载电容C_p的充放电实现控制信号V_ctrl的输出。

滤波单元130可以滤除第一相位差值信号V_{on_PD}与第二相位差值信号V_{op_PD}中的高频信号，同时放大直流偏置电压，以实现延时锁定环电路的快速锁定。

进一步地，滤波单元130的低频增益越高，环路的锁定时间越短。

本实用新型所公开的延时锁定环电路可应用于如磁力计中，以产生测量延时。

综上所述，本实用新型公开的延时锁定环电路，通过不包含任何无源器件且宽频带、低延时的压控延时单元产生差分输入信号的可调延时，在之后依次通过鉴相器和滤波单元以根据差分输入信号和延时后的差分输出信号产生控制信号以控制压控延时单元的延时大小。通过这样的一个负反馈***，最终可产生相位差固定的差分输出信号，解决了由于信号误差造成的信号不同步问题，降低了产品成本，提高了竞争力。

需要说明的是，本文中，若无特殊说明，所涉及的晶体管均为相同沟道类型的晶体管。

应当说明的是，在本文中，所含术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

最后应说明的是：显然，上述实施例仅仅是为清楚地说明本实用新型所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本实用新型的保护范围之中。

Claims (18)

1.一种延时锁定环电路，其特征在于，包括：

压控延时单元，接收第一差分输入信号和第二差分输入信号，并对所述第一差分输入信号和所述第二差分输入信号延时后输出第一差分输出信号和第二差分输出信号；

鉴相器，与所述压控延时单元连接，接收所述第一差分输入信号、所述第一差分输出信号、所述第二差分输入信号和所述第二差分输出信号，检测并输出所述第一差分输入信号与所述第一差分输出信号之间的第一相位差值信号，以及所述第二差分输入信号与所述第二差分输出信号之间的第二相位差值信号；

滤波单元，与所述压控延时单元和所述鉴相器连接，根据所述第一相位差值信号和所述第二相位差值信号产生控制信号并反馈至所述压控延时单元。

2.根据权利要求1所述的延时锁定环电路，其特征在于，所述压控延时单元包括至少一个延时模块，所述至少一个延时模块根据所述控制信号调节所述第一差分输入信号和所述第二差分输入信号的输出延时时间。

3.根据权利要求2所述的延时锁定环电路，其特征在于，所述延时模块包括：

第一偏置电流产生单元，提供第一偏置电流；

共源放大器单元，与所述第一偏置电流产生单元连接，接收第一差分输入中间信号和第二差分输入中间信号，根据所述第一偏置电流、第一差分输入中间信号和第二差分输入中间信号输出所述第一差分输出中间信号和所述第二差分输出中间信号；

有源电感单元，与所述共源放大器单元连接，接收所述控制信号，并根据所述控制信号调节所述第一差分输出中间信号和所述第二差分输出中间信号的输出相位，

其中，第一级延时模块接收的所述第一差分输入中间信号和所述第一差分输入中间信号，分别为所述第一差分输入信号和第二差分输入信号；

最后一级延时模块输出的所述第一差分输出中间信号和所述第二差分输出中间信号分别为所述第一差分输出信号和第二差分输出信号。

4.根据权利要求3所述的延时锁定环电路，其特征在于，所述第一偏置电流产生单元包括：第一电流源，一端与所述共源放大器单元连接，另一端与接地端连接，提供第一偏置电流。

5.根据权利要求4所述的延时锁定环电路，其特征在于，所述共源放大器单元包括：

第一晶体管，栅极接收所述第一差分输入中间信号，源极通过所述第一电流源与接地端连接；

第二晶体管，栅极接收所述第二差分输入中间信号，源极通过所述第一电流源与接地端连接，

其中，所述第一差分输入中间信号和所述第二差分输入中间信号为前一级延时模块的输出信号。

6.根据权利要求5所述的延时锁定环电路，其特征在于，所述有源电感单元包括：

第三晶体管，漏极与电源端连接，源极与所述第一晶体管的漏极连接，所述第三晶体管和所述第一晶体管的连接点输出第二差分输出中间信号；

第四晶体管，漏极与所述电源端连接，源极与所述第二晶体管的漏极连接，所述第四晶体管和所述第二晶体管的连接点输出第一差分输出中间信号；

第五晶体管，源极与所述电源端连接，漏极与所述第三晶体管的栅极连接，所述第五晶体管的栅极接收所述控制信号；

第六晶体管，源极与所述电源端连接，漏极与所述第四晶体管的栅极连接，所述第六晶体管的栅极接收所述控制信号，

其中，所述第一差分输出中间信号和所述第二差分输出中间信号为后一级延时模块的输入信号。

7.根据权利要求1所述的延时锁定环电路，其特征在于，所述鉴相器为对称结构。

8.根据权利要求7所述的延时锁定环电路，其特征在于，所述鉴相器包括：

第二偏置电流产生单元，提供第二偏置电流；

第一类源极跟随单元、第二类源极跟随单元、第三类源极跟随单元和第四类源极跟随单元，均与所述第二偏置电流产生单元连接，接收所述第二偏置电流、所述第一差分输入信号、所述第二差分输入信号、所述第一差分输出信号和所述第二差分输出信号，以输出第一电流信号、第二电流信号；

电阻分压单元，分别与所述第一类源极跟随单元至所述第四类源极跟随单元连接，根据所述第一电流信号和所述第二电流信号输出所述第一相位差值信号和所述第二相位差值信号。

9.根据权利要求8所述的延时锁定环电路，其特征在于，所述第二偏置电流产生单元包括：

第二电流源，一端与所述第一类源极跟随单元连接，另一端与接地端连接；

第三电流源，一端与所述第二类源极跟随单元连接，另一端与接地端连接；

第四电流源，一端与所述第三类源极跟随单元连接，另一端与接地端连接；

第五电流源，一端与所述第四类源极跟随单元连接，另一端与接地端连接。

10.根据权利要求9所述的延时锁定环电路，其特征在于，所述第二电流源、所述第三电流源、所述第四电流源和所述第五电流源的输出电流值相等。

11.根据权利要求9所述的延时锁定环电路，其特征在于，所述第一类源极跟随单元包括：

第七晶体管，栅极接收所述第二差分输入信号，源极通过所述第二电流源与接地端连接，漏极连接电源端；

第八晶体管，栅极接收所述第二差分输出信号，源极通过所述第二电流源与接地端连接，漏极连接所述电源端；

第九晶体管的栅极连接所述电源端，源极通过所述第二电流源与接地端连接，漏极通过所述电阻分压单元连接所述电源端。

12.根据权利要求11所述的延时锁定环电路，其特征在于，所述第二类源极跟随单元包括：

第十晶体管，栅极连接所述电源端，源极通过所述第三电流源与接地端连接，漏极通过所述电阻分压单元连接所述电源端；

第十一晶体管的栅极接收所述第一差分输出信号，源极通过所述第三电流源与接地端连接，漏极连接所述电源端；

第十二晶体管的栅极接收所述第一差分输入信号，源极通过所述第三电流源与接地端连接，漏极连接所述电源端。

13.根据权利要求12所述的延时锁定环电路，其特征在于，所述第三类源极跟随单元包括：

第十三晶体管的栅极接收所述第一差分输入信号，源极通过所述第四电流源与接地端连接，漏极连接所述电源端；

第十四晶体管的栅极接收所述第二差分输出信号，源极通过所述第四电流源与接地端连接，漏极连接所述电源端；

第十五晶体管的栅极连接所述电源端，源极通过所述第四电流源与接地端连接，漏极通过所述电阻分压单元连接所述电源端。

14.根据权利要求13所述的延时锁定环电路，其特征在于，所述第四类源极跟随单元包括：

第十六晶体管的栅极连接所述电源端，源极通过所述第五电流源与接地端连接，漏极通过所述电阻分压单元连接所述电源端；

第十七晶体管的栅极接收所述第一差分输出信号，源极通过所述第五电流源与接地端连接，漏极连接所述电源端；

第十八晶体管的栅极接收所述第二差分输入信号，源极通过所述第五电流源与接地端连接，漏极连接所述电源端。

15.根据权利要求14所述的延时锁定环电路，其特征在于，所述电阻分压单元包括：

第一电阻，一端与所述第一类源极跟随单元和所述第二类源极跟随单元连接，另一端与电源端连接，所述第一电阻与所述第一类源极跟随单元的连接节点输出所述第二相位差值信号；

第二电阻，一端与所述第三类源极跟随单元和所述第四类源极跟随单元连接，另一端与电源端连接，所述第二电阻与所述第四类源极跟随单元的连接节点输出所述第一相位差值信号。

16.根据权利要求1所述的延时锁定环电路，其特征在于，所述滤波单元包括：

第六电流源，其一端与接地端连接；

第十九晶体管，栅极接收所述第一相位差值信号，源极通过所述第六电流源与接地端连接；

第二十晶体管，栅极接收所述第二相位差值信号，源极通过所述第六电流源与接地端连接；

第二十一晶体管，栅极和漏极均与所述第十九晶体管的漏极连接，所述第二十一晶体管的源极连接电源端；

第二十二晶体管，栅极与所述第二十一晶体管的栅极连接，漏极与所述第二十晶体管的漏极连接，所述第二十二晶体管的源极连接所述电源端，所述第二十二晶体管和所述第二十晶体管的连接节点输出所述控制信号；

负载电容，一端与所述第二十二晶体管的漏极连接，另一端与接地端连接。

17.根据权利要求16所述的延时锁定环电路，其特征在于，所述滤波单元的低频增益与延时锁定环电路的锁定时间呈负相关。

18.根据权利要求1所述的延时锁定环电路，其特征在于，所述延时锁定环电路用于磁力计中，产生测量延时。

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