CN114461142B - 一种读写Flash数据的方法、***、装置及介质 - Google Patents

一种读写Flash数据的方法、***、装置及介质 Download PDF

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Abstract

本申请公开了一种读写Flash数据的方法、***、装置及介质，CPLD分别与主控芯片和Flash存储器连接，CPLD接收Flash存储器发送的数据后将数据发送至主控芯片，CPLD用于在主控芯片读写Flash存储器中的数据时作为监控装置，判断主控芯片与Flash存储器中数据是否同步，若判断主控芯片与Flash存储器中数据不同步，由CPLD同时向主控芯片与Flash存储器发送复位信号，CPLD实现主控芯片对Flash存储器进行读写动作时的监控。

Description

一种读写Flash数据的方法、***、装置及介质
技术领域
本申请涉及数据读取技术领域，特别是涉及一种读写Flash数据的方法、***、装置及介质。
背景技术
服务器作为信息基础建设设施的重要组成部分，在高速发展的信息社会发挥着越来越重要的作用。服务器的设计上一般有存放运行程序的Flash存储器，***启动时，主控芯片加载Flash存储器内的程序，从而正确的进行***的配置等，保证服务器的正常运行。现有的，主控芯片与Flash存储器直接连接，当***启动时，主控芯片直接开始读取Flash存储器内的数据，读取完成后，加载到内部的寄存器中，对寄存器进行配置，运行程序。
主控芯片读取Flash存储器内的数据的这一过程，是不受控制的，如果数据加载过程中出现加载失败，无法进行有效的定位分析，Flash存储器的硬件线路设计上不能使得Flash存储器跟随***复位一起，存在复位后主控芯片的地址模式与Flash存储器的地址模式不一致的冲突，造成Flash存储器内数据被损坏以及擦除。
由此可见，如何加强主控芯片对Flash存储器进行读写动作的监控，是本领域人员亟待解决的技术问题。
发明内容
本申请的目的是提供一种读写Flash数据的方法、***、装置及介质。
为解决上述技术问题，本申请提供一种Flash数据读写方法，应用于CPLD，所述CPLD分别与主控芯片和Flash存储器连接，所述方法包括：
接收所述Flash存储器发送的数据；
将所述数据发送至所述主控芯片和将所述数据存储至所述CPLD的UFM寄存器；
判断所述主控芯片与所述Flash存储器中数据是否同步；
若否，向所述主控芯片和所述Flash存储器发送复位信号，所述复位信号用于控制所述主控芯片和所述Flash存储器同时进行复位。
优选地，所述的Flash数据读写方法中，所述将所述数据存储至UFM寄存器之后，还包括：
当所述主控芯片重启或加载所述数据失败时，向所述主控芯片和所述Flash存储器发送复位信号。
优选地，所述的Flash数据读写方法中，所述将所述数据存储至UFM寄存器之后，还包括：
当接收到所述BMC发送的所述Flash存储器与所述UFM寄存器内的数据不一致的信号时，向所述主控芯片和所述Flash存储器发送复位信号。
优选地，所述的Flash数据读写方法中，所述将所述数据发送至主控芯片之后，还包括：
当所述主控芯片读取所述数据失败时，存储当前所述数据。
本申请还提供一种Flash数据读写***，包括：
主控芯片，CPLD，Flash存储器；
所述CPLD包含UFM寄存器；
所述主控芯片与所述CPLD连接，所述CPLD与所述Flash存储器连接，
所述CPLD用于接收所述Flash存储器发送的数据，并将所述数据发送至所述主控芯片和将所述数据存储至所述UFM寄存器；所述CPLD还用于当所述主控芯片与所述Flash存储器中数据不同步时，向所述主控芯片和所述Flash存储器发送复位信号，所述复位信号用于控制所述主控芯片和所述Flash存储器同时进行复位。
优选地，所述的Flash数据读写***中，还包括：BMC；
所述BMC与所述CPLD和所述Flash存储器连接，所述BMC用于校验所述Flash存储器与所述UFM寄存器内的数据是否一致。
优选地，所述的Flash数据读写***中，所述主控芯片与所述CPLD通过SPI总线连接，所述CPLD与所述Flash存储器通过所述SPI总线连接，所述CPLD与所述BMC通过IIC总线连接。
本申请还提供一种Flash数据读写装置，应用于CPLD，所述CPLD分别与主控芯片和Flash存储器连接，所述装置包括：
接收模块，用于接收所述Flash存储器发送的数据；
存储模块，用于将所述数据发送至所述主控芯片和将所述数据存储至所述CPLD的UFM寄存器；
判断模块，用于判断所述主控芯片与所述Flash存储器中数据是否同步；若否，触发复位模块。
所述复位模块，用于向所述主控芯片和所述Flash存储器发送复位信号，所述复位信号用于控制所述主控芯片和所述Flash存储器同时进行复位。
发送模块，用于当所述主控芯片重启或加载所述数据失败时，向所述主控芯片和所述Flash存储器发送复位信号。
接收控制模块，用于当接收到所述BMC发送的所述Flash存储器与所述UFM寄存器内的数据不一致的信号时，向所述主控芯片和所述Flash存储器发送复位信号。
错误存储模块，用于当所述主控芯片读取所述数据失败时，存储当前所述数据。
本申请还提供一种Flash数据读写装置，包括：
存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现所述的Flash数据读写方法的步骤。
本申请还提供一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如所述的Flash数据读写方法的步骤。
本申请所提供的Flash数据读写方法，应用于复杂可编程逻辑器件(ComplexProgrammable Logic Device)CPLD，CPLD分别与主控芯片和Flash存储器连接，CPLD接收Flash存储器发送的数据后将数据发送至主控芯片，并将数据存储至CPLD的UFM寄存器；CPLD判断主控芯片与Flash存储器中数据是否同步；若否，向主控芯片和Flash存储器发送复位信号。CPLD用于在主控芯片读写Flash存储器中的数据时作为监控装置，判断主控芯片与Flash存储器中数据是否同步，若判断主控芯片与Flash存储器中数据不同步，由CPLD同时向主控芯片与Flash存储器发送复位信号，CPLD实现主控芯片对Flash存储器进行读写动作时的监控。
另外，本申请还提供一种Flash数据读写***，装置与计算机可读存储介质，与上述方法对应，效果同上。
附图说明
为了更清楚地说明本申请实施例，下面将对实施例中所需要使用的附图做简单的介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的一种Flash数据读写方法的流程图；
图2为本申请实施例提供的一种Flash数据读写***的结构图；
图3为本申请实施例提供的一种Flash数据读写装置的结构图；
图4为本申请另一实施例提供的Flash数据读写装置的结构图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本申请保护范围。
本申请的核心是提供一种加强对Flash存储器内数据读写的监控与管理的方法。
为了使本技术领域的人员更好地理解本申请方案，下面结合附图和具体实施方式对本申请作进一步的详细说明。
图1为本申请实施例提供的一种Flash数据读写方法的流程图，应用于CPLD22，所述CPLD22分别与主控芯片21和Flash存储器24连接，如图1所示，Flash数据读写方法包括：
S10：接收Flash存储器24发送的数据；
S11：将数据发送至主控芯片21和将数据存储至CPLD22的UFM寄存器23；
S12：判断主控芯片21与Flash存储器24中数据是否同步；
S13：若否，向主控芯片21和Flash存储器24发送复位信号，复位信号用于控制主控芯片21和Flash存储器24同时进行复位。
本实施例提到的CPLD22指的是复杂可编程逻辑器件，由完全可编程与/或阵列以及宏单元库构成。AND/OR阵列可重编程，能够执行众多逻辑功能。宏单元是执行组合逻辑或时序逻辑的功能块，同时还提供了真值或补码输出和以不同的路径反馈等更高灵活性。另外，CPLD22中包含用户存储空间(User Flash Memory，UFM)，保存在UFM寄存器23内的数据在CPLD22掉电后仍然存在，不会被清空。
Flash存储器24又称闪存，不仅具备电子可擦除可编程的性能，还不会因断电丢失数据，同时可以快速读取数据，在服务器上用于存储BIOS程序、BMC25程序等。服务器的主控芯片21通过读取Flash存储器24中存储的数据，读取完成后，加载到内部的寄存器中，对寄存器进行配置，运行程序。在主控芯片21读取数据的过程中，若主控芯片21读取失败，或主控芯片21突然掉电，主控芯片21会重新上电，但Flash存储器24不会跟随主控芯片21进行复位，因此会导致主控芯片21与Flash存储器24之间数据不同步。
步骤S10提到的CPLD22接收Flash存储器24发送的数据，步骤S11将数据发送至主控芯片21，以便于主控芯片21进行读取与加载，在这个过程中，CPLD22仅作为一个主控芯片21读取Flash存储器24的数据的过程中的一个中介，CPLD22串行在主控芯片21与Flash存储器24的连接线路上。另外，步骤S11，CPLD22将数据存储至CPLD22的UFM寄存器23，也可以看作当主控芯片21读取Flash存储器24的数据时，CPLD22读取主控芯片21和Flash存储器24通信总线上的数据，并将数据存储至UFM寄存器23。另外，将数据存储至UFM寄存器23，当主控芯片21读取数据失败时，便可以通过加载CPLD22中存储的这笔数据来分析主控芯片21加载失败的原因，以便于解决错误。
步骤S12判断主控芯片21与Flash存储器24中数据是否同步，包括判断主控芯片21与Flash存储器24中数据的时钟状态，地址状态是否同步，若主控芯片21与Flash存储器24中数据不同步，则可能因为主控芯片21与Flash存储器24工作在不同的地址模式下，导致Flash存储器24中存储的内存被损坏。通过步骤S12判断主控芯片21与Flash存储器24中数据是否同步，若不同步，步骤S13向主控芯片21和Flash存储器24发送复位信号，复位信号用于控制主控芯片21和Flash存储器24同时进行复位，主控芯片21和Flash存储器24同时进行复位动作，这样就保证了主控芯片21和Flash存储器24工作在同样的地址模式下，杜绝了Flash存储器24内容被损坏的问题。
另外，本实施例不限制主控芯片21与CPLD22的连接方式，也不限制CPLD22与Flash存储器24的连接方式，根据实际需要设计即可；另外，本实施例也不限制主控芯片21的具体类型，例如CPU，MCU，PCH，MCH等。
通过本实施例提供的方法，CPLD22串行在主控芯片21与Flash存储之间，CPLD22接收Flash存储器24发送的数据后将数据发送至主控芯片21，并将数据存储至CPLD22的UFM寄存器23；CPLD22判断主控芯片21与Flash存储器24中数据是否同步；若否，向主控芯片21和Flash存储器24发送复位信号。CPLD22用于在主控芯片21读写Flash存储器24中的数据时作为监控装置，判断主控芯片21与Flash存储器24中数据是否同步，若判断主控芯片21与Flash存储器24中数据不同步，由CPLD22同时向主控芯片21与Flash存储器24发送复位信号，这样就保证了主控芯片21和Flash存储器24中的数据同步，由CPLD22实现主控芯片21对Flash存储器24进行读写动作时的监控。
根据上述实施例，当主控芯片21因掉电或其他原因重启时，很可能导致主控芯片21与Flash存储器24中的数据不同步，因此，本实施例提供一种优选方案，步骤S11将数据存储至UFM寄存器23之后，还包括：当主控芯片21重启或加载数据失败时，向主控芯片21和Flash存储器24发送复位信号。
当CPLD22检测到主控芯片21掉电重启或加载数据失败时，直接向主控芯片21和Flash存储器24发送复位信号，复位信号用于控制主控芯片21和Flash存储器24同时进行复位，主控芯片21和Flash存储器24同时进行复位动作，这样就保证了主控芯片21和Flash存储器24工作在同样的地址模式下，杜绝了Flash存储器24内容被损坏的问题。
通过本实施例提供的方法，当主控芯片21重启或加载数据失败时，向主控芯片21和Flash存储器24发送复位信号，由CPLD22同时向主控芯片21与Flash存储器24发送复位信号，这样就保证了主控芯片21和Flash存储器24中的数据同步，由CPLD22实现主控芯片21对Flash存储器24进行读写动作时的监控。
根据上述实施例，为了保证CPLD22读取Flash存储器24中数据准确，因此，本实施例提供一种优选方案，步骤S11将数据存储至UFM寄存器23之后，还包括：当接收到基板管理控制器(Baseboard Management Controller，BMC25)发送的Flash存储器24与UFM寄存器23内的数据不一致的信号时，向主控芯片21和Flash存储器24发送复位信号。
本实施例提到的基板管理控制器BMC25与CPLD22和Flash存储器24连接，用于监测CPLD22中存储到的数据信息和Flash存储器24中的数据是否一致，检验数据的准确性，工作人员可通过读取BMC25的检验结果分析主控芯片21与Flash存储器24中数据通信存在的问题。当BMC25检测到CPLD22的UFM寄存器23中存储的数据与Flash存储器24中的数据不一致时，BMC25向CPLD22发送信号，由CPLD22向主控芯片21和Flash存储器24发送复位信号，这样就保证了主控芯片21和Flash存储器24中的数据同步，由CPLD22实现主控芯片21对Flash存储器24进行读写动作时的监控。
通过本实施例提供的方法，使BMC25参与数据读写的校验，提高了数据的安全性与可靠性，进一步提升了***整体的可靠性。
根据上述实施例，主控芯片21读取Flash存储器24中的数据时，可能读取失败，为了能够分析主控芯片21读取数据失败的原因，以便于解决问题，本实施例提供一种优选方案，步骤S11将数据发送至主控芯片21之后，还包括：
当主控芯片21读取数据失败时，存储当前数据。
当主控芯片21读取数据失败时，主控芯片21会丢失这笔数据，提供CPLD22将这笔数据存储，工作人员可通过查看这笔数据的类型，来分析读取失败的原因，以便于解决问题。
本申请实施例还提供一种Flash数据读写***，图2为本申请实施例提供的一种Flash数据读写***的结构图，如图2所示，包括：
主控芯片21，CPLD22，Flash存储器24；
CPLD22包含UFM寄存器23；
主控芯片21与CPLD22连接，CPLD22与Flash存储器24连接，
CPLD22用于接收Flash存储器24发送的数据，并将数据发送至主控芯片21和将数据存储至UFM寄存器23；CPLD22还用于当主控芯片21与Flash存储器24中数据不同步时，向主控芯片21和Flash存储器24发送复位信号，复位信号用于控制主控芯片21和Flash存储器24同时进行复位。
CPLD22将数据存储至CPLD22的UFM寄存器23，也可以看作当主控芯片21读取Flash存储器24的数据时，CPLD22读取主控芯片21和Flash存储器24通信总线上的数据，并将数据存储至UFM寄存器23。另外，将数据存储至UFM寄存器23，当主控芯片21读取数据失败时，便可以通过加载CPLD22中存储的这笔数据来分析主控芯片21加载失败的原因，以便于解决错误。
CPLD22当主控芯片21与Flash存储器24中数据不同步时，向主控芯片21和Flash存储器24发送复位信号，复位信号用于控制主控芯片21和Flash存储器24同时进行复位，主控芯片21和Flash存储器24同时进行复位动作，这样就保证了主控芯片21和Flash存储器24工作在同样的地址模式下，杜绝了Flash存储器24内容被损坏的问题。
通过本实施例提供的Flash数据读写***，CPLD22串行在主控芯片21与Flash存储之间，CPLD22接收Flash存储器24发送的数据后将数据发送至主控芯片21，并将数据存储至CPLD22的UFM寄存器23；CPLD22当主控芯片21与Flash存储器24中数据不同步时，向主控芯片21和Flash存储器24发送复位信号，复位信号用于控制主控芯片21和Flash存储器24同时进行复位，CPLD22用于在主控芯片21读写Flash存储器24中的数据时作为监控装置，保证主控芯片21和Flash存储器24中的数据同步，由CPLD22实现主控芯片21对Flash存储器24进行读写动作时的监控。
根据上述实施例，本申请还提供一种优选方案，Flash数据读写***，还包括：BMC25；
所述BMC25与所述CPLD22和所述Flash存储器24连接，所述BMC25用于校验所述Flash存储器24与所述UFM寄存器23内的数据是否一致。
基板管理控制器BMC25与CPLD22和Flash存储器24连接，用于监测CPLD22中存储到的数据信息和Flash存储器24中的数据是否一致，检验数据的准确性，工作人员可通过读取BMC25的检验结果分析主控芯片21与Flash存储器24中数据通信存在的问题。当BMC25检测到CPLD22的UFM寄存器23中存储的数据与Flash存储器24中的数据不一致时，BMC25向CPLD22发送信号，由CPLD22向主控芯片21和Flash存储器24发送复位信号，这样就保证了主控芯片21和Flash存储器24中的数据同步，由CPLD22实现主控芯片21对Flash存储器24进行读写动作时的监控。
根据上述实施例，本申请还提供一种优选方案，Flash数据读写***，所述主控芯片21与所述CPLD22通过串行外设接口(Serial Peripheral Interface，SPI)总线连接，所述CPLD22与所述Flash存储器24通过所述SPI总线连接，CPLD22与BMC25通过集成电路总线(Inter-Integrated Circuit，IIC)总线连接。
需要说明的是，SPI总线是一种高速的，全双工，同步的通信总线，支持全双工通信，通信简单，数据传输速率块。IIC总线主要是用来连接整体电路，IIC是一种多向控制总线，也就是说多个芯片可以连接到同一总线结构下，同时每个芯片都可以作为实时数据传输的控制源。这种方式简化了信号传输总线接口。
通过SPI总线实现CPLD22与主控芯片21和Flash存储器24之间的通信连接，通信简单，数据传输速率块；通过IIC总线实现CPLD22与BMC25之间的通信连接，结构简单、低功耗、抗干扰强、传输距离长。
在上述实施例中，对于Flash数据读写方法进行了详细描述，本申请还提供Flash数据读写装置对应的实施例。需要说明的是，本申请从两个角度对装置部分的实施例进行描述，一种是基于功能模块的角度，另一种是基于硬件的角度。
图3为本申请实施例提供的Flash数据读写装置的结构图，如图3所示，Flash数据读写装置包括：
接收模块31，用于接收Flash存储器24发送的数据；
存储模块32，用于将数据发送至主控芯片21和将数据存储至CPLD22的UFM寄存器23；
判断模块33，用于判断主控芯片21与Flash存储器24中数据是否同步；若否，触发复位模块34。
复位模块34，用于向主控芯片21和Flash存储器24发送复位信号，复位信号用于控制主控芯片21和Flash存储器24同时进行复位。
Flash数据读写装置应用于CPLD22，CPLD22分别与主控芯片21和Flash存储器24连接，接收模块31接收Flash存储器24发送的数据，存储模块32将数据发送至主控芯片21和将数据存储至CPLD22的UFM寄存器23，判断模块33判断主控芯片21与Flash存储器24中数据是否同步；若否，触发复位模块34，向主控芯片21和Flash存储器24发送复位信号，复位信号用于控制主控芯片21和Flash存储器24同时进行复位。
CPLD22串行在主控芯片21与Flash存储之间，在主控芯片21读写Flash存储器24中的数据时作为监控装置，判断主控芯片21与Flash存储器24中数据是否同步，若判断主控芯片21与Flash存储器24中数据不同步，由CPLD22同时向主控芯片21与Flash存储器24发送复位信号，这样就保证了主控芯片21和Flash存储器24中的数据同步，由CPLD22实现主控芯片21对Flash存储器24进行读写动作时的监控。
该装置还包括：
发送模块，用于当主控芯片重启或加载数据失败时，向主控芯片和Flash存储器发送复位信号。
接收控制模块，用于当接收到BMC发送的Flash存储器与UFM寄存器内的数据不一致的信号时，向主控芯片和Flash存储器发送复位信号。
错误存储模块，用于当主控芯片读取数据失败时，存储当前数据。
由于装置部分的实施例与方法部分的实施例相互对应，因此装置部分的实施例请参见方法部分的实施例的描述，这里暂不赘述。
图4为本申请另一实施例提供的Flash数据读写装置的结构图，如图4所示，Flash数据读写装置包括：存储器40，用于存储计算机程序；
处理器41，用于执行计算机程序时实现如上述实施例Flash数据读写方法的步骤。
本实施例提供的Flash数据读写装置可以包括但不限于智能手机、平板电脑、笔记本电脑或台式电脑等。
其中，处理器41可以包括一个或多个处理核心，比如4核心处理器、8核心处理器等。处理器41可以采用数字信号处理(Digital Signal Processing，DSP)、现场可编程门阵列(Field－Programmable Gate Array，FPGA)、可编程逻辑阵列(Programmable LogicArray，PLA)中的至少一种硬件形式来实现。处理器41也可以包括主处理器和协处理器，主处理器是用于对在唤醒状态下的数据进行处理的处理器，也称中央处理器(CentralProcessing Unit，CPU)；协处理器是用于对在待机状态下的数据进行处理的低功耗处理器。在一些实施例中，处理器41可以在集成有图像处理器(Graphics Processing Unit，GPU)，GPU用于负责显示屏所需要显示的内容的渲染和绘制。一些实施例中，处理器41还可以包括人工智能(Artificial Intelligence，AI)处理器，该AI处理器用于处理有关机器学习的计算操作。
存储器40可以包括一个或多个计算机可读存储介质，该计算机可读存储介质可以是非暂态的。存储器40还可包括高速随机存取存储器，以及非易失性存储器，比如一个或多个磁盘存储设备、闪存存储设备。本实施例中，存储器40至少用于存储以下计算机程序401，其中，该计算机程序被处理器41加载并执行之后，能够实现前述任一实施例公开的Flash数据读写方法的相关步骤。另外，存储器40所存储的资源还可以包括操作***402和数据403等，存储方式可以是短暂存储或者永久存储。其中，操作***402可以包括Windows、Unix、Linux等。数据403可以包括但不限于实现Flash数据读写方法所涉及到的步骤等。
在一些实施例中，Flash数据读写装置还可包括有显示屏42、输入输出接口43、通信接口44、电源45以及通信总线46。
本领域技术人员可以理解，图4中示出的结构并不构成对Flash数据读写装置的限定，可以包括比图示更多或更少的组件。
本申请实施例提供的Flash数据读写装置，包括存储器和处理器，处理器在执行存储器存储的程序时，能够实现如下方法：Flash数据读写方法，CPLD22用于在主控芯片21读写Flash存储器24中的数据时作为监控装置，判断主控芯片21与Flash存储器24中数据是否同步，若判断主控芯片21与Flash存储器24中数据不同步，由CPLD22同时向主控芯片21与Flash存储器24发送复位信号，这样就保证了主控芯片21和Flash存储器24中的数据同步，由CPLD22实现主控芯片21对Flash存储器24进行读写动作时的监控。
最后，本申请还提供一种计算机可读存储介质对应的实施例。计算机可读存储介质上存储有计算机程序，计算机程序被处理器执行时实现如上述Flash数据读写方法实施例中记载的步骤。
可以理解的是，如果上述实施例中的方法以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read-Only Memory，ROM)、随机存取存储器(RandomAccess Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。
本实施例提供的计算机可读存储介质，其上存储有计算机程序，当处理器执行该程序时，可实现以下方法：Flash数据读写方法，CPLD22用于在主控芯片21读写Flash存储器24中的数据时作为监控装置，判断主控芯片21与Flash存储器24中数据是否同步，若判断主控芯片21与Flash存储器24中数据不同步，由CPLD22同时向主控芯片21与Flash存储器24发送复位信号，这样就保证了主控芯片21和Flash存储器24中的数据同步，由CPLD22实现主控芯片21对Flash存储器24进行读写动作时的监控。
以上对本申请所提供的Flash数据读写方法，Flash数据读写***，装置及介质进行了详细介绍。说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以对本申请进行若干改进和修饰，这些改进和修饰也落入本申请权利要求的保护范围内。
还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

Claims (10)

1.一种Flash数据读写方法，其特征在于，应用于CPLD，所述CPLD分别与主控芯片和Flash存储器连接，所述方法包括：
接收所述Flash存储器发送的数据；
将所述数据发送至所述主控芯片和将所述数据存储至所述CPLD的UFM寄存器；
判断所述主控芯片与所述Flash存储器中数据是否同步；
若否，向所述主控芯片和所述Flash存储器发送复位信号，所述复位信号用于控制所述主控芯片和所述Flash存储器同时进行复位。
2.根据权利要求1所述的Flash数据读写方法，其特征在于，所述将所述数据存储至所述CPLD的UFM寄存器之后，还包括：
当所述主控芯片重启或加载所述数据失败时，向所述主控芯片和所述Flash存储器发送复位信号。
3.根据权利要求1所述的Flash数据读写方法，其特征在于，所述将所述数据存储至所述CPLD的UFM寄存器之后，还包括：
当接收到BMC发送的所述Flash存储器与所述UFM寄存器内的数据不一致的信号时，向所述主控芯片和所述Flash存储器发送复位信号；
所述BMC与所述CPLD和所述Flash存储器连接，所述BMC用于校验所述Flash存储器与所述UFM寄存器内的数据是否一致。
4.根据权利要求1所述的Flash数据读写方法，其特征在于，所述将所述数据发送至所述主控芯片之后，还包括：
当所述主控芯片读取所述数据失败时，存储当前所述数据。
5.一种Flash数据读写***，其特征在于，包括：
主控芯片，CPLD，Flash存储器；
所述CPLD包含UFM寄存器；
所述主控芯片与所述CPLD连接，所述CPLD与所述Flash存储器连接，
所述CPLD用于接收所述Flash存储器发送的数据，并将所述数据发送至所述主控芯片和将所述数据存储至所述CPLD的UFM寄存器；所述CPLD还用于当所述主控芯片与所述Flash存储器中数据不同步时，向所述主控芯片和所述Flash存储器发送复位信号，所述复位信号用于控制所述主控芯片和所述Flash存储器同时进行复位。
6.根据权利要求5所述的Flash数据读写***，其特征在于，还包括：BMC；
所述BMC与所述CPLD和所述Flash存储器连接，所述BMC用于校验所述Flash存储器与所述UFM寄存器内的数据是否一致。
7.根据权利要求6所述的Flash数据读写***，其特征在于，所述主控芯片与所述CPLD通过SPI总线连接，所述CPLD与所述Flash存储器通过所述SPI总线连接，所述CPLD与所述BMC通过IIC总线连接。
8.一种Flash数据读写装置，其特征在于，应用于CPLD，所述CPLD分别与主控芯片和Flash存储器连接，所述装置包括：
接收模块，用于接收所述Flash存储器发送的数据；
存储模块，用于将所述数据发送至所述主控芯片和将所述数据存储至所述CPLD的UFM寄存器；
判断模块，用于判断所述主控芯片与所述Flash存储器中数据是否同步；若否，触发复位模块；
所述复位模块，用于向所述主控芯片和所述Flash存储器发送复位信号，所述复位信号用于控制所述主控芯片和所述Flash存储器同时进行复位。
9.一种Flash数据读写装置，其特征在于，包括：
存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现如权利要求1至4任一项所述的Flash数据读写方法的步骤。
10.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如权利要求1至4任一项所述的Flash数据读写方法的步骤。
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