CN114388618B - 功率半导体器件及其制造方法 - Google Patents

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Abstract

公开了一种功率半导体器件及其制造方法，功率半导体器件包括：半导体衬底；位于半导体衬底上的外延层；位于外延层中的第一介质槽和第二介质槽，第一介质槽和第二介质槽内填充有第一介质层；位于第一介质槽内的栅氧化层、控制栅和屏蔽栅；位于第一介质槽和第二介质槽两侧的源区和漏区；其中，控制栅由外延层表面延伸至第一介质槽上部，屏蔽栅由外延层表面延伸至第一介质槽下部，栅氧化层将控制栅和屏蔽栅、控制栅和外延层隔开。本发明采用两个介质槽的结构使漂移区的形貌不再是直线，而形成折线(V型或凹型)形貌的漂移区，可以增加漂移区的有效长度，在同样的击穿电压下实现更小的特征导通电阻。

Description

功率半导体器件及其制造方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种功率半导体器件及其制造方法。
背景技术
功率半导体器件主要用于大功率的电源电路和控制电路中，例如作为开关元件或整流元件。在功率半导体器件中，功率MOS(场效应晶体管)器件以其输入阻抗高、低损耗、开关速度快、无二次击穿、动态性能好等优点已成为主流功率器件之一。现在高压功率MOS器件主要有VDMOS(Vertical-double-diffused metal oxide semiconductor，垂直双扩散金属氧化物半导体)器件，及在VDMOS基础上出现的超结器件等。
对于功率MOS器件业界追求更优的性价比，即更好的性能和更低的芯片成本。而更低的芯片成本体现在更少的光刻；同样导通电阻占用更小的芯片面积，即更小的特征导通电阻(specific on-resistant，RSP)；以及更高的生产效率。
然而，VDMOS器件的RSP值比较大、外延层比较厚、生产过程中需要比较多的炉管过程导致生产效率低、需要特殊的终端处理结构从而导致较大的芯片面积等。超结器件利用电荷平衡技术可以实现较小的RSP，但是随之带来的是较高的工艺成本。
发明内容
鉴于上述问题，本发明的目的在于提供一种功率半导体器件及其制造方法，其中，外延层中具有两个相邻的介质槽，第一介质槽包括第一介质层、栅介质层以及由栅介质层隔离的控制栅和屏蔽栅，第二介质槽包括第一介质层，可以增加漂移区的有效长度，在同样的击穿电压下实现更小的特征导通电阻。
根据本发明的第一方面，提供一种功率半导体器件，包括：半导体衬底；位于所述半导体衬底上的外延层；位于所述外延层中的第一介质槽和第二介质槽，其中，所述第一介质槽和所述第二介质槽内填充有第一介质层；位于所述第一介质槽内的栅氧化层、控制栅和屏蔽栅；位于所述第一介质槽和所述第二介质槽两侧的源区和漏区，所述源区位于所述第一介质槽远离所述第二介质槽的一侧，所述漏区位于所述第二介质槽远离所述第一介质槽的一侧；其中，所述控制栅由外延层表面延伸至所述第一介质槽上部，所述屏蔽栅由外延层表面延伸至所述第一介质槽下部，所述栅氧化层将所述控制栅和所述屏蔽栅、所述控制栅和所述外延层隔开。
优选地，所述第一介质槽和所述第二介质槽之间的第一间距为0.3～2μm。
优选地，所述第一介质槽和所述第二介质槽的宽度为3～5μm。
优选地，所述第一介质槽和所述第二介质槽的深度为5～50μm。
优选地，所述第一介质槽和所述第二介质槽的底部与所述外延层底部之间的第二间距为2～10μm。
优选地，所述屏蔽栅的底部与所述第一介质槽的底部之间的第三间距为0.3～0.8μm。
优选地，所述控制栅的长度为1～3μm。
优选地，所述外延层的厚度为8～60μm。
优选地，所述功率半导体器件包括多个第二介质槽，其中，所述多个第二介质槽之间的第四间距为1-3μm。
优选地，所述功率半导体器件的最高工作电压越大，第二介质槽的个数越多。
优选地，所述控制栅和所述屏蔽栅向所述源区所在的一侧偏离所述第一介质槽的中心，其中，所述控制栅与所述源区之间的距离小于所述屏蔽栅与所述源区之间的距离。
优选地，所述功率半导体器件还包括：位于外延层中的体区，所述体区位于第一介质槽远离第二介质槽的一侧；位于体区内的体接触区，所述体接触区与所述源区邻接；其中，所述源区位于所述体区中；所述漏区位于第二介质槽远离第一介质槽的一侧。
优选地，所述功率半导体器件还包括：位于外延层中的第一槽底注入区和第二槽底注入区；其中，所述第一槽底注入区围绕所述第一介质槽的底部；所述第二槽底注入区围绕所述第二介质槽的底部；所述第一槽底注入区和所述第二槽底注入区相互分离或者连通成一体。
优选地，所述功率半导体器件还包括：第二介质层，覆盖在所述外延层表面上；布线层，所述布线层包括第一布线层和第二布线层，所述第一布线层与所述源区以及体接触区相接触，所述第二布线层与所述漏区相接触；其中，所述第一布线层和所述第二布线层由第二介质层隔开。
优选地，所述半导体衬底的掺杂类型为第一掺杂类型，所述外延层的掺杂类型为第二掺杂类型，所述源区和漏区的掺杂类型为第二掺杂类型，第一掺杂类型和第二掺杂类型相反。
优选地，所述体区的掺杂类型为第一掺杂类型，所述第一槽底注入区和所述第二槽底注入区的掺杂类型为第二掺杂类型，所述体接触区的掺杂类型为第一掺杂类型，第一掺杂类型和第二掺杂类型相反。
优选地，所述屏蔽栅作为源场板与所述源区电连接。
优选地，所述功率半导体器件的最高工作电压范围为200V～1200V。
根据本发明的另一方面，提供一种功率半导体器件的制造方法，包括：在半导体衬底上形成外延层；在外延层中形成第一介质槽和第二介质槽以及位于第一介质槽内的栅氧化层、控制栅和屏蔽栅，所述第一介质槽和所述第二介质槽中填充第一介质层；采用光刻和注入工艺在第一介质槽和第二介质槽的两侧形成源区和漏区，所述源区位于所述第一介质槽远离所述第二介质槽的一侧，所述漏区位于所述第二介质槽远离所述第一介质槽的一侧；其中，所述控制栅由外延层表面延伸至所述第一介质槽上部，所述屏蔽栅由外延层表面延伸至所述第一介质槽下部，所述栅氧化层将所述控制栅和所述屏蔽栅、所述控制栅和所述外延层隔开。
优选地，所述第一介质槽和所述第二介质槽之间的第一间距为0.3～2μm。
优选地，所述第一介质槽和所述第二介质槽的宽度为3～5μm。
优选地，所述第一介质槽和所述第二介质槽的深度为5～50μm。
优选地，所述第一介质槽和所述第二介质槽的底部与所述外延层底部之间的第二间距为2～10μm。
优选地，所述屏蔽栅的底部与所述第一介质槽的底部之间的第三间距为0.3～0.8μm。
优选地，所述控制栅的长度为1～3μm。
优选地，所述外延层的厚度为8～60μm。
优选地，所述功率半导体器件包括多个第二介质槽，其中，所述多个第二介质槽之间的第四间距为1-3μm。
优选地，所述功率半导体器件的最高工作电压越大，第二介质槽的个数越多。
优选地，所述控制栅和所述屏蔽栅向所述源区所在的一侧偏离所述第一介质槽的中心，其中，所述控制栅与所述源区之间的距离小于所述屏蔽栅与所述源区之间的距离。
优选地，在外延层中形成第一介质槽和第二介质槽以及位于第一介质槽内的栅氧化层、控制栅和屏蔽栅包括：经由刻蚀在所述外延层中形成第一沟槽和第二沟槽；在所述第一沟槽和所述第二沟槽内的侧壁和底部形成牺牲氧化层，然后去除牺牲氧化层，对第一沟槽和第二沟外的外延层进行热氧化处理形成第一介质层，得到第一介质槽和第二介质槽；在第一介质槽和第二介质槽的第一介质层上沉积多晶硅并刻蚀形成屏蔽栅；在第一介质槽和第二介质槽内回填第一介质层，并采用化学机械研磨对所述第一介质层研磨使其与外延层的表面齐平；对第一介质槽和第二介质槽上部的第一介质层进行湿法刻蚀形成浅槽；在浅槽内形成栅氧化层和控制栅；去除第一介质槽和第二介质槽内控制栅和屏蔽栅以外的多晶硅并再次回填第一介质层将第一介质槽和第二介质槽填满。
优选地，回填第一介质层采用低压化学气相沉积、次常压化学气相沉积或高密度等离子体化学气相淀积工艺中的至少一种。
优选地，在第一沟槽和第二沟槽内的侧壁和底部形成第一介质层之前，还包括：在第一沟槽和第二沟槽的底部形成第一槽底注入区和第二槽底注入区；其中，所述第一槽底注入区围绕所述第一沟槽的底部；所述第二槽底注入区围绕所述第二沟槽的底部；所述第一槽底注入区和所述第二槽底注入区相互分离或者连通成一体。
优选地，在形成源区和漏区之前还包括：采用高能注入方式在所述外延层中形成体区，并经由退火完成激活和推结；以及采用光刻注入工艺在所述体区内形成体接触区，所述体接触区与所述源区邻接；其中，所述体区位于第一介质槽远离第二介质槽的一侧；所述源区位于所述体区中；所述漏区位于第二介质槽远离第一介质槽的一侧。
优选地，所述功率半导体器件的制造方法还包括：在所述外延层上形成第二介质层；刻蚀所述第二介质层并填充金属形成布线层；其中，所述布线层包括第一布线层和第二布线层，所述第一布线层与所述源区以及体接触区相接触，所述第二布线层与所述漏区相接触；所述第一布线层和所述第二布线层由第二介质层隔开。
优选地，所述半导体衬底的掺杂类型为第一掺杂类型，所述外延层的掺杂类型为第二掺杂类型，所述源区和漏区的掺杂类型为第二掺杂类型，第一掺杂类型和第二掺杂类型相反。
优选地，所述体区的掺杂类型为第一掺杂类型，所述第一槽底注入区和所述第二槽底注入区的掺杂类型为第二掺杂类型，所述体接触区的掺杂类型为第一掺杂类型，第一掺杂类型和第二掺杂类型相反。
优选地，所述屏蔽栅作为源场板与所述源区电连接。
优选地，所述功率半导体器件的最高工作电压范围为200V～1200V。
本发明实施例提供的功率半导体器件及其制造方法，外延层中具有两个相邻的介质槽，第一介质槽包括第一介质层、栅介质层以及由栅介质层隔离的控制栅和屏蔽栅，第二介质槽包括第一介质层，两个介质槽的结构使漂移区的形貌不再是直线，而形成折线(V型或凹型)形貌的漂移区，可以增加漂移区的有效长度，在同样的击穿电压下实现更小的特征导通电阻。
进一步地，刻蚀形成第一沟槽和第二沟槽后热氧化形成第一介质槽和第二介质槽以减小第一介质槽和第二介质槽之间外延层的宽度占比，可以优化耐压与导通电阻的折中关系；控制栅的长度略长于体区的深度，使控制栅与漂移区的正对面积大幅降低，可以实现较小的栅电容；屏蔽栅作为源场板与源极形成电连接，可以提高漂移区的浓度，进而减小特征导通电阻。
进一步地，围绕第一介质槽和第二介质槽底部的槽底注入区可以减小器件耐压对外延层电阻率和厚度的依赖性，提高工艺的稳定性。
进一步地，本发明实施例提供的功率半导体器件不需要设置终端区，在一定程度上减小器件面积，降低成本。
进一步地，本发明实施例通过两个介质槽增加漂移区的长度，在相同的物理尺寸上，可以达到更好的电性尺寸，从而实现更高耐压，即可以使用较窄的漂移区宽度(即较薄的外延层厚度)，实现目标耐压。
进一步地，本发明实施例提供的功率半导体器件结构简单，因此高温推结较少、光刻步骤较少、炉管步骤较少，从而提高工艺效率以及降低成本。
进一步地，屏蔽栅的长度比控制栅的长度长，可以更好地与漂移区(即外延层)形成辅助耗尽，从而提高漂移区掺杂，优化器件性能。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出根据本发明实施例的功率半导体器件的截面示意图；
图2示出根据本发明另一实施例的功率半导体器件的截面示意图；
图3示出本发明实施例的功率半导体器件的制造方法的流程图；
图4a至图4m示出本发明实施例的功率半导体器件的制造方法不同阶段的截面示意图。
具体实施方式
以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
图1示出根据本发明实施例的功率半导体器件的截面示意图。在该实施例中，功率半导体器件为沟槽型器件，可以是金属氧化物半导体场效应晶体管(MOSFET)、IGBT器件或者二极管。在下文中，以N型MOSFET为例进行说明，然而，本发明并不限于此。
参见图1，所述功率半导体器件包括半导体衬底101、位于半导体衬底101上的外延层102(漂移区)、位于所述外延层102内的第一介质槽103a和第二介质槽103b、位于第一介质槽103a和第二介质槽103b内的第一介质层113以及位于所述第一介质槽103a内的栅氧化层114、控制栅106和屏蔽栅107。其中，控制栅106由外延层102表面延伸至所述第一介质槽103a上部，所述屏蔽栅107由外延层102表面延伸至所述第一介质槽103a下部，所述控制栅106和所述屏蔽栅107由第一介质层113隔开，所述控制栅106和所述外延层102之间由所述栅氧化层114隔开。所述屏蔽栅107可作为源场板，与源极形成电连接。
在本实施例中，半导体衬底101例如为硅衬底，掺杂类型为第一掺杂类型。外延层102的掺杂类型为第二掺杂类型，第一掺杂类型和第二掺杂类型相反。第一掺杂类型为P型，第二掺杂类型为N型，或者第一掺杂类型为N型，第二掺杂类型为P型。
在本实施例中，外延层102的厚度为8～60μm，优选的厚度为15～25μm。第一介质槽103a和第二介质槽103b的深度为5～50μm，优选地深度为10～20μm，第一介质槽103a和第二介质槽103b的宽度为3～5μm，第一介质槽103a和第二介质槽103b的深宽比为5:1～20:1。
第一介质槽103a和第二介质槽103b内均填充有第一介质层113，第一介质层113的材料是二氧化硅。栅氧化层114的材料可以二氧化硅。
第一介质槽103a和第二介质槽103b使漂移区的形貌不再是直线，而形成折线(V型或凹型)形貌的漂移区(参见图1中带箭头的虚点线)。其中，漂移区本质上指的是漏区108b到体区105的距离。
第一介质槽103a和第二介质槽103b之间的第一间距d1为0.3～2μm。第一介质槽103a和第二介质槽103b的底部与所述外延层102的底部之间的第二间距d2为2～10μm，优选的第二间距d2为3～5μm。
所述屏蔽栅107的底部与所述第一介质槽103a的底部之间的第三间距d3为0.3～0.8μm。所述控制栅106的长度为1～3μm。进一步地，所述功率半导体器件还包括位于外延层102中的体区105、位于所述体区105内的源区108a以及位于外延层中的漏区108b；其中，所述体区105位于第一介质槽103a远离第二介质槽103b的一侧；所述漏区108b位于第二介质槽103b远离第一介质槽103a的一侧。
所述控制栅106和所述屏蔽栅107向所述源区108a所在的一侧偏离所述第一介质槽103a的中心。所述控制栅106比所述屏蔽栅107更靠近源区，即所述控制栅106与所述源区108a之间的距离小于所述屏蔽栅107与所述源区108a之间的距离。
在本实施例中，所述体区105的掺杂类型为第一掺杂类型，所述源区108a和漏区108b的掺杂类型为第二掺杂类型。所述体区105由外延层的表面向下延伸，控制栅106的长度大于等于所述体区105的深度，优选地，控制栅106的长度大于所述体区105的深度，例如控制栅106的长度比所述体区105的深度大0.1um～0.3um，保证控制栅106与体区105正对，从而保证沟道全开。所述体区105与所述控制栅106之间的距离为30～80nm。所述体区105与所述屏蔽栅107之间的距离为30～100nm。所述控制栅106比所述屏蔽栅107更靠近体区105及源区108a。
进一步地，所述功率半导体器件还包括位于外延层102中的第一槽底注入区104a和第二槽底注入区104b；其中，所述第一槽底注入区104a围绕所述第一介质槽103a的底部；所述第二槽底注入区104b围绕所述第二介质槽103b的底部。
在本实施例中，第一槽底注入区104a和第二槽底注入区104b的掺杂类型为第二掺杂类型。
在一个优选地实施例中，第一槽底注入区104a和第二槽底注入区104b可以连通成一体。
进一步地，所述功率半导体器件还包括位于体区105内的体接触区109，所述体接触区109与所述源区108a邻接。所述体接触区109的掺杂类型为第一掺杂类型。
本发明实施例的功率半导体器件的最高工作电压为200V～1200V。当最高工作电压为200V时，其使用电压为0～200V。上述实施例中的长度、宽度以及厚度范围均适用于最高工作电压为200V～1200V。而上述实施例中优选地长度、宽度以及厚度范围适用于最高工作电压为600V。
本发明实施例提供的功率半导体器件及其制造方法，外延层中具有两个相邻的介质槽，第一介质槽包括第一介质层、栅介质层以及由栅介质层隔离的控制栅和屏蔽栅，第二介质槽包括第一介质层，两个介质槽的结构使漂移区的形貌不再是直线，而形成折线(V型或凹型)形貌的漂移区，可以增加漂移区的有效长度，在同样的击穿电压下实现更小的特征导通电阻。
进一步地，刻蚀形成第一沟槽和第二沟槽后热氧化形成第一介质槽和第二介质槽以减小第一介质槽和第二介质槽之间外延层的宽度占比，可以优化耐压与导通电阻的折中关系；控制栅的长度略长于体区的深度，使控制栅与漂移区的正对面积大幅降低，可以实现较小的栅电容；屏蔽栅作为源场板与源极形成电连接，可以提高漂移区的浓度，进而减小特征导通电阻。
进一步地，围绕第一介质槽和第二介质槽底部的槽底注入区可以减小器件耐压对外延层电阻率和厚度的依赖性，提高工艺的稳定性。
进一步地，本发明实施例提供的功率半导体器件不需要设置终端区，在一定程度上减小器件面积，降低成本。
进一步地，本发明实施例通过两个介质槽增加漂移区的长度，在相同的物理尺寸上，可以达到更好的电性尺寸，从而实现更高耐压，即可以使用较窄的漂移区宽度(即较薄的外延层厚度)，实现目标耐压。
进一步地，本发明实施例提供的功率半导体器件结构简单，因此高温推结较少、光刻步骤较少、炉管步骤较少，从而提高工艺效率以及降低成本。
进一步地，屏蔽栅的长度比控制栅的长度长，可以更好地与漂移区(即外延层)形成辅助耗尽，从而提高漂移区掺杂，优化器件性能。
进一步地，所述半导体器件还包括第二介质层110，覆盖在所述外延层102的表面上；布线层，所述布线层包括第一布线层111和第二布线层112，所述第一布线层111与所述源区108a以及体接触区109相接触，所述第二布线层112与所述漏区108b相接触。其中，所述第一布线层111和所述第二布线层112由第二介质层110隔开。
在本实施例中，第二介质层112的材料可以是二氧化硅。布线层的材料可以为铝、铝铜、铝硅铜或者铝硅。
所述功率半导体器件作为分立器件使用时可在部分场合代替VDMOS、SJ-MOS、IGBT等功率半导体器件；作为高压IC工艺集成时具有显著成本优势。
在一个优选地实施例中，所述功率半导体器件包括多个所述第二介质槽103b(参见图2)，所述多个第二介质槽之间的第四间距为0.3～2μm。
多个第二介质槽103b在第一介质槽103a的一侧沿衬底101横向延伸的方向间隔分布。所述功率半导体器件的最高工作电压越大，第二介质槽的个数越多。
具体地，最高工作电压为200V～600V时，所述功率半导体器件包括一个第一介质槽103a和一个第二介质槽103b。
随着最高工作电压的增加，每增加100V，第二介质槽103b增加一个。例如最高工作电压为1000V时，所述第二介质槽103b的数量为6个。
图3示出本发明实施例的功率半导体器件的制造方法的流程图；图4a至图4m示出本发明实施例的功率半导体器件的制造方法不同阶段的截面示意图。如图3所示，所述功率半导体器件的制造方法包括以下步骤。
在步骤S01中，在半导体衬底上形成外延层(参见图4a)。
在本实施例中，半导体衬底101例如为硅衬底，掺杂类型为第一掺杂类型。外延层102的掺杂类型为第二掺杂类型，第一掺杂类型和第二掺杂类型相反。第一掺杂类型为P型，第二掺杂类型为N型，或者第一掺杂类型为N型，第二掺杂类型为P型。外延层102的厚度为8～60μm，优选的厚度为15～25μm。
在步骤S02中，在外延层中形成第一沟槽和第二沟槽以及在第一沟槽和第二沟槽底部分别形成第一槽底注入区和第二槽底注入区；其中，所述第一槽底注入区围绕所述第一沟槽的底部；所述第二槽底注入区围绕所述第二沟槽的底部。
在步骤S03中，在第一沟槽和第二沟槽内填充第一介质层形成第一介质槽和第二介质槽，在第一介质槽内形成控制栅和屏蔽栅。
具体地，在所述外延层102中形成第一沟槽115a和第二沟槽115b，参见图4b。第一沟槽115a和第二沟槽115b例如采用反应离子刻蚀(RIE)工艺形成。第一沟槽115a和第二沟槽115b之间的间距为2.3～4.2um。
在外延层中形成第一槽底注入区104a和第二槽底注入区104b，参见图4b。
在本实施例中，经由第一沟槽115a和第二沟槽115b在外延层102中注入第二导电类型的离子，从而在第一沟槽115a和第二沟槽115b的底部周围形成第一槽底注入区104a和第二槽底注入区104b。
在一个优选地实施例中，第一槽底注入区104a和第二槽底注入区104b可以连通成一体。
进一步地，在所述第一沟槽115a和第二沟槽115b内的侧壁和底部形成第一介质层，进而形成第一介质槽103a和第二介质槽103b，参见图4c。
在本实施例中，在第一沟槽115a和第二沟槽115b的侧壁和底部形成牺牲氧化层，然后去除牺牲氧化层，对第一沟槽115a和第二沟槽115b外的外延层102进行热氧化处理形成第一介质层113。热氧化后，第一沟槽115a和第二沟槽115b分别形成第一介质槽103a和第二介质槽103b，第一介质槽103a和第二介质槽103b之间的第一间距d1为0.3～2μm。第一介质层113的材料是二氧化硅。第一介质槽103a和第二介质槽103b的深度为5～50μm，优选地深度为10～20μm，第一介质槽103a和第二介质槽103b的宽度为3～5μm，第一介质槽103a和第二介质槽103b的深宽比为5:1～20:1。
第一介质槽103a和第二介质槽103b的底部与所述外延层底部之间的第二间距d2为2～10μm，优选的第二间距d2为3～5μm。
进一步地，在第一介质槽103a和第二介质槽103b内沉积多晶硅并刻蚀形成屏蔽栅107，参见图4c。
在本实施例中，在第一介质槽103a和第二介质槽103b的第一介质层113上沉积多晶硅，并对多晶硅进行刻蚀形成屏蔽栅107，所述屏蔽栅107的底部与所述第一介质槽103a的底部之间的第三间距d3为0.3～0.8μm。
进一步地，在第一介质槽103a和第二介质槽103b内回填第一介质层113，第一介质层113的回填采用低压化学气相沉积(LPCVD)、次常压化学气相沉积(SACVD)或高密度等离子体化学气相淀积(HDP CVD)工艺中的至少一种，可以缓解第一介质层113的应力带来的可靠性问题。进一步地，采用化学机械研磨(CMP)对第一介质层113进行研磨使其与外延层102的表面齐平，参见图4d。
进一步地，对第一介质槽103a和第二介质槽103b上部的第一介质层113进行刻蚀形成浅槽，参见图4e。具体的，采用湿法腐蚀第一介质层113。所述浅槽的深度为1～3um。
在浅槽内形成栅氧化层114和控制栅106，参见图4f。在浅槽内通过热氧形成栅氧化层114以及沉积多晶硅形成控制栅106。所述栅氧化层114位于所述浅槽的侧壁和底部，将所述控制栅106和所述屏蔽栅107隔开，以及将所述控制栅106和所述外延层102隔开。所述栅氧化层114的材料可以二氧化硅。所述控制栅106的长度为1～3μm。
进一步地，去除第一介质槽103a和第二介质槽103b内控制栅106和屏蔽栅107以外的多晶硅，参见图4g。具体的，利用光刻胶覆盖控制栅106和屏蔽栅107，暴露出其他多晶硅，然后对暴露出的多晶硅进行刻蚀。
进一步地，在第一介质槽103a和第二介质槽103b内再次回填第一介质层113将第一介质槽103a和第二介质槽103b填满，参见图4h。
在步骤S04中，在所述外延层中形成体区105，参见图4i，以及在所述体区中形成源区108a以及在所述外延层中形成漏区108b，参见图4j。
在本实施例中，采用高能注入的方式形成所述体区105，然后进行退火完成激活和推结，采用光刻和注入工艺形成源区108a和漏区108b。所述体区105的掺杂类型为第一掺杂类型，所述源区108a和漏区108b的掺杂类型为第二掺杂类型。所述体区105由外延层102的表面向下延伸，控制栅106的长度大于或等于所述体区105的深度。所述体区105位于第一介质槽103a远离第二介质槽103b的一侧；所述漏区108b位于第二介质槽103b远离第一介质槽103a的一侧。
控制栅106的长度大于等于所述体区105的深度，优选地，控制栅106的长度大于所述体区105的深度，例如控制栅106的长度比所述体区105的深度大0.1um～0.3um，保证控制栅106与体区105正对，从而保证沟道全开。所述体区105与所述控制栅106之间的距离为30～80nm。所述体区105与所述屏蔽栅107之间的距离为30～100nm。所述控制栅106比所述屏蔽栅107更靠近体区105及源区108a。
所述控制栅106和所述屏蔽栅107向所述源区108a所在的一侧偏离所述第一介质槽103a的中心。所述控制栅106比所述屏蔽栅107更靠近源区，即所述控制栅106与所述源区108a之间的距离小于所述屏蔽栅107与所述源区108a之间的距离。
在步骤S05中，在所述体区内形成体接触区109，所述体接触区109与所述源区108a邻接，参见图4k。所述体接触区109的掺杂类型为第一掺杂类型。
在步骤S06中，在所述外延层上形成第二介质层，参见图4l；以及刻蚀所述第二介质层并填充金属形成布线层，参见图4m。
所述第二介质层110覆盖第一介质槽103a和第二介质槽103b以及第一介质槽103a和第二介质槽103b之间的外延层102。
所述布线层包括第一布线层111和第二布线层112，所述第一布线层111与所述源区108a以及体接触区109相接触，所述第二布线层112与所述漏区108b相接触。其中，所述第一布线层111和所述第二布线层112由第二介质层110隔开。
在本实施例中，第二介质层110的材料可以是二氧化硅。布线层的材料可以为铝、铝铜、铝硅铜或者铝硅。
所述布线层还包括与控制栅106接触的第三布线层(图中未示出)。
后续还在布线层上沉积钝化层以及刻蚀钝化层形成与第一布线层连接的源电极、与第二布线层连接的漏电极、以及与第三布线层连接的栅电极。钝化层以及源电极、漏电极、栅电极均未在图中示出。
本发明实施例的功率半导体器件的最高工作电压为200V～1200V。当最高工作电压为200V时，其使用电压为0～200V。上述实施例中的长度、宽度以及厚度范围均适用于最高工作电压为200V～1200V。而上述实施例中优选地长度、宽度以及厚度范围适用于最高工作电压为600V。
本发明实施例提供的功率半导体器件及其制造方法，外延层中具有两个相邻的介质槽，第一介质槽包括第一介质层、栅介质层以及由栅介质层隔离的控制栅和屏蔽栅，第二介质槽包括第一介质层，两个介质槽的结构使漂移区的形貌不再是直线，而形成折线(V型或凹型)形貌的漂移区，可以增加漂移区的有效长度，在同样的击穿电压下实现更小的特征导通电阻。
进一步地，刻蚀形成第一沟槽和第二沟槽后热氧化形成第一介质槽和第二介质槽以减小第一介质槽和第二介质槽之间外延层的宽度占比，可以优化耐压与导通电阻的折中关系；控制栅的长度略长于体区的深度，使控制栅与漂移区的正对面积大幅降低，可以实现较小的栅电容；屏蔽栅作为源场板与源极形成电连接，可以提高漂移区的浓度，进而减小特征导通电阻。
进一步地，围绕第一介质槽和第二介质槽底部的槽底注入区可以减小器件耐压对外延层电阻率和厚度的依赖性，提高工艺的稳定性。
进一步地，本发明实施例提供的功率半导体器件不需要设置终端区，在一定程度上减小器件面积，降低成本。
进一步地，本发明实施例通过两个介质槽增加漂移区的长度，在相同的物理尺寸上，可以达到更好的电性尺寸，从而实现更高耐压，即可以使用较窄的漂移区宽度(即较薄的外延层厚度)，实现目标耐压。
进一步地，本发明实施例提供的功率半导体器件结构简单，因此高温推结较少、光刻步骤较少、炉管步骤较少，从而提高工艺效率以及降低成本。
进一步地，屏蔽栅的长度比控制栅的长度长，可以更好地与漂移区(即外延层)形成辅助耗尽，从而提高漂移区掺杂，优化器件性能。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (38)

1.一种功率半导体器件，其特征在于，包括：
半导体衬底；
位于所述半导体衬底上的外延层；
位于所述外延层中的第一介质槽和第二介质槽，所述第一介质槽和所述第二介质槽内填充有第一介质层；
位于所述第一介质槽内的栅氧化层、控制栅和屏蔽栅；
位于所述第一介质槽和所述第二介质槽两侧的源区和漏区，所述源区位于所述第一介质槽远离所述第二介质槽的一侧，所述漏区位于所述第二介质槽远离所述第一介质槽的一侧；
其中，所述控制栅由外延层表面延伸至所述第一介质槽上部，所述屏蔽栅由外延层表面延伸至所述第一介质槽下部，所述栅氧化层将所述控制栅和所述屏蔽栅、所述控制栅和所述外延层隔开。
2.根据权利要求1所述的功率半导体器件，其特征在于，所述第一介质槽和所述第二介质槽之间的第一间距为0.3～2μm。
3.根据权利要求1所述的功率半导体器件，其特征在于，所述第一介质槽和所述第二介质槽的宽度为3～5μm。
4.根据权利要求1所述的功率半导体器件，其特征在于，所述第一介质槽和所述第二介质槽的深度为5～50μm。
5.根据权利要求1所述的功率半导体器件，其特征在于，所述第一介质槽和所述第二介质槽的底部与所述外延层底部之间的第二间距为2～10μm。
6.根据权利要求1所述的功率半导体器件，其特征在于，所述屏蔽栅的底部与所述第一介质槽的底部之间的第三间距为0.3～0.8μm。
7.根据权利要求1所述的功率半导体器件，其特征在于，所述控制栅的长度为1～3μm。
8.根据权利要求1所述的功率半导体器件，其特征在于，所述外延层的厚度为8～60μm。
9.根据权利要求1所述的功率半导体器件，其特征在于，所述功率半导体器件包括多个第二介质槽，其中，所述多个第二介质槽之间的第四间距为1-3μm。
10.根据权利要求9所述的功率半导体器件，其特征在于，所述功率半导体器件的最高工作电压越大，第二介质槽的个数越多。
11.根据权利要求1所述的功率半导体器件，其特征在于，所述控制栅和所述屏蔽栅向所述源区所在的一侧偏离所述第一介质槽的中心，其中，所述控制栅与所述源区之间的距离小于所述屏蔽栅与所述源区之间的距离。
12.根据权利要求1所述的功率半导体器件，其特征在于，还包括：
位于外延层中的体区，所述体区位于第一介质槽远离第二介质槽的一侧；
位于体区内的体接触区，所述体接触区与所述源区邻接；
其中，所述源区位于所述体区中。
13.根据权利要求12所述的功率半导体器件，其特征在于，还包括：
位于外延层中的第一槽底注入区和第二槽底注入区；
其中，所述第一槽底注入区围绕所述第一介质槽的底部；所述第二槽底注入区围绕所述第二介质槽的底部；
所述第一槽底注入区和所述第二槽底注入区相互分离或者连通成一体。
14.根据权利要求12所述的功率半导体器件，其特征在于，还包括：
第二介质层，覆盖在所述外延层表面上；
布线层，所述布线层包括第一布线层和第二布线层，所述第一布线层与所述源区以及体接触区相接触，所述第二布线层与所述漏区相接触；
其中，所述第一布线层和所述第二布线层由第二介质层隔开。
15.根据权利要求1所述的功率半导体器件，其特征在于，所述半导体衬底的掺杂类型为第一掺杂类型，所述外延层的掺杂类型为第二掺杂类型，所述源区和漏区的掺杂类型为第二掺杂类型，第一掺杂类型和第二掺杂类型相反。
16.根据权利要求13所述的功率半导体器件，其特征在于，所述体区的掺杂类型为第一掺杂类型，所述第一槽底注入区和所述第二槽底注入区的掺杂类型为第二掺杂类型，所述体接触区的掺杂类型为第一掺杂类型，第一掺杂类型和第二掺杂类型相反。
17.根据权利要求1所述的功率半导体器件，其特征在于，所述屏蔽栅作为源场板与所述源区电连接。
18.根据权利要求1所述的功率半导体器件，其特征在于，所述功率半导体器件的最高工作电压范围为200V～1200V。
19.一种功率半导体器件的制造方法，其特征在于，包括：
在半导体衬底上形成外延层；
在外延层中形成第一介质槽和第二介质槽以及位于第一介质槽内的栅氧化层、控制栅和屏蔽栅，所述第一介质槽和所述第二介质槽中填充第一介质层；
采用光刻和注入工艺在第一介质槽和第二介质槽的两侧形成源区和漏区，所述源区位于所述第一介质槽远离所述第二介质槽的一侧，所述漏区位于所述第二介质槽远离所述第一介质槽的一侧；
其中，所述控制栅由外延层表面延伸至所述第一介质槽上部，所述屏蔽栅由外延层表面延伸至所述第一介质槽下部，所述栅氧化层将所述控制栅和所述屏蔽栅、所述控制栅和所述外延层隔开。
20.根据权利要求19所述的制造方法，其特征在于，所述第一介质槽和所述第二介质槽之间的第一间距为0.3～2μm。
21.根据权利要求19所述的制造方法，其特征在于，所述第一介质槽和所述第二介质槽的宽度为3～5μm。
22.根据权利要求19所述的制造方法，其特征在于，所述第一介质槽和所述第二介质槽的深度为5～50μm。
23.根据权利要求19所述的制造方法，其特征在于，所述第一介质槽和所述第二介质槽的底部与所述外延层底部之间的第二间距为2～10μm。
24.根据权利要求19所述的制造方法，其特征在于，所述屏蔽栅的底部与所述第一介质槽的底部之间的第三间距为0.3～0.8μm。
25.根据权利要求19所述的制造方法，其特征在于，所述控制栅的长度为1～3μm。
26.根据权利要求19所述的制造方法，其特征在于，所述外延层的厚度为8～60μm。
27.根据权利要求19所述的制造方法，其特征在于，所述功率半导体器件包括多个第二介质槽，其中，所述多个第二介质槽之间的第四间距为1-3μm。
28.根据权利要求27所述的制造方法，其特征在于，所述功率半导体器件的最高工作电压越大，第二介质槽的个数越多。
29.根据权利要求19所述的制造方法，其特征在于，所述控制栅和所述屏蔽栅向所述源区所在的一侧偏离所述第一介质槽的中心，其中，所述控制栅与所述源区之间的距离小于所述屏蔽栅与所述源区之间的距离。
30.根据权利要求19所述的制造方法，其特征在于，在外延层中形成第一介质槽和第二介质槽以及位于第一介质槽内的栅氧化层、控制栅和屏蔽栅包括：
经由刻蚀在所述外延层中形成第一沟槽和第二沟槽；
在所述第一沟槽和所述第二沟槽内的侧壁和底部形成牺牲氧化层，然后去除牺牲氧化层，对第一沟槽和第二沟外的外延层进行热氧化处理形成第一介质层，得到第一介质槽和第二介质槽；
在第一介质槽和第二介质槽的第一介质层上沉积多晶硅并刻蚀形成屏蔽栅；
在第一介质槽和第二介质槽内回填第一介质层，并采用化学机械研磨对所述第一介质层研磨使其与外延层的表面齐平；
对第一介质槽和第二介质槽上部的第一介质层进行湿法腐蚀形成浅槽；
在浅槽内形成栅氧化层和控制栅；
去除第一介质槽和第二介质槽内控制栅和屏蔽栅以外的多晶硅并再次回填第一介质层将第一介质槽和第二介质槽填满。
31.根据权利要求30所述的制造方法，其特征在于，其中，回填第一介质层采用低压化学气相沉积、次常压化学气相沉积或高密度等离子体化学气相淀积工艺中的至少一种。
32.根据权利要求30所述的制造方法，其特征在于，在第一沟槽和第二沟槽内的侧壁和底部形成第一介质层之前，还包括：
在第一沟槽和第二沟槽的底部形成第一槽底注入区和第二槽底注入区；
其中，所述第一槽底注入区围绕所述第一沟槽的底部；所述第二槽底注入区围绕所述第二沟槽的底部；
所述第一槽底注入区和所述第二槽底注入区相互分离或者连通成一体。
33.根据权利要求32所述的制造方法，其特征在于，在形成源区和漏区之前还包括：
采用高能注入方式在所述外延层中形成体区，并经由退火完成激活和推结；
以及采用光刻注入工艺在所述体区内形成体接触区，所述体接触区与所述源区邻接；
其中，所述体区位于第一介质槽远离第二介质槽的一侧；所述源区位于所述体区中。
34.根据权利要求33所述的制造方法，其特征在于，还包括：
在所述外延层上形成第二介质层；
刻蚀所述第二介质层并填充金属形成布线层；
其中，所述布线层包括第一布线层和第二布线层，所述第一布线层与所述源区以及体接触区相接触，所述第二布线层与所述漏区相接触；
所述第一布线层和所述第二布线层由第二介质层隔开。
35.根据权利要求19所述的制造方法，其特征在于，所述半导体衬底的掺杂类型为第一掺杂类型，所述外延层的掺杂类型为第二掺杂类型，所述源区和漏区的掺杂类型为第二掺杂类型，第一掺杂类型和第二掺杂类型相反。
36.根据权利要求33所述的制造方法，其特征在于，所述体区的掺杂类型为第一掺杂类型，所述第一槽底注入区和所述第二槽底注入区的掺杂类型为第二掺杂类型，所述体接触区的掺杂类型为第一掺杂类型，第一掺杂类型和第二掺杂类型相反。
37.根据权利要求19所述的制造方法，其特征在于，所述屏蔽栅作为源场板与所述源区电连接。
38.根据权利要求19所述的制造方法，其特征在于，所述功率半导体器件的最高工作电压范围为200V～1200V。
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