CN114373803B - 一种半导体元件及其制备方法 - Google Patents
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Abstract
本发明公开了一种半导体元件及其制备方法，其中制备方法包括：提供衬底，在衬底上形成外延层；外延层远离衬底的一侧包括沟槽；于沟槽的侧壁以及底部形成第一绝缘层，并在第一绝缘层所围空间中形成第一多晶硅层和第二多晶硅层；其中第二多晶硅层作为栅极多晶硅，第二多晶硅层与沟槽之间的第一绝缘层作为栅绝缘层；在外延层中形成体区和源极区；在沟槽底部的第一绝缘层中形成补偿电荷区；补偿电荷区中电荷产生的电场用于减弱外延层中耐压较弱位置的电场强度，以提高半导体元件的耐压值至目标耐压值。本发明实施例提供的技术方案有效的提高器件的耐压性能，无需在沟槽不同的深度精准把控第一绝缘层不同的厚度，简化了提高器件耐压性能的方式。
Description
技术领域
本发明实施例涉及半导体技术领域，尤其涉及一种半导体元件及其制备方法。
背景技术
和传统金属-氧化层半导体场效晶体管（Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET）相比，深沟道MOSFET有更好的品质因数（figure of merit，FOM）。其中，***栅型MOSFET由于采用电藕平衡设计，能够同时实现低导通电阻和低反向传输电容，从而降低***的导通损耗和开关损耗，提高电子产品的使用效率。
***栅型MOSFET存在器件耐压性能不佳的问题，目前的方案通过双栅极结构提供的电场和外延层中的电荷进行耦合从而实现更高的耐压性，但是此方法由于双栅极结构的制程难度较高，需要在外延层中挖沟槽，然后在沟槽内形成氧化层和多晶硅的双栅极结构，双栅极结构和外延层之间的氧化层的厚度较统一，很难在沟槽不同的深度精准把控不同的厚度，导致改善器件耐压性能不佳的问题具有一定的局限性，不能很好的改善器件耐压性能不佳的问题。
发明内容
本发明实施例提供了一种半导体元件及其制备方法，以有效的提高器件的耐压性能。
第一方面，本发明实施例提供了一种半导体元件的制备方法，包括：
提供衬底，在所述衬底上形成外延层；所述外延层远离所述衬底的一侧包括沟槽；
于所述沟槽的侧壁以及底部形成第一绝缘层，并在所述第一绝缘层所围空间中形成第一多晶硅层和第二多晶硅层；其中，所述第二多晶硅层作为栅极多晶硅，第二多晶硅层与所述沟槽之间的第一绝缘层作为栅绝缘层；所述第一多晶硅层作为源极多晶硅，所述第一多晶硅层与沟槽之间的第一绝缘层作为屏蔽栅绝缘层；
在所述外延层中形成体区和源极区；其中，所述体区和所述源极区均位于所述第二多晶硅层的左右两侧；相对所述源极区，所述体区位于靠近所述衬底的一侧；
在所述沟槽底部的第一绝缘层中形成补偿电荷区；所述补偿电荷区中电荷产生的电场用于减弱外延层中耐压较弱位置的电场强度，以提高所述半导体元件的耐压值至目标耐压值。
可选的，所述在所述沟槽底部的第一绝缘层中形成补偿电荷区，包括：
于所述源极区和漏极区之间输入大于所述半导体元件的初始耐压值的电压，通过产生的雪崩电流在所述沟槽底部的绝缘层中形成补偿电荷区；其中所述漏极区为重掺杂的衬底。
可选的，所述于所述沟槽的侧壁以及底部形成第一绝缘层，并在所述第一绝缘层所围空间中形成第一多晶硅层和第二多晶硅层，包括：
于沟槽的侧壁、沟槽的底部以及所述外延层远离所述衬底一侧的表面形成第二绝缘层；
通过化学气相沉积的方法于所述沟槽内沉积第一多晶硅层；
通过干法刻蚀蚀刻所述第一多晶硅层，使刻蚀后的第一多晶硅层在所述沟槽内的高度小于所述沟槽的深度；
通过湿法刻蚀去除位于所述外延层远离所述衬底一侧，以及位于所述沟槽内未被所述第一多晶硅层覆盖的第二绝缘层；
于所述第一多晶硅层远离所述衬底的一侧以及所述沟槽内未被所述第一多晶硅层覆盖的侧壁形成第三绝缘层；
通过化学气相沉积的方法于所述沟槽内沉积所述第二多晶硅层；其中，所述第一多晶硅层远离所述衬底的一侧第三绝缘层作为所述中间绝缘层，所述第一多晶硅层与所述沟槽之间的第二绝缘层以及所述第二多晶硅层与所述沟槽之间的第三绝缘层作为所述第一绝缘层。
可选的，所述第一绝缘层还形成在所述外延层远离所述衬底的一侧；
在于所述第一多晶硅层远离所述衬底的一侧以及所述沟槽内未被所述第一多晶硅层覆盖的侧壁形成第三绝缘层时，还在所述外延层远离所述衬底的一侧形成所述第三绝缘层；所述外延层远离所述衬底一侧的第三绝缘层作为外延层远离所述衬底一侧的第一绝缘层。
可选的，所述在所述外延层中形成体区和源极区，包括：
通过离子注入的方式在所述外延层中形成所述体区和所述源极区；
其中，所述源极区注入的离子与所述外延层中掺杂的离子类型相同。
可选的，所述源极区与所述外延层均为N型掺杂，所述体区为P型掺杂；或者，所述源极区与所述外延层均为P型掺杂，所述体区为N型掺杂。
可选的，所述在所述外延层中形成体区和源极区之后，还包括：
于所述外延层远离所述衬底的一侧以及所述第二多晶硅层远离所述衬底的一侧形成钝化层和金属层；所述金属层通过钝化层以及体区的第一开口与所述体区和源极区接触，以及通过钝化层的第二开口与所述第二多晶硅层接触。
可选的，所述于所述外延层远离所述衬底的一侧以及所述第二多晶硅层远离所述衬底的一侧形成钝化层和金属层，包括：
于所述外延层远离所述衬底的一侧以及所述第二多晶硅层远离所述衬底的一侧形成所述钝化层；
刻蚀所述钝化层和所述外延层的源极区形成所述第一开口和第二开口，所述第一开口暴露部分所述体区；所述第二开口暴露部分所述第二多晶硅层；
于所述钝化层远离所述衬底的一侧形成金属层，所述金属层通过所述第一开口与所述源极区以及所述体区接触；通过所述第二开口与所述第二多晶硅层接触。
可选的，与所述源极区接触的金属层作为外引的源电极；与所述第二多晶硅层接触的金属层作为外引的栅电极；
还包括，在所述衬底远离所述外延层的一侧形成外引的漏电极。
第二方面，本发明实施例提供了一种半导体元件，通过第一方面任意所述的半导体的制备方法形成，包括：
衬底；
外延层，所述外延层位于所述衬底的一侧；所述外延层远离所述衬底的一侧包括沟槽；
第一绝缘层，位于所述沟槽的侧壁以及底部；
位于所述第一绝缘层所围空间的第一多晶硅层和第二多晶硅层；其中，所述第二多晶硅层作为栅极多晶硅，第二多晶硅层与所述沟槽之间的第一绝缘层作为栅绝缘层；所述第一多晶硅层作为源极多晶硅，所述第一多晶硅层与沟槽之间的第一绝缘层作为屏蔽栅绝缘层；
体区和源极区；所述体区和所述源极区形成在所述外延层中；其中，所述体区和所述源极区均位于所述第二多晶硅层的左右两侧，相对所述源极区，所述体区位于靠近所述衬底的一侧；
补偿电荷区，位于所述沟槽底部的第一绝缘层中；所述补偿电荷区中电荷产生的电场用于减弱外延层中耐压较弱位置的电场强度，以提高所述半导体元件的耐压值至目标耐压值。
本发明实施例提供了一种半导体元件及其制备方法，其中半导体元件的制备方法，包括：提供衬底，在衬底上形成外延层；外延层远离所述衬底的一侧包括沟槽；于沟槽的侧壁以及底部形成第一绝缘层，并在第一绝缘层所围空间中形成第一多晶硅层和第二多晶硅层；其中，所述第二多晶硅层作为栅极多晶硅，第二多晶硅层与所述沟槽之间的第一绝缘层作为栅绝缘层；所述第一多晶硅层作为源极多晶硅，所述第一多晶硅层与沟槽之间的第一绝缘层作为屏蔽栅绝缘层；在外延层中形成体区和源极区；其中，体区和源极区均位于第二多晶硅层的左右两侧；相对源极区，体区位于靠近衬底的一侧；在沟槽底部的第一绝缘层中形成补偿电荷区；补偿电荷区中电荷产生的电场用于减弱外延层中耐压较弱位置的电场强度，以提高半导体元件的耐压值至目标耐压值。本发明实施例提供的技术方案通过在沟槽底部的绝缘层中形成补偿电荷区，补偿电荷区中电荷产生的电场用于减弱外延层中耐压较弱位置的电场强度，从而提高半导体元件的耐压值至目标耐压值，无需在沟槽不同的深度精准把控第一绝缘层不同的厚度。
附图说明
图1是本发明实施例提供的一种半导体元件的制备方法的流程图；
图2是本发明实施例提供的一种半导体元件的制备方法中步骤S110对应的结构剖面图；
图3是本发明实施例提供的一种半导体元件的制备方法中步骤S120对应的结构剖面图；
图4是本发明实施例提供的一种半导体元件的制备方法中步骤S130对应的结构剖面图；
图5是本发明实施例提供的一种半导体元件的制备方法中步骤S140对应的结构剖面图；
图6是本发明实施例提供的另一种半导体元件的制备方法中步骤S140对应的结构剖面图；
图7是本发明实施例提供的另一种半导体元件的制备方法中步骤S140对应的结构剖面图；
图8是本发明实施例提供的另一种半导体元件的制备方法的流程图；
图9是本发明实施例提供的一种半导体元件的制备方法中步骤S220对应的结构剖面图；
图10-图11是本发明实施例提供的一种半导体元件的制备方法中步骤S230对应的结构剖面图；
图12-图13是本发明实施例提供的一种半导体元件的制备方法中步骤S240对应的结构剖面图；
图14是本发明实施例提供的一种半导体元件的制备方法中步骤S250对应的结构剖面图；
图15是本发明实施例提供的一种半导体元件的制备方法中步骤S270对应的结构剖面图；
图16是本发明实施例提供的另一种半导体元件的制备方法的流程图；
图17是本发明实施例提供的一种半导体元件的制备方法中步骤S340对应的结构剖面图；
图18是本发明实施例提供的一种半导体元件的制备方法中步骤S350对应的结构剖面图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
本发明实施例提供了一种半导体元件的制备方法，图1是本发明实施例提供的一种半导体元件的制备方法的流程图，参考图1，半导体元件的制备方法包括：
S110、提供衬底，在衬底上形成外延层；外延层远离衬底的一侧包括沟槽。
具体的，图2是本发明实施例提供的一种半导体元件的制备方法中步骤S110对应的结构剖面图，参考图2，衬底20的材料可以包括硅，在采用硅材料的衬底20表面生长外延层30，外延层30厚度根据器件所需源漏耐压制定，范围可以从5微米至20微米；其中，外延层30包括N型外延层或P型外延层。外延层30远离衬底20的一侧形成有沟槽40，沟槽40的个数可以是多个。可以利用沟槽光刻版进行光刻工艺，需要挖沟槽40的位置曝光，无光刻胶掩蔽，其余部分用光刻胶掩蔽。然后通过干法刻蚀，将无光刻胶掩蔽位置刻蚀出深沟槽40，再去除光刻胶。
S120、于沟槽的侧壁以及底部形成第一绝缘层，并在第一绝缘层所围空间中形成第一多晶硅层和第二多晶硅层；其中，第二多晶硅层作为栅极多晶硅，第二多晶硅层与沟槽之间的第一绝缘层作为栅绝缘层；第一多晶硅层作为源极多晶硅，第一多晶硅层与沟槽之间的第一绝缘层作为屏蔽栅绝缘层。
具体的，图3是本发明实施例提供的一种半导体元件的制备方法中步骤S120对应的结构剖面图，参考图3，第一绝缘层50的材料包括氧化硅，可以通过湿氧氧化生长的方法于沟槽40的侧壁以及底部形成氧化硅，也可以通过化学气相沉积的方法于沟槽40的侧壁、沟槽40的底部形成氧化硅。其中通过湿氧氧化生长的方法于沟槽40的侧壁以及底部形成的氧化硅的致密性较好。氧化硅的致密性越高，沟槽40内的多晶硅材料与形成沟槽40的外延层30的隔离性越好，制备的半导体元件的工作性能越好。但是，氧化硅的致密性越高，绝缘层与膜层之间的应力也越大，因此可以通过化学气相沉积的方法和湿氧氧化生长的方法相结合的方式形成第一绝缘层50。中间绝缘层70的材料也包括氧化硅，同样可以通过上述的形式方式形成，这里不再赘述。
沟槽40结构内还设置有两个多晶硅部分：位于上半部分的第二多晶硅层80是控制栅（栅极多晶硅），位于下半部分的第一多晶硅层60是屏蔽栅（源极多晶硅）。位于第二多晶硅层80与沟槽40之间的第一绝缘层50作为栅绝缘层510。位于第一多晶硅层60与沟槽40之间的第一绝缘层50作为屏蔽栅绝缘层520。第一多晶硅层60和第二多晶硅层80可以通过化学气相沉积的方法形成。需要说明的是，图3中示例性的画出一种第一多晶硅60和第二多晶硅80为上下结构且第一多晶硅60和第二多晶硅80之间包块中间绝缘层70的深沟道电耦平衡式MOSTET，在形成第一多晶硅60和第二多晶硅80后的剖面结构。本发明实施例还可以包括其它结构的深沟道电耦平衡式MOSTET，例如可以是不设置中间绝缘层70的上下结构的MOSTET；或者是左右结构的深沟道MOSFET，其中栅极多晶硅（80）环绕源极多晶硅（60）设置。
S130、在外延层中形成体区和源极区；其中，体区和源极区均位于第二多晶硅层80的左右两侧；相对源极区，体区位于靠近衬底的一侧。
具体的，图4是本发明实施例提供的一种半导体元件的制备方法中步骤S130对应的结构剖面图，参考图4，以第一多晶硅60和第二多晶硅80为上下结构且第一多晶硅60和第二多晶硅80之间包块中间绝缘层70的深沟道电耦平衡式MOSTET为例，可以通过离子注入的方式在外延层30中形成体区90和源极区110。通过回旋加速器使离子具有一定的动能，离子具有的动能与其注入的深度正相关。其中，体区90中注入的离子与外延层30中掺杂的离子类型相反，源极区110中注入的离子与外延层30中掺杂的离子类型相同。例如，外延层30掺杂的离子为五价元素（磷或砷），可形成N型外延层30，体区90中注入的离子为三价元素（硼或氟化硼），源极区110中注入的离子与外延层30中掺杂的离子类型相同，也可以为五价磷或砷。
衬底20重掺杂后作为漏极区，例如是N型掺杂，位于衬底20上表面的外延层30即为N型半导体漂移区。沟槽40内，屏蔽栅位于控制栅下方，器件导通时漏极电流沿着沟槽40的纵向侧壁，在体区90表面形成反型层沟道。当源极加正偏压时，电子沿反型层沟道，从源极区110传输到漏极区10。电子从源极区110通过沟道后，进入槽栅底部的漂移区，然后电流在整个元胞横截面宽度内展开。
S140、在沟槽底部的第一绝缘层中形成补偿电荷区；补偿电荷区中电荷产生的电场用于减弱外延层中耐压较弱位置的电场强度，以提高半导体元件的耐压值至目标耐压值。
具体的，具备不同规格耐压性的半导体器件（MOSFET）例如包括60V耐压值的器件、80V耐压值的器件、100V耐压值的器件、120V耐压值的器件、150V耐压值的器件、200V耐压值的器件等。对于100V耐压值的器件不能安装在120V的电路中，给100V耐压值的器件施加120V的电压，100V的耐压性的器件可能会被导通，起不到MOSFET作为开关断开电路的效果。器件的耐压性越高，器件可应用电路的电压范围越广。另外，器件作为开关导通电路时，器件的电阻影响到电路的能量损耗。器件的电阻越大，其产生的热能越大，损耗的能量越大。MOSFET的耐压性越高，导通时消耗的能量越高，即其导通时的电阻越大。例如100V耐压值的器件导通时的电阻为R1，120V耐压值的器件导通时的电阻为R2，R2大于R1。
图5是本发明实施例提供的一种半导体元件的制备方法中步骤S150对应的结构剖面图，参考图5，以第一多晶硅60和第二多晶硅80为上下结构且第一多晶硅60和第二多晶硅80之间包块中间绝缘层70的深沟道电耦平衡式MOSTET为例，在沟槽40底部的第一绝缘层50中形成补偿电荷区2，通过补偿电荷区2中电荷产生的电场减弱外延层30中耐压性较弱位置的电场强度，提高半导体元件的耐压值。其中目标耐压值为其提高耐压性后可承受的电压值。其中，补偿电荷区2可以由沟槽40底部绝缘层中的部分化学键断开而形成，化学键断开产生相应的正负电荷来补偿雪崩电压升高所需的电荷。可以在不改变MOSFET物理结构，保证其电阻不变的情况下，提高其耐压性。即在提高MOSFET的耐压性的同时，避免MOSFET在导通时损耗的增加。如上文所述，本发明实施例本发明实施例还可以包括其它结构的深沟道电耦平衡式MOSTET。图6是本发明实施例提供的另一种半导体元件的制备方法中步骤S150对应的结构剖面图，参考图6，所示结构为不设置中间绝缘层70的上下结构的深沟道MOSTET，可以在沟槽底部形成补偿电荷区2提高其耐压性。图7是本发明实施例提供的另一种半导体元件的制备方法中步骤S150对应的结构剖面图，参考图7，所示结构为左右结构的深沟道MOSFET，其中栅极多晶硅环绕源极多晶硅设置，可以在沟槽底部形成补偿电荷区2提高其耐压性。其它结构的深沟道MOSTET均落入本发明的保护范围，这里不再赘述。
本发明实施例提供的一种半导体元件的制备方法，在制程中在沟槽底部的绝缘层中形成补偿电荷区，通过补偿电荷区中电荷产生的电场减弱外延层中耐压较弱位置的电场强度，从而提高半导体元件的耐压值至目标耐压值，无需在沟槽不同的深度精准把控第一绝缘层不同的厚度。另外，可以在不改变MOSFET物理结构，保证其电阻不变的情况下，提高其耐压性。
图8是本发明实施例提供的另一种半导体元件的制备方法的流程图，用于对上述实施例中第一多晶硅和第二多晶硅为上下结构且第一多晶硅和第二多晶硅之间包块中间绝缘层的深沟道电耦平衡式MOSTET制备方法的细化，参考图8，半导体元件的制备方法包括：
S210、提供衬底，在衬底上形成外延层；外延层远离衬底的一侧包括沟槽。
S220、通过化学气相沉积的方法于沟槽的侧壁、沟槽的底部以及外延层远离衬底一侧的表面形成第二绝缘层。
具体的，图9是本发明实施例提供的一种半导体元件的制备方法中步骤S220对应的结构剖面图，参考图9，化学气相沉积技术是把含有构成薄膜元素的气态反应剂或液态反应剂的蒸气及反应所需其它气体引入反应室，在待成膜表面发生化学反应，并把固体产物沉积到表面生成薄膜的过程。在通过化学气相沉积的方法于沟槽40的侧壁、沟槽40的底部以及外延层30远离衬底20一侧的表面形成第二绝缘层51之前，还可以氧化沟槽40的侧壁、沟槽40的底部以及外延层30远离衬底20一侧的表面，以在沟槽40的侧壁、沟槽40的底部以及外延层30远离衬底20一侧的表面生长出一层致密性较好的氧化层作为部分厚度的第二绝缘层51。再在其表面通过化学气相沉积的方法形成剩余厚度的第二绝缘层51。通过化学气相沉积的方法和湿氧氧化生长的方法相结合的方式形成第二绝缘层51，可以即保证氧化硅的致密性的同时还可以防止第二绝缘层51的应力过大。另外，结合化学气相沉积的方法形成部分的第二绝缘层51，也可以提高形成第二绝缘层51的工艺时长。
S230、通过化学气相沉积的方法于沟槽内沉积第一多晶硅层；通过干法刻蚀蚀刻第一多晶硅层，使刻蚀后的第一多晶硅层在沟槽内的高度小于沟槽的深度。
具体的，图10-图11是本发明实施例提供的一种半导体元件的制备方法中步骤S230对应的结构剖面图，参考图10-图11，通过化学气相沉积的方法于沟槽40内沉积第一多晶硅材料层61；通过干法刻蚀蚀刻第一多晶硅材料层61，使刻蚀后形成的第一多晶硅层60在沟槽40内的高度小于沟槽40的深度。
S240、通过湿法刻蚀去除位于外延层远离衬底一侧，以及位于沟槽内未被第一多晶硅层覆盖的第二绝缘层后；通过化学气相沉积的方法于第一多晶硅层远离衬底的一侧以及沟槽内未被第一多晶硅层覆盖的侧壁形成第三绝缘层。
具体的，图12-图13是本发明实施例提供的一种半导体元件的制备方法中步骤S240对应的结构剖面图，参考图12-图13，于沟槽40内沉积第一多晶硅层60之后，通过湿法刻蚀去除位于外延层30远离衬底20一侧，以及位于沟槽40内未被第一多晶硅层60覆盖的第二绝缘层51。去除位于外延层30远离衬底20一侧的第二绝缘层51，可以避免由于此处的第二绝缘层51的存在而导致第一多晶硅层60的上表面到沟槽40的开口处的距离增加；去除位于沟槽40内未被第一多晶硅层60覆盖的第二绝缘层51，可以避免由于此处的第二绝缘层51的存在而导致沟槽40的宽度减小；从而便于中间绝缘层70的材料沉积在第一多晶硅层60远离衬底20的一侧，减小中间绝缘层70的形成难度。可以通过高密度等离子体化学气相淀积（High Density Plasma Chemical Vapor Deposition，HDP CVD）工艺于沟槽40内填充氧化物材料，通过湿法刻蚀去掉部分氧化物材料，在第一多晶硅层60远离衬底20的一侧以及沟槽40内未被第一多晶硅层60覆盖的侧壁留有氧化物材料形成第三绝缘层52。为了提高沟槽40内未被第一多晶硅层60覆盖的侧壁的第三绝缘层52的致密性，也可以在HDP CVD工艺后，通过刻蚀只在第一多晶硅层60远离衬底20的一侧留有氧化物材料，然后在沟槽40内未被第一多晶硅层60覆盖的侧壁以热氧化的方式形成氧化硅，从而形成位于沟槽40内未被第一多晶硅层60覆盖的侧壁上的第三绝缘层52。其中，第一多晶硅层60与沟槽40之间的第二绝缘层51以及第二多晶硅层80与沟槽40之间的第三绝缘层52作为第一绝缘层50。
另外，第一绝缘层50还可以形成在外延层30远离所述衬底20的一侧；在通过HDPCVD的工艺于第一多晶硅层60远离所述衬底20的一侧以及沟槽40内未被第一多晶硅层60覆盖的侧壁形成第三绝缘层52时，还在外延层30远离所述衬底20的一侧形成第三绝缘层52；外延层30远离衬底20的一侧的第三绝缘层52作为第一绝缘层50。外延层30远离衬底20的一侧的第一绝缘层50用于在后续的工艺中对外延层30的上表面进行隔离保护。
S250、通过化学气相沉积的方法于沟槽内沉积第二多晶硅层。
具体的，图14是本发明实施例提供的一种半导体元件的制备方法中步骤S250对应的结构剖面图，参考图14，通过化学气相沉积的方法于沟槽40内沉积第二多晶硅层80。第一多晶硅层60远离衬底20的一侧第三绝缘层52作为中间绝缘层70。由于沟槽侧壁40上的第一绝缘层50包括第一多晶硅层60与沟槽40之间形成的第二绝缘层51以及第二多晶硅层80与沟槽40之间形成的第三绝缘层52，因此，将位于第二多晶硅层80与沟槽40之间的第三绝缘层52作为栅绝缘层510；将位于第一多晶硅层60与沟槽40之间的第一绝缘层51作为屏蔽栅绝缘层520。
S260、在外延层中形成体区和源极区；其中，体区和源极区均位于第二多晶硅层的左右两侧；相对源极区，体区位于靠近衬底的一侧。
S270、于源极区和漏极区之间输入大于半导体元件的初始耐压值的电压，通过产生的雪崩电流在沟槽底部的第一绝缘层中形成补偿电荷区；补偿电荷区中电荷产生的电场用于减弱外延层中耐压较弱位置的电场强度，以提高半导体元件的耐压值至目标耐压值。
具体的，当源极区和漏极区的电压增加时，外延层30中的电场随着增强。这样，外延层30中的电子或空穴，就会在电场作用下获得的能量增大。但是电场在半导体中的分布是不均匀的，电力性最集中的位置，即为外延层30中电场强度最强的位置，而其可耐性是最弱的位置。该位置的电子或空穴在电场的作用下会移动。在外延层30中运动的电子和空穴将不断地与晶体原子又发生碰撞，当电子和空穴的能量足够大时，通过这样的碰撞的可使共价键中的电子激发形成自由电子–空穴对。新产生的电子和空穴也向相反的方向运动，重新获得能量，又可通过碰撞，再产生电子–空穴对，这就是载流子的倍增效应。当反向电压增大到某一数值后，载流子的倍增情况就像发生雪崩一样，载流子增加得多而快，这样，反向电流剧增，PN结就发生雪崩击穿。
通常情况下，MOS管发生雪崩是MOS管的漏源极电压超过了其耐压值。当漏源电压超过耐压值，MOS管就会被击穿，但击穿后不一定会坏。当MOS管被脉冲高压击穿雪崩状态就出现了，但此时漏源之间的电压并没有由于被击穿为零，而是维持在比标称耐压更高的电压，此时流过漏极的电流就是雪崩电流。不论是重复脉冲的雪崩，还是单次脉冲的雪崩，如果造成的能量过大，或者MOS散热不良，时间长了都会造成MOS管因为过热而损坏，此时需要对脉冲的宽度和重复频率有一定的限制。
图15是本发明实施例提供的一种半导体元件的制备方法中步骤S270对应的结构剖面图，参考图15，于源极区和漏极区（重掺杂的衬底20）之间输入大于半导体元件的初始耐压值的电压，形成雪崩电流1（以NMOS电子电流为例，PMOS为空穴电流，方向相反）的载流子进入沟槽40底部的绝缘层中，通过碰撞可使氧化硅的共价键打开，产生电荷，进而形成补偿电荷区2。补偿电荷区2中电荷产生的电场可以减弱外延层30中耐压性较弱位置的电场强度。通过对双栅极MOSFET反复多次雪崩电流冲击之后，由于电场和电荷耦合时带来的代偿效应，极端电场会在底部栅极的相应的氧化层区域产生相应的正负电荷来补偿雪崩电压不断升高所需的电荷。这些电荷会永久的被嵌入在底部栅极的氧化层中，即使进行长时间的老化也不会消失，这样就可以永久的提高双栅极MOSFET的耐压。需要说明的是，雪崩电压增大到一定程度时，补偿电荷区2中的电荷数量由于电荷之间的排斥性不再增加，使得耐压值稳定到某一数值后不再增加。
图16是本发明实施例提供的另一种半导体元件的制备方法的流程图，用于对上述实施例中第一多晶硅60和第二多晶硅80为上下结构且第一多晶硅60和第二多晶硅80之间包块中间绝缘层70的深沟道电耦平衡式MOSTET制备方法的进一步细化和补充，参考图16，半导体元件的制备方法包括：
S310、提供衬底，在衬底上形成外延层；外延层远离衬底的一侧包括沟槽。
S320、于沟槽的侧壁以及底部形成第一绝缘层，并在第一绝缘层所围空间中形成第一多晶硅层和第二多晶硅层；其中，第二多晶硅层作为栅极多晶硅，第二多晶硅层与沟槽之间的第一绝缘层作为栅绝缘层；第一多晶硅层作为源极多晶硅，第一多晶硅层与沟槽之间的第一绝缘层作为屏蔽栅绝缘层。
S330、在外延层中形成体区和源极区；其中，体区和源极区均位于第二多晶硅层的左右两侧；相对源极区，体区位于靠近衬底的一侧。
S340、于外延层远离衬底的一侧以及第二多晶硅层远离衬底的一侧形成钝化层和金属层；金属层通过钝化层以及体区的第一开口与体区和源极区接触，以及通过钝化层的第二开口与第二多晶硅层接触。
具体的，图17是本发明实施例提供的一种半导体元件的制备方法中步骤S340对应的结构剖面图，参考图17，相对于金属层，钝化层120位于靠近衬底20的一侧。钝化层120可以由氧化硅或氮化硅等的无机层形成或者由有机层形成。在半导体器件制造过程中，器件表面的钝化是关键技术之一。对半导体元件表面进行钝化可以保护半导体元件内部的互连以及半导体元件表面的电特性，防止半导体元件受到机械损伤和化学损伤。金属层通过钝化层120以及体区90的第一开口与体区90和源极区接触，以及通过钝化层120的第二开口与第二多晶硅层80接触；与源极区接触的金属层作为外引的源电极S；与第二多晶硅层80接触的金属层作为外引的栅电极G。若第一绝缘层50还可以形成在外延层30远离所述衬底20的一侧，则钝化层120位于第一绝缘层50远离衬底20的一侧以及第二多晶硅层80远离衬底20的一侧。
可选的，于外延层30远离衬底20的一侧以及所述第二多晶硅层80远离衬底20的一侧形成钝化层120和金属层，包括：于外延层30远离衬底20的一侧以及第二多晶硅层80远离所述衬底20的一侧形成钝化层120；刻蚀钝化层120和外延层30的源极区形成所述第一开口和第二开口，第一开口暴露部分体区90；第二开口暴露部分第二多晶硅层80；于钝化层120远离衬底20的一侧形成金属层，金属层通过第一开口与源极区以及体区90接触，通过第二开口与第二多晶硅层80接触。
S350、在衬底远离外延层的一侧形成外引的漏电极。
具体的，图18是本发明实施例提供的一种半导体元件的制备方法中步骤S350对应的结构剖面图，参考图18，在衬底20远离外延层30的一侧形成外引的漏电极10。漏电极10可以为整层的金属膜层。
S360、在沟槽底部的绝缘层中形成补偿电荷区；补偿电荷区中电荷产生的电场用于减弱外延层中耐压较弱位置的电场强度，以提高半导体元件的耐压值至目标耐压值。
本发明实施例还提供了一种半导体元件，通过上述任意实施例所述的半导体的制备方法形成，参考图5，半导体元件包括：
衬底20；
外延层30，外延层30位于衬底20的一侧；外延层30远离衬底20的一侧包括沟槽40；
第一绝缘层50，位于沟槽40的侧壁以及底部；
位于第一绝缘层50所围空间的第一多晶硅层60和第二多晶硅层80；其中，第二多晶硅层80作为栅极多晶硅，第二多晶硅层80与沟槽40之间的第一绝缘层50作为栅绝缘层；
体区90和源极区110；体区90和所述源极区110形成在外延层30中；其中，体区90和源极区110均位于第二多晶硅层80的左右两侧，相对源极区110，体区90位于靠近衬底20的一侧；
漏极区10，位于衬底20远离外延层30的一侧；
补偿电荷区2，位于沟槽40底部的第一绝缘层50中；补偿电荷区2中电荷产生的电场用于减弱外延层30中耐压较弱位置的电场强度，以提高半导体元件的耐压值至目标耐压值。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
Claims (9)
1.一种半导体元件的制备方法，其特征在于，包括：
提供衬底，在所述衬底上形成外延层；所述外延层远离所述衬底的一侧包括沟槽；
于所述沟槽的侧壁以及底部形成第一绝缘层，并在所述第一绝缘层所围空间中形成第一多晶硅层和第二多晶硅层；其中，所述第二多晶硅层作为栅极多晶硅，第二多晶硅层与所述沟槽之间的第一绝缘层作为栅绝缘层；所述第一多晶硅层作为源极多晶硅，所述第一多晶硅层与沟槽之间的第一绝缘层作为屏蔽栅绝缘层；
在所述外延层中形成体区和源极区；其中，所述体区和所述源极区均位于所述第二多晶硅层的左右两侧；相对所述源极区，所述体区位于靠近所述衬底的一侧；
在所述沟槽底部的第一绝缘层中形成补偿电荷区；所述补偿电荷区中电荷产生的电场用于减弱外延层中耐压较弱位置的电场强度，以提高所述半导体元件的耐压值至目标耐压值；
所述在所述沟槽底部的第一绝缘层中形成补偿电荷区，包括：
于所述源极区和漏极区之间输入大于所述半导体元件的初始耐压值的电压，通过产生的雪崩电流在所述沟槽底部的第一绝缘层中形成补偿电荷区；其中所述漏极区为重掺杂的衬底。
2.根据权利要求1所述的半导体元件的制备方法，其特征在于，所述第二多晶硅层位于所述第一多晶硅层远离所述衬底的一侧；所述第一多晶硅层和所述第二多晶硅层之间由中间绝缘层隔开；
所述于所述沟槽的侧壁以及底部形成第一绝缘层，并在所述第一绝缘层所围空间中形成第一多晶硅层和第二多晶硅层，包括：
于沟槽的侧壁、沟槽的底部以及所述外延层远离所述衬底一侧的表面形成第二绝缘层；
通过化学气相沉积的方法于所述沟槽内沉积第一多晶硅层；
通过干法刻蚀蚀刻所述第一多晶硅层，使刻蚀后的第一多晶硅层在所述沟槽内的高度小于所述沟槽的深度；
通过湿法刻蚀去除位于所述外延层远离所述衬底一侧，以及位于所述沟槽内未被所述第一多晶硅层覆盖的第二绝缘层；
于所述第一多晶硅层远离所述衬底的一侧以及所述沟槽内未被所述第一多晶硅层覆盖的侧壁形成第三绝缘层；
通过化学气相沉积的方法于所述沟槽内沉积所述第二多晶硅层；其中，所述第一多晶硅层远离所述衬底一侧的第三绝缘层作为所述中间绝缘层，所述第一多晶硅层与所述沟槽之间的第二绝缘层以及所述第二多晶硅层与所述沟槽之间的第三绝缘层作为所述第一绝缘层。
3.根据权利要求2所述的半导体元件的制备方法，其特征在于，所述第一绝缘层还形成在所述外延层远离所述衬底的一侧；
在于所述第一多晶硅层远离所述衬底的一侧以及所述沟槽内未被所述第一多晶硅层覆盖的侧壁形成第三绝缘层时，还在所述外延层远离所述衬底的一侧形成所述第三绝缘层；所述外延层远离所述衬底一侧的第三绝缘层作为外延层远离所述衬底一侧的第一绝缘层。
4.根据权利要求1所述的半导体元件的制备方法，其特征在于，所述在所述外延层中形成体区和源极区，包括：
通过离子注入的方式在所述外延层中形成所述体区和所述源极区；
其中，所述源极区注入的离子与所述外延层中掺杂的离子类型相同。
5.根据权利要求3所述的半导体元件的制备方法，其特征在于，所述源极区与所述外延层均为N型掺杂，所述体区为P型掺杂；或者，所述源极区与所述外延层均为P型掺杂，所述体区为N型掺杂。
6.根据权利要求1所述的半导体元件的制备方法，其特征在于，所述在所述外延层中形成体区和源极区之后，还包括：
于所述外延层远离所述衬底的一侧以及所述第二多晶硅层远离所述衬底的一侧形成钝化层和金属层；所述金属层通过钝化层以及体区的第一开口与所述体区和源极区接触，以及通过钝化层的第二开口与所述第二多晶硅层接触。
7.根据权利要求6所述的半导体元件的制备方法，其特征在于，所述于所述外延层远离所述衬底的一侧以及所述第二多晶硅层远离所述衬底的一侧形成钝化层和金属层，包括：
于所述外延层远离所述衬底的一侧以及所述第二多晶硅层远离所述衬底的一侧形成所述钝化层；
刻蚀所述钝化层和所述外延层的源极区形成所述第一开口和第二开口，所述第一开口暴露部分所述体区；所述第二开口暴露部分所述第二多晶硅层；
于所述钝化层远离所述衬底的一侧形成金属层，所述金属层通过所述第一开口与所述源极区以及所述体区接触；通过所述第二开口与所述第二多晶硅层接触。
8.根据权利要求7所述的半导体元件的制备方法，其特征在于，与所述源极区接触的金属层作为外引的源电极；与所述第二多晶硅层接触的金属层作为外引的栅电极；
还包括，在所述衬底远离所述外延层的一侧形成外引的漏电极。
9.一种半导体元件，其特征在于，通过权利要求1-8任一所述的半导体元件的制备方法形成，包括：
衬底；
外延层，所述外延层位于所述衬底的一侧；所述外延层远离所述衬底的一侧包括沟槽；
第一绝缘层，位于所述沟槽的侧壁以及底部；
位于所述第一绝缘层所围空间的第一多晶硅层和第二多晶硅层；其中，所述第二多晶硅层作为栅极多晶硅，第二多晶硅层与所述沟槽之间的第一绝缘层作为栅绝缘层；所述第一多晶硅层作为源极多晶硅，所述第一多晶硅层与沟槽之间的第一绝缘层作为屏蔽栅绝缘层；
体区和源极区；所述体区和所述源极区形成在所述外延层中；其中，所述体区和所述源极区均位于所述第二多晶硅层的左右两侧，相对所述源极区，所述体区位于靠近所述衬底的一侧；
补偿电荷区，位于所述沟槽底部的第一绝缘层中；所述补偿电荷区中电荷产生的电场用于减弱外延层中耐压较弱位置的电场强度，以提高所述半导体元件的耐压值至目标耐压值。
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Citations (3)
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|---|---|---|---|---|
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|---|---|---|---|---|
| CN103474463A (zh) * | 2012-06-06 | 2013-12-25 | 万国半导体股份有限公司 | 通过厚底部绝缘物中的感应净电荷区的性能优良的mosfet |
| CN104009076A (zh) * | 2014-05-29 | 2014-08-27 | 西安电子科技大学 | 一种AlGaN/GaN异质结场效应晶体管 |
| CN105321992A (zh) * | 2014-07-14 | 2016-02-10 | 英飞凌科技奥地利有限公司 | 包括场电极的半导体器件 |
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