CN114268400B - 基于e1光纤的ptp网络授时*** - Google Patents

基于e1光纤的ptp网络授时*** Download PDF

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Abstract

本发明提供一种基于E1光纤的PTP网络授时***，采用将E1与PTP网络授时结合的方式对外授时，以提高E1的授时精度。该网络授时***包括：ARM处理器、FPGA模块和E1调制解调芯片；ARM处理器用于PTP同步报文的解析和授时同步算法的实现；FPGA模块用于对PTP同步报文打时间戳和将网络接口数据转换成满足E1通信的串行接口数据；E1调制解调芯片用于串行接口数据和HB3码之间的调制解调，实现数据光纤传输功能。

Description

基于E1光纤的PTP网络授时***
技术领域
本发明涉及一种授时方法，具体涉及一种基于E1光纤的PTP网络授时***，属于通信和精密授时技术领域。
技术背景
随着智能数字电网、4G与5G高速通信网络、国防军工和工业控制等领域的高速发展，对高精度时间基准的要求也越来越高，而高精度时间基准是靠高精度时钟同步技术来获得的。在距离较远的大型***与大型***之间可以利用GPS和北斗等卫星手段进行高精度授时同步，然而各大***内部之间的小型***由于成本、维护、环境因素等客观原因不能大规模应用卫星技术进行时钟同步，因此在小型***中只能选用其他时钟同步方式如E1、IRIG-B码、NTP、PTP等。NTP以出现时间最早、成本最为低廉、实现难度最低等优点而应用最为广泛。但NTP授时精度仅能达到ms级别，且由于容易受到网络协议栈的抖动的影响而造成时钟同步的稳定度较差，在很多应用场景中难以满足需求。其次是IRIG-B码，其时钟同步精度可以达到us级别，可以满足大多数小型***的时钟同步需求。但IRIG-B码也有其明显的缺点，比如需要进行专门布线使得后期维护和升级困难。近些年出现一种PTP时钟同步技术，即IEEE1588时钟同步技术，使得时钟同步授时精度大幅提升和稳定性大幅提高。
在早期的军工产品中E1采用的是与IRIG-B码授时结合的方式并用贝伏线传输授时，当两台设备距离较远时，线上信号质量变差、线路延迟增大进而影响同步精度等问题。而随着对同步精度的要求越来越高，E1结合IRIG-B码授时技术已无法满足要求，这就需要对E1链路授时升级改造。
发明内容
有鉴于此，本发明提供一种基于E1光纤的PTP网络授时***，采用将E1与PTP网络授时结合的方式对外授时，以提高E1的授时精度。
所述基于E1光纤PTP网络授时***，包括：ARM处理器、FPGA模块和E1调制解调芯片；
所述ARM处理器用于PTP同步报文的解析和授时同步算法的实现；
所述FPGA模块用于对PTP同步报文打时间戳和将网络接口数据转换成满足E1通信的串行接口数据；
所述E1调制解调芯片用于串行接口数据和HB3码之间的调制解调，实现数据光纤传输功能。具体为：所述E1调制解调芯片将所述FPGA模块传输过来的串行接口数据调制成HB3码，然后连接***，实现光纤传输功能；此外，还将从***接收的HB3码解调成串行接口数据发送给FPGA模块。
作为本发明的一种优选方式，当该网络授时***作为主时钟时，所述FPGA模块只对接收到的Sync报文和Delay_Req报文打时间戳，其他报文均透传；具体为：
当所述FPGA模块从ARM处理器发送的报文中检测到Sync报文时，记录发出Sync报文的t1时间戳信息，然后将包括t1时间戳信息的Sync报文发送给从时钟端；同时通知所述ARM处理器读取Sync报文的t1时间戳信息，所述ARM处理器获取t1时间后将其放入Follow_Up报文中通过所述FPGA模块发送给从时钟端；当所述FPGA模块接收从从时钟端发送的报文中检测到Delay_Req报文时，记录报文到来时刻t4时刻的时间戳信息，然后将t4时间戳信息填入Delay_Req报文中发送给ARM处理器，所述ARM处理器从接收的Delay_Req报文中提取t4时间戳信息，然后放入Delay_Resp报文中通过FPGA模块发送给从时钟端；
当该网络授时***作为从时钟时，所述FPGA模块只对接收的Sync和发出的Delay_Req报文打时间戳，其他报文均透传；具体为：
当所述FPGA模块从接收到的报文中检测到Sync报文时，记录Sync报文到来时刻的t2时间戳信息，然后将t2时间戳信息填入Sync报文中发送给所述ARM处理器，所述ARM处理器从接收的Sync报文中提取t2时间戳信息用于授时同步计算；所述FPGA模块从ARM处理器发送的报文中检测Delay_Req报文时，记录发出Delay_Req报文的t3时间戳信息，然后通知ARM处理器读取Delay_Req报文的t3时间戳信息用于计算。
作为本发明的一种优选方式，所述FPGA模块还具备防错机制：即所述FPGA模块在无网络报文传输时一直发送防错字节至E1调制解调芯片，使E1调制解调芯片一直处在非空闲状态；所述防错字节设定格式的字节。
作为本发明的一种优选方式，所述FPGA模块在无网络报文传输时一直发送0x7E至E1调制解调芯片。
作为本发明的一种优选方式，所述FPGA模块还具备加密机制：所述FPGA模块将接收到的网络报文中的防错字节替换为设定格式的字节，令为加密字节，由此实现报文的加密；然后转换成满足E1通信的串行接口数据发送至E1调制解调芯片；
当所述FPGA模块接收到的E1调制解调芯片发送的串行接口数据后，并将其组成字节报文；当报文出现非防错字节时开始接收报文，同时将接收的报文中的加密字节分别对应替换为防错字节，实现报文的解密。
作为本发明的一种优选方式，所述FPGA模块在同时收到PTP同步报文和普通以太网报文时，优先传输PTP同步报文。
作为本发明的一种优选方式，所述FPGA模块在接收到报文时，首先进行报文类型判断，然后将PTP同步报文和普通以太网报分开存储。
有益效果
(1)采用本发明的基于E1光纤的PTP网络授时的***，能够实现当线路变长时不影响同步精度的同时提高同步精度。
(2)在ARM处理器和E1调制解调芯片之间设置FPGA模块，FPGA模块在最接近端口的位置对PTP同步报文打时间戳，保证了授时精度。
附图说明
图1为该***分别作为主、从时钟时PTP报文时间戳示意图；
图2为本发明的功能框图。
具体实施方式
下面结合附图和实施例，对本发明作进一步的详细说明。
本实施例提供一种基于E1光纤的PTP网络授时***，将E1与PTP网络授时结合对外授时，以提高E1的授时精度。
如图1所示，基于E1光纤PTP网络授时***采用ARM处理器+FPGA模块+E1芯片的框架结构实现网络授时功能，即该网络授时***包括：ARM处理器、FPGA模块和E1调制解调芯片；其中ARM处理器负责PTP报文的解析和授时同步算法的实现，FPGA模块实现对PTP网络授时报文打时间戳的功能和将网络MII接口转换成满足E1通信的串行接口功能；E1调制解调芯片将FPGA传输过来的报文调制成HB3码，然后连接***，实现光纤传输功能。该网络授时***即可以作为主时钟也可以为作为从时钟。
具体的：
ARM处理器使用现有成熟的PTP网络授时技术，实现PTP报文的解析和授时同步算法；ARM处理器周期性的向FPGA模块发送网络报文。该***为主时钟模式时，ARM处理器周期性向FPGA模块发送Sync和Follow_up报文；该***为从模式时钟时，当ARM处理器接收到主时钟端发送的Sync和Follow_Up报文后向FPGA模块发送Delay_req报文。
FPGA模块主要实现对PTP报文授时时间戳的处理和接口协议转换功能，其具有15个子模块，分别为：
发送报文类型判断模块：用于判断ARM处理器发出的报文类型(包括PTP同步报文和普通以太网报文，然后将PTP同步报文发送给发送PTP报文存储模块，将普通以太网报发送给发送普通报文存储模块，以实现PTP同步报文与普通以太网报文的分开存储。
发送普通报文存储模块：用于存储普通的以太网报文，并发送给发送控制模块。
发送PTP报文存储模块：用于存储PTP同步报文，并发送给时间戳单元。
发送时间戳单元：用于对接收到的PTP同步报文打时间戳；如图1所示，当该网络授时***作为主时钟时，需要打时间戳的PTP同步报文为Sync报文；当该网络授时***为从时钟时，需要打时间戳的PTP同步报文为Delay_Req报文；然后将打时间戳后的PTP同步报文发送给控制模块。
发送控制模块：用于将PTP报文和普通以太网报文传输给E1防错加密模块；同时对PTP报文和普通以太网报文的发送优先级进行控制：当同时收到PTP报文和普通以太网报文时，优先传输PTP报文。
E1防错加密模块：用于将网络报文(包括PTP同步报文和普通以太网报文)中的0x7E和0x7D分别替换为0x7D5E和0x7D5D(也可以替换其他字节)，然后按照符合E1传输的串行数据发送至E1调制解调芯片。同时该模块在无网络报文传输时一直发送0x7E至E1调制解调芯片，使E1调制解调芯片一直处在非空闲状态，在一定程度上避免传输网络报文时出现信号跳变，具有一定的防错机制。
E1防错解密模块：用于接收串行E1数据，并将其组成字节报文。当接收报文出现非0x7E时开始接收报文，同时将接收的报文中的0x7D5E和0x7D5D分别替换为0x7E和0x7D，然后将解密后的报文转换成GMII接口发送至接收报文类型判断模块。
接收报文类型判断模块：用于判断当前接收的报文是普通以太网报文还是PTP同步报文，然后将PTP同步报文发送给发送接收PTP报文模块，将普通以太网报发送给接收普通报文模块。
接收普通报文模块：用于存储接收到的普通网络报文。
接收PTP报文模块：用于存储接收到的PTP同步报文。
接收时间戳单元：用于对接收的PTP同步报文打时间戳，当该网络授时***为主时钟时，需要打时间戳的报文有Delay_Req报文；当该网络授时***为从时钟时，需要打时间戳的报文为Sync报文。
接收控制模块：用于将接收到的PTP报文和普通以太网报文传输给ARM处理器；同时对PTP报文和普通以太网报文的发送优先级进行控制：当同时收到PTP报文和普通以太网报文时，优先传输PTP报文。
参数交互模块：用于实现ARM处理器通过MDC/MDIO接口与FPGA之间进行参数传输的功能，交互的参数包括：与本地时间调整模块交互的本地时间调整值、pps上升沿时间戳值、中断状态寄存器、PTP主从模式；与发送时间戳单元交互的Sync报文t1时间戳、Delay_req报文t3时间戳。
本地时间调整模块：FPGA的本地时间调整模块工作在125M时钟域，上电后本地时间从0开始，以8ns间隔累计计数。检测到ARM处理器发出的pps_out上升沿后锁定本地时间，并存入pps上升沿时间戳值寄存器，同时触发ptp_riq信号通知ARM处理器使用SMI管理接口读取PPS上升沿时间戳值，ARM处理器获取PPS上升沿时间戳值后与本地时间对比计算出相对时间，然后通过本地时间调整值寄存器告知FPGA，FPGA在接收到本地时间调整值后需立刻更新本地时间。
E1芯片配置模块：用于配置E1调制解调芯片的工作模式，使其工作在单极性IO、去抖动模式，在2.048MHz时钟下实现HDB3编解码和时钟恢复功能。
E1调制解调芯片工作在2.048MHz时钟下，主要用于实现HDB3编解码和时钟恢复功能。
报文时间戳工作过程如图1所示。在该***作为主时钟时，FPGA的时间戳单元只对ARM处理器发出的Sync报文和接收的Delay_Req报文处理，其他报文均透传。具体为：发送时间戳单元从ARM处理器发送的报文中检测到Sync报文时，记录发出Sync报文的t1时间戳信息，然后将包括t1时间戳信息的Sync报文发送给从时钟端；同时触发PTP_IRQ信号通知ARM处理器使用SMI管理口读取Sync报文的t1时间戳信息，ARM处理器获取t1时间后将其放入Follow_Up报文中通过FPGA模块发送给从时钟端。接收时间戳单元接收从时钟端发送的报文，将其从接到的报文中检测到Delay_Req报文时，记录报文到来时刻t4时刻的时间戳信息，然后将t4时间戳信息填入Delay_Req报文中发送给ARM处理器，ARM处理器从接收的Delay_Req报文中提取t4时间戳信息，然后放入Delay_Resp报文中通过FPGA模块发送给从时钟端。
在该***作为从时钟时，时间戳单元只对接收的Sync和发出的Delay_Req报文处理，其他报文均透传。当接收时间戳单元从接收到的报文中检测到Sync报文时，记录Sync报文到来时刻的t2时间戳信息，然后将t2时间戳信息填入Sync报文中发送给ARM处理器，ARM处理器从接收的Sync报文中提取t2时间戳信息用于授时同步计算。发送时间戳单元检测到ARM处理器发送的Delay_Req报文时，记录发出Delay_Req报文的t3时间戳信息，然后触发PTP_IRQ信号，通知ARM处理器使用SMI管理口读取Delay_Req报文的t3时间戳信息用于计算。
综上所述，以上仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (6)

1.基于E1光纤的PTP网络授时***，其特征在于，包括：ARM处理器、FPGA模块和E1调制解调芯片；
所述ARM处理器用于PTP同步报文的解析和授时同步算法的实现；
所述FPGA模块用于对PTP同步报文打时间戳和将网络接口数据转换成满足E1通信的串行接口数据；
所述E1调制解调芯片用于串行接口数据和HB3码之间的调制解调，实现数据光纤传输功能；当该网络授时***作为主时钟时，所述FPGA模块只对接收到的Sync报文和Delay_Req报文打时间戳，其他报文均透传；具体为：
当所述FPGA模块从ARM处理器发送的报文中检测到Sync报文时，记录发出Sync报文的t1时间戳信息，然后将包括t1时间戳信息的Sync报文发送给从时钟端；同时通知所述ARM处理器读取Sync报文的t1时间戳信息，所述ARM处理器获取t1时间后将其放入Follow_Up报文中通过所述FPGA模块发送给从时钟端；当所述FPGA模块接收从从时钟端发送的报文中检测到Delay_Req报文时，记录报文到来时刻t4时刻的时间戳信息，然后将t4时间戳信息填入Delay_Req报文中发送给ARM处理器，所述ARM处理器从接收的Delay_Req报文中提取t4时间戳信息，然后放入Delay_Resp报文中通过FPGA模块发送给从时钟端；
当该网络授时***作为从时钟时，所述FPGA模块只对接收的Sync和发出的Delay_Req报文打时间戳，其他报文均透传；具体为：
当所述FPGA模块从接收到的报文中检测到Sync报文时，记录Sync报文到来时刻的t2时间戳信息，然后将t2时间戳信息填入Sync报文中发送给所述ARM处理器，所述ARM处理器从接收的Sync报文中提取t2时间戳信息用于授时同步计算；所述FPGA模块从ARM处理器发送的报文中检测Delay_Req报文时，记录发出Delay_Req报文的t3时间戳信息，然后通知ARM处理器读取Delay_Req报文的t3时间戳信息用于计算。
2.如权利要求1所述的基于E1光纤的PTP网络授时***，其特征在于：所述FPGA模块还具备防错机制：即所述FPGA模块在无网络报文传输时一直发送防错字节至E1调制解调芯片，使E1调制解调芯片一直处在非空闲状态；所述防错字节为设定格式的字节。
3.如权利要求2所述的基于E1光纤的PTP网络授时***，其特征在于：所述FPGA模块在无网络报文传输时一直发送0x7E至E1调制解调芯片。
4.如权利要求2或3所述的基于E1光纤的PTP网络授时***，其特征在于：所述FPGA模块还具备加密机制：所述FPGA模块将接收到的网络报文中的防错字节替换为设定格式的字节，并将其设置为加密字节，由此实现报文的加密；然后转换成满足E1通信的串行接口数据发送至E1调制解调芯片；
当所述FPGA模块接收到的E1调制解调芯片发送的串行接口数据后，并将其组成字节报文；当报文出现非防错字节时开始接收报文，同时将接收的报文中的加密字节分别对应替换为防错字节，实现报文的解密。
5.如权利要求1所述的基于E1光纤的PTP网络授时***，其特征在于：所述FPGA模块在同时收到PTP同步报文和普通以太网报文时，优先传输PTP同步报文。
6.如权利要求1所述的基于E1光纤的PTP网络授时***，其特征在于：所述FPGA模块在接收到报文时，首先进行报文类型判断，然后将PTP同步报文和普通以太网报分开存储。
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