CN114255697A - 控制电路及其驱动方法、显示装置 - Google Patents

Abstract

本发明公开了一种控制电路及其驱动方法、显示装置，涉及显示技术领域，包括：第一电路、选择电路、第二电路，第一电路包括第一节点和第一输出端，第二电路包括第二节点和第二输出端；选择电路中，第一选择支路的控制端连接第一节点，第二选择支路的控制端耦接第一输出端，第一选择支路和第二选择支路的输出端均连接至第二节点；在一个时段内，第一选择支路用于在第一节点的信号控制下，将第一电平信号传输至第二节点；或者，第二选择支路用于在第一输出端的信号控制下，将第一时钟信号传输至第二节点；第二电路在第二节点信号和第二时钟信号的作用下，通过第二输出端输出第二电平信号。如此可输出任意占空比的控制信号，提升应用灵活性。

Description

控制电路及其驱动方法、显示装置

技术领域

本发明涉及显示技术领域，更具体地，涉及一种控制电路及其驱动方法、显示装置。

背景技术

从CRT(Cathode Ray Tube，阴极射线管)时代到液晶时代，再到现在到来的OLED(Organic Light-Emitting Diode，有机发光二极管)时代，显示行业经历了几十年的发展变得日新月异。显示产业已经与我们的生活息息相关，从传统的手机、平板、电视和PC，再到现在的智能穿戴设备和VR等电子设备都离不开显示技术。

通常，显示装置中设置有发光控制电路为像素单元提供发光控制信号，控制像素单元中的发光器件发光，实现显示装置的显示。在现有技术中，发光控制电路进行调光的最小单位为时钟信号的一个周期，尚不能实现任意占空比的调光，不利于发光控制的灵活性。

发明内容

有鉴于此，本发明提供了一种控制电路及其驱动方法、显示装置，其中控制电路可输出任意占空比的控制信号，应用于显示装置中时能够实现发光控制的灵活性。

第一方面，本发明提供一种控制电路，包括：第一电路、选择电路、第二电路，所述第一电路包括第一节点和第一输出端，所述第二电路包括第二节点和第二输出端；

所述选择电路包括第一选择支路和第二选择支路，所述第一选择支路的控制端连接所述第一节点，所述第二选择支路的控制端耦接所述第一输出端，所述第一选择支路和所述第二选择支路的输出端均连接至所述第二节点；

在一个时段内，所述第一选择支路用于在所述第一节点的信号控制下，将第一电平信号传输至所述第二节点；或者，所述第二选择支路用于在所述第一输出端的信号控制下，将第一时钟信号传输至所述第二节点；

所述第二电路在第二节点信号和第二时钟信号的作用下，通过所述第二输出端输出第二电平信号。

第二方面，本申请提供一种控制电路的驱动方法，应用于本发明第一方面的控制电路，所述驱动方法包括：

控制所述第一电路中所述第一节点的信号使所述第一选择支路导通，将第一电平信号传输至所述第二节点；或者，使所述第二选择支路导通，将所述第一时钟信号传输至所述第二节点；

向所述第二电路输入第二时钟信号，使所述第二电路在第二节点信号和第二时钟信号的作用下，通过所述第二输出端输出第二电平信号。

第三方面，本发明还提供一种显示装置，包括本发明第一方面所提供的控制电路。

与现有技术相比，本发明提供的控制电路及其驱动方法、显示装置，至少实现了如下的有益效果：

本发明提供的控制电路及其驱动方法、显示装置中，设置有第一电路、选择电路和第二电路，其中，选择电路包括第一选择支路和第二选择支路，在一个时段内，第一节点的信号可控制第一选择支路将第一电平信号传输至第二节点，第二电路在第二节点信号和第二时钟信号的作用下输出第一种类型的第二电平信号；或者，第一电路的第一输出端的信号可控制第二选择支路将第一时钟信号传输至第二电路，第二电路在第二节点的信号和第二时钟信号的作用下输出第二种类型的第二电平信号。其中，第一种类型的第二电平信号和第二种类型的第二电平信号中，可控制一者为固定电平信号，另一者为脉冲信号，通过控制两种不同类型的第二电平信号维持的时间即可实现对输出信号的占空比的控制，即，可控制输出任意占空比的信号。当将该控制电路应用至显示装置中时，可通过此电路向显示装置中的像素提供发光控制信号，实现任意占空比的发光控制信号的输出，因而有利于提高对显示装置的发光控制的应用灵活性。

当然，实施本发明的任一产品必不特定需要同时达到以上所述的所有技术效果。

通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。

附图说明

被结合在说明书中并构成说明书的一部分的附图示出了本发明的实施例，并且连同其说明一起用于解释本发明的原理。

图1所示为本发明实施例所提供的控制电路的一种模块示意图；

图2所示为本发明实施例所提供的控制电路的一种结构示意图；

图3所示为本发明实施例所提供的控制电路的一种结构示意图；

图4所示为本发明实施例所提供的控制电路的另一种结构示意图；

图5所示为本发明实施例所提供的控制电路的另一种结构示意图；

图6所示为本发明实施例所提供的控制电路的另一种结构示意图；

图7所示为本发明实施例所提供的控制电路的另一种结构示意图；

图8所示为本发明实施例所提供的控制电路的另一种结构示意图；

图9所示为本发明实施例提供的控制电路中第一电路的一种工作时序图；

图10所示为本发明实施例提供的控制电路中控制电路的一种工作时序图；

图11所示为本发明实施例提供的控制电路中控制电路的另一种工作时序图；

图12所示为本发明实施例所提供的控制电路包括多个子电路的一种结构示意图；

图13所示为本发明实施例所提供的控制电路的驱动方法的一种流程图；

图14所示为本发明实施例所提供的显示装置的一种俯视图。

具体实施方式

现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。

以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。

对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。

在这里示出和讨论的所有例子中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它例子可以具有不同的值。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。

图1所示为本发明实施例所提供的控制电路的一种模块示意图，请参考图1，本发明实施例提供一种控制电路，包括：第一电路10、选择电路20、第二电路30，第一电路10包括第一节点N1和第一输出端OUT1，第二电路30包括第二节点N2和第二输出端OUT2；

选择电路20包括第一选择支路21和第二选择支路22，第一选择支路21的控制端连接第一节点N1，第二选择支路22的控制端耦接第一输出端OUT1，第一选择支路21和第二选择支路22的输出端均连接至第二节点N2；

在一个时段内，第一选择支路21用于在第一节点N1的信号控制下，将第一电平信号VGH传输至第二节点N2；或者，第二选择支路22用于在第一输出端OUT1的信号控制下，将第一时钟信号传输至第二节点N2；

第二电路30在第二节点N2信号和第二时钟信号的作用下，通过第二输出端OUT2输出第二电平信号。

可以理解的是，图1仅对控制电路的模块结构进行了示意，对于第一电路10、选择电路20和第二电路30的具体结构将在后续实施例中详细说明。

本发明提供的控制电路中，设置有第一电路10、选择电路20和第二电路30，其中，选择电路20包括第一选择支路21和第二选择支路22，第一选择支路21和第二选择支路22可择一导通，当第一选择支路21导通时，由第一选择支路21向第二电路30提供信号；当第二选择支路22导通时，由第二选择支路22向第二电路30提供信号；第二电路30在接收到第一选择支路21提供的信号和第二选择支路22提供的信号时，将对应输出不同的信号。

具体而言，在一个时段内，第一节点N1的信号可控制第一选择支路21将第一电平信号(例如高电平信号VGH)传输至第二节点N2，第二电路30在第二节点N2信号和第二时钟信号端CK2输出的第二时钟信号的作用下输出第一种类型的第二电平信号；或者，第一电路10的第一输出端OUT1的信号可控制第二选择支路22将第一时钟信号端CK1的第一时钟信号传输至第二电路30，第二电路30在第二节点N2的信号和第二时钟信号的作用下输出第二种类型的第二电平信号。其中，第一种类型的第二电平信号和第二种类型的第二电平信号中，可控制一者为固定电平信号(例如为高电平信号或者低电平信号)，另一者为脉冲信号，通过控制两种不同类型的第二电平信号维持的时间即可实现对输出信号的占空比的控制，即，可控制输出任意占空比的信号。当将该控制电路应用至显示装置中时，可通过此控制电路向显示装置中的像素提供发光控制信号，实现任意占空比的发光控制信号的输出，因而有利于提高对显示装置的发光控制的应用灵活性。当然，本发明实施例所提供的控制电路还可应用于其他对占空比有要求的结构中，本发明对此不进行具体限定。

图2所示为本发明实施例所提供的控制电路的一种结构示意图，该实施例对第一选择支路21的构成进行了细化。

请参考图2，在本发明的一种可选实施例中，第一选择支路21包括第一晶体管M1，第一晶体管M1的栅极连接第一节点N1，第一极连接第一电平信号端D1，第二极连接第二节点N2。

需要说明的是，图2仅以第一晶体管M1为P型晶体管为例进行说明，P型晶体管在低电平信号的控制下导通，在高电平信号的控制下截止。在本发明的其他一些实施例中，第一晶体管M1还可体现为N型晶体管，本发明对此不进行具体限定，当第一晶体管M1为N型晶体管时，N型晶体管在高电平信号的控制下导通，在低电平信号的控制下截止。以下将以第一晶体管M1为P型晶体管为例对本发明的第一选择支路21进行说明。

具体而言，本发明实施例中的第一选择支路21包括第一晶体管M1时，第一晶体管M1受第一节点N1信号的控制导通或者截止。第一晶体管M1的第一极连接第一电平信号端D1，第二极与第二节点N2连接，当第一晶体管M1在第一节点N1信号的控制下导通时，第一电平信号端D1的信号将通过第一晶体管M1传输至第二节点N2，进而提供至第二电路30。当第二电路30需要接收第一选择支路21所提供的信号时，通过第一节点N1向第一晶体管M1输出控制第一晶体管M1导通的信号即可，当第一晶体管M1为P型晶体管时，第一节点N1向第一晶体管M1提供低电平信号时即可控制第一晶体管M1导通。采用第一晶体管M1构成本发明中的第一选择支路21的方式，有利于简化控制电路的结构，进而有利于简化控制电路的整体制作流程。

图3所示为本发明实施例所提供的控制电路的一种结构示意图，该实施例对第二选择支路22的构成进行了细化。

请参考图3，在本发明的一种可选实施例中，第二选择支路22包括第二晶体管M2，第二晶体管M2的栅极与第一输出端OUT1耦接，第一极连接第一时钟信号端CK1，第二极连接第二节点N2。

需要说明的是，图3仅以第二晶体管M2为P型晶体管为例进行说明，P型晶体管在低电平信号的控制下导通，在高电平信号的控制下截止。在本发明的其他一些实施例中，第二晶体管M2还可体现为N型晶体管，本发明对此不进行具体限定，当第二晶体管M2为N型晶体管时，N型晶体管在高电平信号的控制下导通，在低电平信号的控制下截止。以下将以第二晶体管M2为P型晶体管为例对本发明的第二选择支路22进行说明。

具体而言，本发明实施例中的第二选择支路22包括第二晶体管M2时，第二晶体管M2受第一电路10的第一输出端OUT1的信号的控制导通或者截止。第二晶体管M2的第一极连接第一时钟信号端CK1，第二极与第二节点N2连接，当第二晶体管M2在第一输出端OUT1的信号的控制下导通时，第一时钟信号端CK1的信号将通过第二晶体管M2传输至第二节点N2，进而提供至第二电路30。当第二电路30需要接收第二选择支路22所提供的信号时，通过第一电路10的第一输出端OUT1向第二晶体管M2输出控制第二晶体管M2导通的信号即可，当第二晶体管M2为P型晶体管时，第一电路10的第一输出端OUT1向第二晶体管M2提供低电平信号时即可控制第二晶体管M2导通。采用第二晶体管M2构成本发明中的第二选择支路22的方式，有利于简化控制电路的结构，进而有利于简化控制电路的整体制作流程。

由于第一选择支路21与第二选择支路22是择一导通的，当第一晶体管M1和第二晶体管M2的类型相同时，例如二者均为P型晶体管时，第一电路10的第一输出端OUT1输出的信号和第一节点N1的信号为不同的信号，当其中一者为高电平信号时，另一者为低电平信号。

图4所示为本发明实施例所提供的控制电路的另一种结构示意图，该实施例对第二选择支路22的构成进行了另一种细化。

请参考图4，在本发明的一种可选实施例中，第二选择支路22还包括第一电容C1，第一电容C1的第一端连接第二晶体管M2的栅极，第二端连接第一时钟信号端CK1。

具体而言，本发明实施例在第二选择支路22中的第二晶体管M2的栅极连接一第一电容C1，第一电容C1的第二端连接第一时钟信号端CK1，用于接收第一时钟信号端CK1发送的第一时钟信号。当第二选择支路22导通、第一选择支路21截止时，第二选择支路22会将第一时钟信号端CK1的第一时钟信号传输至第二节点N2，由于时钟信号是跳变的，本发明在第二晶体管M2的栅极连接第一电容C1，第一电容C1的同样连接第一时钟信号端CK1时，有利于防止第一时钟信号的跳变对输出造成影响，因而有利于提升第二选择支路22的输出稳定性。

图5所示为本发明实施例所提供的控制电路的另一种结构示意图，该实施例对第二选择支路22的构成进行了另一种细化。

请参考图5，在本发明的一种可选实施例中，第二选择支路22还包括第三晶体管M3，第三晶体管M3的栅极连接第二电平信号端D2，第一极连接第一输出端OUT1，第二极连接第二晶体管M2的栅极。

需要说明的是，图5所示实施例以第三晶体管M3为P型晶体管为例对第二选择支路22中的第三晶体管M3进行说明，P型晶体管在低电平信号的控制下导通，在高电平信号的控制下截止。在本发明的其他一些实施例中，第三晶体管M3还可体现为N型晶体管，本发明对此不进行具体限定，当第三晶体管M3为N型晶体管时，N型晶体管在高电平信号的控制下导通，在低电平信号的控制下截止。以下将以第三晶体管M3为P型晶体管为例对本发明的第二选择支路22进行说明。

具体而言，本发明实施例所提供的控制电路中，第二选择支路22除包含第二晶体管M2和第一电容C1外，还包括与第二晶体管M2的栅极连接的第三晶体管M3，其中，第三晶体管M3的输出端连接第二晶体管M2的栅极，输入端连接第一输出端OUT1。可选地，第二电平信号端D2的信号能够保持第三晶体管M3为常开状态，当第三晶体管M3为P型晶体管时，第二电平信号端D2的信号保持为低电平信号，相当于在第二晶体管M2和第一输出端OUT1之间引入了常开的晶体管，以保证当第二选择支路22导通时，第一输出端OUT1输出的信号能够稳定传输至第二晶体管M2。

图6所示为本发明实施例所提供的控制电路的另一种结构示意图，该实施例对第一电路10的模块结构进行了一种细化。

请参考图6，在本发明的一种可选实施例中，第一电路10还包括第一控制单元11、第二控制单元12、第一输出单元13、第三节点N3和第四节点N4；

第一控制单元11用于输出第一控制信号以及控制第三节点N3的电位；第二控制单元12用于在第三节点N3的信号控制下，输出第二控制信号；第一输出单元13用于根据第一控制信号和第二控制信号控制第一输出端OUT1的信号输出。

具体而言，本发明实施例所提供的控制电路中，在第一电路10中引入了第一控制单元11、第二控制单元12和第一输出单元13，由第一控制单元11和第二控制单元12共同控制第一输出单元13的第一输出端OUT1的信号输出。可以理解的是，图6仅示出了第一电路10的第一输出端OUT1仅与选择电路20连接的方案，在本发明的一些其他实施例中，第一电路10的第一输出端OUT1除与选择电路20连接外，还可连接其他的电路结构，对此将在后续的实施例中进行说明。

可选地，第一控制单元11输出的第一控制信号可包括输出至第三节点N3的第一信号和输出至第四节点N4的第二信号，第二控制单元12输出的第二控制信号同样也包括输出至第一输出单元13的两个信号，其中第一节点N1的信号控制第一输出单元13输出一种电平信号，第四节点N4的信号控制第一输出单元13输出另一种电平信号，从而实现了对第一输出单元13所输出信号的精细化控制。

图7所示为本发明实施例所提供的控制电路的另一种结构示意图，该实施例对第一控制单元11、第二控制单元12和第一输出单元13的电路结构进行了细化。

请参考图7，在本发明的一种可选实施例中，第一控制单元11包括第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7和第八晶体管M8，其中，第四晶体管M4的栅极连接第三时钟信号端CK3，第一极连接第二电平信号端D2，第二极连接第三节点N3；第五晶体管M5的栅极连接第六晶体管M6的第一极，第一极连接第三节点N3，第二极连接第三时钟信号端CK3；第六晶体管M6的栅极连接第三时钟信号端CK3，第一极连接第四节点N4，第二极连接启动触发信号端STV1；第七晶体管M7的栅极连接第四晶体管M4的第二极，第一极连接第一电平信号端D1，第二极连接第八晶体管M8的第一极；第八晶体管M8的栅极连接第四时钟信号端CK4，第二极连接第四节点N4。

图7所示实施例示出了第一控制单元11包括5个晶体管的方案，5个晶体管分别为第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7和第八晶体管M8，图7实施例以第一控制单元11中的各晶体管均为P型晶体管为例进行说明，P型晶体管在低电平信号的控制下导通，在高电平信号的控制下截止。在本发明的其他一些实施例中，第一控制单元11中的各晶体管还可体现为N型晶体管，本发明对此不进行具体限定，当晶体管为N型晶体管时，N型晶体管在高电平信号的控制下导通，在低电平信号的控制下截止。以下将以第一控制单元11中的各晶体管均为P型晶体管为例对本发明的第一控制单元11进行说明。

具体而言，请参考图7，当启动触发信号端STV1向第六晶体管M6输入高电平信号、第三时钟信号端CK3和第二电平信号端D2的信号为低电平信号、第四时钟信号端CK4的信号为高电平信号时，第四晶体管M4、第六晶体管M6和第七晶体管M7导通，第五晶体管M5和第八晶体管M8截止，启动触发信号端STV1的高电平信号将传输至第四节点N4，第二电平信号端D2的低电平信号将传输至第三节点N3。也就是说，从第一控制单元11传输至第三节点N3和第四节点N4的信号中一者为低电平信号一者为高电平信号。

当启动触发信号端STV1向第六晶体管M6输出低电平信号、第三时钟信号端CK3的信号为高电平信号、第四时钟信号端CK4的信号为低电平信号时，第四晶体管M4、第六晶体管M6截止，第八晶体管M8导通，第七晶体管M7的栅极维持低电平，也处于导通状态，第七晶体管M7连接的第一电平信号端D1的高电平信号将传输至第四节点N4。第七晶体管M7的栅极的低电平信号将传输至第三节点N3。

继续参考图7，在本发明的一种可选实施例中，第二控制单元12包括第二电容C2、第九晶体管M9、第十晶体管M10和第十一晶体管M11，其中，第二电容C2的第一端和第九晶体管M9栅极均连接到第三节点N3，第九晶体管M9的第一极连接第四时钟信号端CK4，第二电容C2的第二端连接第九晶体管M9的第二极；第十晶体管M10的栅极连接第四时钟信号端CK4，第一极连接第九晶体管M9的第二极，第二极连接第一节点N1；第十一晶体管M11的栅极连接第四节点N4，第一极连接第一节点N1，第二极连接第一电平信号端D1。

图7所示实施例示出了第二控制单元12包括三个晶体管和一个第二电容C2的方案，图7实施例以第二控制单元12中的各晶体管均为P型晶体管为例进行说明，P型晶体管在低电平信号的控制下导通，在高电平信号的控制下截止。在本发明的其他一些实施例中，第二控制单元12中的各晶体管还可体现为N型晶体管，本发明对此不进行具体限定，当晶体管为N型晶体管时，N型晶体管在高电平信号的控制下导通，在低电平信号的控制下截止。以下将以第二控制单元12中的各晶体管均为P型晶体管为例对本发明的第一控制单元11进行说明。

具体而言，请继续参考图7中的第二控制单元12，当第三节点N3为低电平信号，第四节点N4为高电平信号、第四时钟信号端CK4的信号为高电平信号时，第九晶体管M9导通，第十晶体管M10和第十一晶体管M11截止，第四节点N4的高电平信号将传输至第一输出单元13。

当第三节点N3为低电平信号、第四节点N4为高电平信号、第四时钟信号端CK4的信号为低电平信号时，第十晶体管M10导通，第十一晶体管M11截止，第四时钟信号端CK4的低电平信号将传输至第一节点N1。

当第四节点N4为低电平信号、第四时钟信号端CK4的信号为高电平信号时，第十一晶体管M11导通，第十晶体管M10截止，第一电平信号端D1的高电平信号将能够通过第十一晶体管M11传输至第一节点N1。

通过第一控制单元11和第二控制单元12的控制作用，可选择向第一节点N1输出低电平信号或者高电平信号，从而能够向第一输出单元13输出低电平信号或高电平信号。

继续参考图7，在本发明的一种可选实施例中，第一输出单元13包括第十二晶体管M12、第十三晶体管M13、第三电容C3和第四电容C4，其中，第三电容C3的第一端和第十二晶体管M12的栅极均连接到第一节点N1，第三电容C3的第二端和第十二晶体管M12的第一极均连接到第一电平信号端D1，第十二晶体管M12的第二极连接第一输出端OUT1；第十三晶体管M13的栅极和第四电容C4的第一端均连接第四节点N4，第四电容C4的第二端连接第四时钟信号端CK4，第十三晶体管M13的第一极连接第二电平信号端D2，第二极连接第一输出端OUT1。

图7所示实施例示出了第一输出单元13包括两个晶体管和两个电容的方案，图7实施例以第一输出单元13中的各晶体管均为P型晶体管为例进行说明，P型晶体管在低电平信号的控制下导通，在高电平信号的控制下截止。在本发明的其他一些实施例中，第一输出单元13中的各晶体管还可体现为N型晶体管，本发明对此不进行具体限定，当晶体管为N型晶体管时，N型晶体管在高电平信号的控制下导通，在低电平信号的控制下截止。以下将以第一输出单元13中的各晶体管均为P型晶体管为例对本发明的第一控制单元11进行说明。

具体而言，当第一节点N1的信号为低电平信号、第四节点N4的信号为高电平信号时，第十二晶体管M12导通、第十三晶体管M13截止，第一电平信号端D1的高电平信号将从第一输出端OUT1输出。当第一节点N1的信号为高电平信号，第四节点N4的信号为低电平信号时，第十二晶体管M12截止、第十三晶体管M13导通，第二电平信号端D2的低电平信号将从第一输出端OUT1输出。因此，通过在第一输出单元13中引入第十二晶体管M12和第十三晶体管M13，并通过第一节点N1和第四节点N4的信号的控制，可控制第一输出单元13通过第一输出端OUT1输出低电平信号或者高电平信号。

图6所示实施例对第二电路30的第三控制单元31、第四控制单元32和第二输出单元33的电路结构进行了细化。

请参考图6，在本发明的一种可选实施例中，第二电路30包括第三控制单元31、第四控制单元32、第二输出单元33、第五节点N5、第六节点N6和第七节点N7；

第三控制单元31用于输出第三控制信号以及控制第五节点N5的电位；第四控制单元32用于在第五节点N5的信号控制下，向第六节点N6输出第四控制信号；第二输出单元33用于根据第三控制信号和第四控制信号控制第二输出端OUT2输出发光控制信号。

具体而言，本发明实施例所提供的控制电路中，在第二电路30中引入了第三控制单元31、第四控制单元32和第二输出单元33，由第三控制单元31和第四控制单元32共同控制第二输出单元33的第二输出端OUT2的信号输出。

可选地，第三控制单元31输出的第三控制信号可包括输出至第五节点N5的第三信号和输出至第七节点N7的第四信号，第四控制单元32输出的第二控制信号同样也包括输出至第二输出单元33的两个信号，其中第五节点N5的信号控制第二输出单元33输出一种电平信号，第七节点N7的信号控制第二输出单元33输出另一种电平信号，从而实现了对第二输出单元33所输出信号的精细化控制。

图8所示为本发明实施例所提供的控制电路的另一种结构示意图，该实施例对第二电路30的第三控制单元31、第四控制单元32和第二输出单元33的电路结构进行了细化。

请参考图8，在本发明的一种可选实施例中，第三控制单元31包括第十四晶体管M14、第十五晶体管M15、第十六晶体管M16、第十七晶体管M17和第十八晶体管M18，其中，第十四晶体管M14的栅极连接第三时钟信号端CK3，第一极连接第二电平信号端D2，第二极连接第十五晶体管M15的第一极并连接第五节点N5；第十五晶体管M15的栅极连接第十六晶体管M16的第一极，第一极连接第五节点N5，第二极连接第三时钟信号端CK3；第十六晶体管M16的栅极连接第三时钟信号端CK3，第一极连接第七节点N7，第二极连接第二时钟信号端CK2；第十七晶体管M17的栅极连接第十四晶体管M14的第二极，第一极连接第一电平信号端D1，第二极连接第十八晶体管M18的第一极；第十八晶体管M18的栅极连接第四时钟信号端CK4，第二极连接第七节点N7。

图8所示实施例示出了第三控制单元31包括5个晶体管的方案，5个晶体管分别为第十四晶体管M14、第十五晶体管M15、第十六晶体管M16、第十七晶体管M17和第十八晶体管M18，图8实施例以第三控制单元31中的各晶体管均为P型晶体管为例进行说明，P型晶体管在低电平信号的控制下导通，在高电平信号的控制下截止。在本发明的其他一些实施例中，第三控制单元31中的各晶体管还可体现为N型晶体管，本发明对此不进行具体限定，当晶体管为N型晶体管时，N型晶体管在高电平信号的控制下导通，在低电平信号的控制下截止。以下将以第三控制单元31中的各晶体管均为P型晶体管为例对本发明的第三控制单元31进行说明。

具体而言，请参考图8，当第四时钟信号端CK4向第十六晶体管M16输入高电平信号、第三时钟信号端CK3和第二电平信号端D2的信号为低电平信号、第十四时钟信号端的信号为高电平信号时，第十四晶体管M14、第十六晶体管M16和第十七晶体管M17导通，第十五晶体管M15和第十八晶体管M18截止，第四时钟信号端CK4的高电平信号将传输至第七节点N7，第二电平信号端D2的低电平信号将传输至第五节点N5。也就是说，从第三控制单元31传输至第五节点N5和第十四节点的信号中一者为低电平信号一者为高电平信号。

当第四时钟信号端CK4的信号为低电平信号、第三时钟信号端CK3的信号为高电平信号时，第十四晶体管M14、第十六晶体管M16截止，第十八晶体管M18导通，第十七晶体管M17的栅极维持低电平，也处于导通状态，第十七晶体管M17连接的第一电平信号端D1的高电平信号将传输至第七节点N7。第十七晶体管M17的栅极的低电平信号将传输至第五节点N5。

继续参考图8，在本发明的一种可选实施例中，第四控制单元32包括第五电容C5、第十九晶体管M19、第二十晶体管M20和第二十一晶体管M21，其中，第五电容C5的第一端和第十九晶体管M19栅极均连接到第五节点N5，第十九晶体管M19的第一极连接第四时钟信号端CK4，第五电容C5的第二端连接第十九晶体管M19的第二极；第二十晶体管M20的栅极连接第四时钟信号端CK4，第一极连接第十九晶体管M19的第二极，第二十晶体管M20的第二极连接第二十一晶体管M21的第一极并连接到第六节点N6；第二十一晶体管M21的栅极连接第六晶体管M6的第二极，第二十一晶体管M21的第二极连接第一电平信号端D1。

图8所示实施例示出了第四控制单元32包括三个晶体管和一个第五电容C5的方案，图8实施例以第四控制单元32中的各晶体管均为P型晶体管为例进行说明，P型晶体管在低电平信号的控制下导通，在高电平信号的控制下截止。在本发明的其他一些实施例中，第四控制单元32中的各晶体管还可体现为N型晶体管，本发明对此不进行具体限定，当晶体管为N型晶体管时，N型晶体管在高电平信号的控制下导通，在低电平信号的控制下截止。以下将以第四控制单元32中的各晶体管均为P型晶体管为例对本发明的第一控制单元11进行说明。

具体而言，请继续参考图8中的第四控制单元32，当第五节点N5为低电平信号，第七节点N7为高电平信号、第四时钟信号端CK4的信号为高电平信号时，第十九晶体管M19导通，第二十晶体管M20和第二十一晶体管M21截止，第七节点N7的高电平信号将传输至第二输出单元33。

当第五节点N5为低电平信号、第七节点N7为高电平信号、第四时钟信号端CK4的信号为低电平信号时，第二十晶体管M20导通，第二十一晶体管M21截止，第四时钟信号端CK4的低电平信号将传输至第六节点N6。

当第七节点N7为低电平信号、第四时钟信号端CK4的信号为高电平信号时，第二十一晶体管M21导通，第二十晶体管M20截止，第一电平信号端D1的高电平信号将能够通过第二十一晶体管M21传输至第六节点N6。

通过第三控制单元31和第四控制单元32的控制作用，可选择向第六节点N6输出低电平信号或者高电平信号，从而能够向第二输出单元33输出低电平信号或高电平信号。

继续参考图8，在本发明的一种可选实施例中，第二输出单元33包括第二十二晶体管M22、第二十三晶体管M23、第六电容C6和第七电容C7，其中，第六电容C6的第一端和第二十二晶体管M22的栅极均连接到第六节点N6，第六电容C6的第二端连接第一时钟信号端CK1，第二十二晶体管M22的第一极连接第二节点N2，第二十二晶体管M22的第二极连接第二输出端OUT2；第二十三晶体管M23的栅极和第七电容C7的第一端均连接第十六晶体管M16的第一极，第七电容C7的第二端连接第四时钟信号端CK4，第二十三晶体管M23的第一极连接第二电平信号端D2，第二极连接第一输出端OUT1。

图8所示实施例示出了第二输出单元33包括两个晶体管和两个电容的方案，图8实施例以第二输出单元33中的各晶体管均为P型晶体管为例进行说明，P型晶体管在低电平信号的控制下导通，在高电平信号的控制下截止。在本发明的其他一些实施例中，第二输出单元33中的各晶体管还可体现为N型晶体管，本发明对此不进行具体限定，当晶体管为N型晶体管时，N型晶体管在高电平信号的控制下导通，在低电平信号的控制下截止。以下将以第二输出单元33中的各晶体管均为P型晶体管为例对本发明的第一控制单元11进行说明。

具体而言，当第六节点N6的信号为低电平信号、第七节点N7的信号为高电平信号时，第二十二晶体管M22导通、第二十三晶体管M23截止，第二节点N2信号将从第二输出端OUT2输出。当第六节点N6的信号为高电平信号，第七节点N7的信号为低电平信号时，第二十二晶体管M22截止、第二十三晶体管M23导通，第二电平信号端D2的低电平信号将从第二输出端OUT2输出。因此，通过在第二输出单元33中引入第二十二晶体管M22和第二十三晶体管M23，并通过第六节点N6和第七节点N7的信号的控制，可控制第二输出单元33通过第二输出端OUT2输出第二节点N2对应的电平信号或者低电平信号。前文实施例提及第二输出端OUT2输出的第二电平信号包括第二节点N2对应的电平信号和低电平信号。其中，第二节点N2对应的电平信号为第一选择支路21输出的信号或者第二选择支路22输出的信号，例如可以为高电平信号或者时钟信号。通过调整第二输出端OUT2输出的第二节点N2的对应的信号或者低电平信号的时间，可使得第二输出端OUT2输出不同占空比的控制信号，从而满足电路对不同占空比信号的需求，有利于提升控制电路的应用灵活性。

图9所示为本发明实施例提供的控制电路中第一电路10的一种工作时序图，以下将结合图8和图9对本发明的控制电路中第一电路10的工作过程进行说明。

在第一阶段t1，启动触发信号端STV1的信号为高电平、第三时钟信号端CK3的信号为低电平、第四时钟信号端CK4的信号为高电平。此时，第四晶体管M4、第六晶体管M6和第七晶体管M7导通，第五晶体管M5、第八晶体管M8和第十晶体管M10截止，启动触发信号端STV1的高电平信号将传输至第四节点N4，使第十一晶体管M11和第十三晶体管M13截止；第二电平信号端D2的低电平信号将传输至第三节点N3，使第七晶体管M7和第九晶体管M9导通。第十二晶体管M12的栅极电位不变，第三存储电容维持上一帧第十二晶体管M12的栅极电位，使第十二晶体管M12截止，因此第一输出端OUT1输出上一帧的电平，为低电平。

在第二阶段t2，启动触发信号端STV1的信号为高电平、第三时钟信号端CK3的信号为高电平、第四时钟信号端CK4的信号为低电平，第四晶体管M4和第六晶体管M6截止，第五晶体管M5和第十晶体管M10导通，第七晶体管M7和第九晶体管M9的栅极通过第二电容C2维持为低电平，第七晶体管M7和第九晶体管M9导通。第四时钟信号端CK4对应的低电平信号通过第九晶体管M9传输到第十晶体管M10，进而传输至第一节点N1，控制第十二晶体管M12导通，第一电平信号端D1的高电平信号通过第一输出端OUT1输出，即第一输出端OUT1输出高电平信号。同时，第一电平信号端D1的高电平信号通过第七晶体管M7和第八晶体管M8传输至第十三晶体管M13，使第十三晶体管M13截止。

在第三阶段t3，启动触发信号端STV1的信号为高电平、第三时钟信号端CK3的信号为低电平、第四时钟信号端CK4的信号为高电平，此时，第四晶体管M4和第六晶体管M6导通，第五晶体管M5、第八晶体管M8、第十晶体管M10和第十一晶体管M11截止，第三电容C3维持第十二晶体管M12的栅极电位，使第十二晶体管M12导通，使第一输出端OUT1输出第一电平信号端D1的高电平信号。启动触发信号端STV1的信号和第四时钟信号端CK4的信号控制第十三晶体管M13截止。

在第四阶段t4，启动触发信号端STV1的信号为低电平、第三时钟信号端CK3的信号为高电平、第四时钟信号端CK4的信号为低电平，此时，第四晶体管M4和第六晶体管M6截止，第八晶体管M8和第十晶体管M10导通，第七晶体管M7和第九晶体管M9的栅极通过第二电容C2维持低电平，第七晶体管M7和第九晶体管M9导通。第四时钟信号端CK4的低电平信号通过第九晶体管M9和第十晶体管M10传输至第十二晶体管M12，使第十二晶体管M12导通，使得第一输出端OUT1输出第一电平信号端D1的高电平信号。同时，第一电平信号端D1的高电平信号通过第七晶体管M7和第八晶体管M8传输至第十三晶体管M13，使第十三晶体管M13截止。

在第五阶段t5，启动触发信号端STV1的信号为低电平，第三时钟信号端CK3的信号为低电平，第四时钟信号端CK4的信号为高电平，第四晶体管M4、第五晶体管M5、第六晶体管M6、第九晶体管M9和第十一晶体管M11导通，第八晶体管M8和第十晶体管M10截止。第一电平信号端D1的高电平信号通过第十一晶体管M11传输至第十二晶体管M12，使第十二晶体管M12截止；启动触发信号端STV1的低电平信号通过第六晶体管M6传输至第十三晶体管M13，使第十三晶体管M13导通，第二电平信号端D2的低电平信号传输至第一输出端OUT1，使第一输出端OUT1输出低电平信号。

可见，第一电路10的第一输出端OUT1在第一阶段和第五阶段输出低电平信号，在第二阶段、第三阶段和第四阶段输出高电平信号。

需要说明的是，第二电路30的结构与第一电路10的结构基本相同，第二电路30的详细时序和工作过程可参考第一电路10，本发明实施例在此不进行赘述。

图10所示为本发明实施例提供的控制电路中控制电路的一种工作时序图，图11所示为本发明实施例提供的控制电路中控制电路的另一种工作时序图，以下将结合图8、图10和图11对本发明的控制电路的工作过程进行说明。

当第二时钟信号端CK2的信号为低电平、第四时钟信号端CK4的信号为低电平、第六节点N6的信号为高电平时，第七节点N7的信号为低电平，第二十三晶体管M23导通，第二十二晶体管M22截止，第二电平信号端D2的低电平信号传输至第二输出端OUT2，即第二输出端OUT2输出低电平。

当第二时钟信号端CK2的信号为高电平、第三时钟信号端CK3的信号为低电平、第六节点N6的信号为低电平时，第二十三晶体管M23截止，第二十二晶体管M22导通，第二节点N2的信号传输至第二输出端OUT2，即第二输出端OUT2输出的信号为第二节点N2的信号。

第二节点N2的信号为第一选择支路21输出的信号或者第二选择支路22输出的信号，当第一选择支路21导通时，第二节点N2的信号为第一电平信号端D1的高电平信号；当第二选择支路22导通时，第二节点N2的信号为第一时钟信号端CK1的信号。通过对比图10和图11的时序图可知，第二时钟信号端CK2的波形不同时，第二输出端OUT2输出的信号的占空比不同。因此，通过调整第一时钟信号端CK1和第二时钟信号端CK2的波形，可实现第二输出端OUT2输出不同占空比的信号，因而有利于提升控制电路输出信号的控制灵活性。

图12所示为本发明实施例所提供的控制电路包括多个子电路的一种结构示意图。

请参考图12，在本发明的一种可选实施例中，控制电路包括多个级联的子电路，子电路分别包括第一电路10、选择电路20和第二电路30，第n级的子电路中的第一输出端OUT1连接第n+1级的子电路中的启动触发信号端STV1，n≥1；各第二输出端OUT2用于连接像素驱动电路。

具体而言，图12所示实施例中的各个子电路均包括前述实施例中的第一电路10、选择电路20和第二电路30，且各个子电路是级联的，本级子电路中第一电路10的第一输出端OUT1输出的信号作为下一级子电路中第一电路10的启动触发信号，从而使得子电路的第二输出端OUT2逐级输出信号。可选地，子电路的第二输出端OUT2连接像素驱动电路，其第二输出端OUT2输出的信号作为像素驱动电路的发光控制信号，连接像素驱动电路的发光控制信号端emit。由于控制电路中第二输出端OUT2输出的信号可控制为任意占空比的信号，当作为发光控制信号时，可输出任意占空比的发光控制信号，当应用与显示装置中时，有利于提升显示装置的发光控制的应用灵活性。

基于同一发明构思，本发明还提供一种控制电路的驱动方法，应用于上述任一实施例所提供的控制电路，图13所示为本发明实施例所提供的控制电路的驱动方法的一种流程图，请结合1至图13，该驱动方法包括：

控制第一电路10中第一节点N1的信号使第一选择支路21导通，将第一电平信号传输至第二节点N2；或者，使第二选择支路22导通，将第一时钟信号传输至第二节点N2；

向第二电路30输入第二时钟信号，使第二电路30在第二节点N2信号和第二时钟信号的作用下，通过第二输出端OUT2输出第二电平信号。

具体而言，本发明实施例所提供的控制犯法中，在一个时段内，第一节点N1的信号可控制第一选择支路21将第一电平信号传输至第二节点N2，第二电路30在第二节点N2信号和第二时钟信号的作用下输出第一种类型的第二电平信号；或者，第一电路10的第一输出端OUT1的信号可控制第二选择支路22将第一时钟信号传输至第二电路30，第二电路30在第二节点N2的信号和第二时钟信号的作用下输出第二种类型的第二电平信号。其中，第一种类型的第二电平信号和第二种类型的第二电平信号中，可控制一者为固定电平信号(例如高电平信号和/或低电平信号)，另一者为脉冲信号，通过控制两种不同类型的第二电平信号维持的时间即可实现对输出信号的占空比的控制，即，可控制输出任意占空比的信号。当将该控制电路应用至显示装置中时，可通过此电路向显示装置中的像素提供发光控制信号，实现任意占空比的发光控制信号的输出，因而有利于提高对显示装置的发光控制的应用灵活性。

在本发明的一种可选实施例中，当第二时钟信号为第一状态电平信号时，第二输出端OUT2输出的第二电平信号与第二节点N2信号相同；当第二时钟信号为第二状态电平信号时，第二输出端OUT2输出的第二电平信号与第三电平信号相同。如此，通过控制第二时钟信号的状态，例如控制第二时钟信号输出高电平信号或者低电平信号，可使得第二输出端OUT2输出不同的电平信号，例如输出与第二节点N2信号相同的信号，或者与第三电平信号相同的信号。通过控制第二时钟信号为高电平信号的时长或者低电平信号的时长，可使得第二输出端OUT2输出不同占空比的信号，满足控制信号对不同占空比的需求，从而有利于提高控制电路的应用灵活性。

基于同一发明构思，本发明还提供一种显示装置，图14所示为本发明实施例所提供的显示装置的一种俯视图，该显示装置200包括本发明上述任一实施例所提供的控制电路。由于控制电路可输出不同占空比的控制信号，因而可将控制电路输出的控制信号作为显示装置中的发光控制信号，从而使得发光控制信号实现了不同的占空比，提升了显示装置对发光控制的灵活性。

需要说明的是，本发明所提供的显示装置的实施例可参考本发明中控制电路的实施例，重复之处不再赘述。本发明实施例所提供的显示装置可体现为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

综上，本发明提供的控制电路及其驱动方法、显示装置，至少实现了如下的有益效果：

本发明提供的控制电路及其驱动方法、显示装置中，设置有第一电路、选择电路和第二电路，其中，选择电路包括第一选择支路和第二选择支路，在一个时段内，第一节点的信号可控制第一选择支路将第一电平信号传输至第二节点，第二电路在第二节点信号和第二时钟信号的作用下输出第一种类型的第二电平信号；或者，第一电路的第一输出端的信号可控制第二选择支路将第一时钟信号传输至第二电路，第二电路在第二节点的信号和第二时钟信号的作用下输出第二种类型的第二电平信号。其中，第一种类型的第二电平信号和第二种类型的第二电平信号中，可控制一者为固定电平信号，另一者为脉冲信号，通过控制两种不同类型的第二电平信号维持的时间即可实现对输出信号的占空比的控制，即，可控制输出任意占空比的信号。当将该控制电路应用至显示装置中时，可通过此电路向显示装置中的像素提供发光控制信号，实现任意占空比的发光控制信号的输出，因而有利于提高对显示装置的发光控制的应用灵活性。

虽然已经通过例子对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上例子仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (17)

1.一种控制电路，其特征在于，包括：第一电路、选择电路、第二电路，所述第一电路包括第一节点和第一输出端，所述第二电路包括第二节点和第二输出端；

所述选择电路包括第一选择支路和第二选择支路，所述第一选择支路的控制端连接所述第一节点，所述第二选择支路的控制端耦接所述第一输出端，所述第一选择支路和所述第二选择支路的输出端均连接至所述第二节点；

在一个时段内，所述第一选择支路用于在所述第一节点的信号控制下，将第一电平信号传输至所述第二节点；或者，所述第二选择支路用于在所述第一输出端的信号控制下，将第一时钟信号传输至所述第二节点；

所述第二电路在第二节点信号和第二时钟信号的作用下，通过所述第二输出端输出第二电平信号。

2.根据权利要求1所述的控制电路，其特征在于，所述第一选择支路包括第一晶体管，所述第一晶体管的栅极连接所述第一节点，第一极连接第一电平信号端，第二极连接所述第二节点。

3.根据权利要求1所述的控制电路，其特征在于，所述第二选择支路包括第二晶体管，所述第二晶体管的栅极与所述第一输出端耦接，第一极连接第一时钟信号端，第二极连接所述第二节点。

4.根据权利要求3所述的控制电路，其特征在于，所述第二选择支路还包括第一电容，所述第一电容的第一端连接所述第二晶体管的栅极，第二端连接所述第一时钟信号端。

5.根据权利要求3所述的控制电路，其特征在于，所述第二选择支路还包括第三晶体管，所述第三晶体管的栅极连接第二电平信号端，第一极连接所述第一输出端，第二极连接所述第二晶体管的栅极。

6.根据权利要求1所述的控制电路，其特征在于，所述第一电路还包括第一控制单元、第二控制单元、第一输出单元、第三节点和第四节点；

所述第一控制单元用于输出第一控制信号以及控制所述第三节点的电位；所述第二控制单元用于在所述第三节点的信号控制下，输出第二控制信号；所述第一输出单元用于根据所述第一控制信号和所述第二控制信号控制所述第一输出端的信号输出。

7.根据权利要求6所述的控制电路，其特征在于，所述第一控制单元包括第四晶体管、第五晶体管、第六晶体管、第七晶体管和第八晶体管，其中，所述第四晶体管的栅极连接第三时钟信号端，第一极连接第二电平信号端，第二极连接所述第三节点；所述第五晶体管的栅极连接所述第六晶体管的第一极，第一极连接所述第三节点，第二极连接所述第三时钟信号端；所述第六晶体管的栅极连接所述第三时钟信号端，第一极连接所述第四节点，第二极连接启动触发信号端；所述第七晶体管的栅极连接所述第四晶体管的第二极，第一极连接第一电平信号端，第二极连接所述第八晶体管的第一极；所述第八晶体管的栅极连接第四时钟信号端，第二极连接所述第四节点。

8.根据权利要求6所述的控制电路，其特征在于，所述第二控制单元包括第二电容、第九晶体管、第十晶体管和第十一晶体管，其中，所述第二电容的第一端和所述第九晶体管栅极均连接到所述第三节点，所述第九晶体管的第一极连接第四时钟信号端，所述第二电容的第二端连接所述第九晶体管的第二极；所述第十晶体管的栅极连接所述第四时钟信号端，第一极连接所述第九晶体管的第二极，第二极连接所述第一节点；所述第十一晶体管的栅极连接所述第四节点，第一极连接所述第一节点，第二极连接第一电平信号端。

9.根据权利要求6所述控制电路，其特征在于，所述第一输出单元包括第十二晶体管、第十三晶体管、第三电容和第四电容，其中，所述第三电容的第一端和所述第十二晶体管的栅极均连接到所述第一节点，所述第三电容的第二端和所述第十二晶体管的第一极均连接到第一电平信号端，所述第十二晶体管的第二极连接所述第一输出端；所述第十三晶体管的栅极和所述第四电容的第一端均连接所述第四节点，所述第四电容的第二端连接第四时钟信号端，所述第十三晶体管的第一极连接第二电平信号端，第二极连接所述第一输出端。

10.根据权利要求1所述的控制电路，其特征在于，所述第二电路包括第三控制单元、第四控制单元、第二输出单元、第五节点、第六节点和第七节点；

所述第三控制单元用于输出第三控制信号以及控制所述第五节点的电位；所述第四控制单元用于在所述第五节点的信号控制下，向第六节点输出第四控制信号；所述第二输出单元用于根据所述第三控制信号和所述第四控制信号控制所述第二输出端输出发光控制信号。

11.根据权利要求10所述的控制电路，其特征在于，所述第三控制单元包括第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管和第十八晶体管，其中，所述第十四晶体管的栅极连接第三时钟信号端，第一极连接第二电平信号端，第二极连接第十五晶体管的第一极并连接所述第五节点；所述第十五晶体管的栅极连接所述第十六晶体管的第一极，第一极连接所述第五节点，第二极连接所述第三时钟信号端；所述第十六晶体管的栅极连接所述第三时钟信号端，第一极连接所述第七节点，第二极连接第二时钟信号端；所述第十七晶体管的栅极连接所述第十四晶体管的第二极，第一极连接第一电平信号端，第二极连接所述第十八晶体管的第一极；所述第十八晶体管的栅极连接第四时钟信号端，第二极连接所述第七节点。

12.根据权利要求11所述的控制电路，其特征在于，所述第四控制单元包括第五电容、第十九晶体管、第二十晶体管和第二十一晶体管，其中，所述第五电容的第一端和所述第十九晶体管栅极均连接到所述第五节点，所述第十九晶体管的第一极连接所述第四时钟信号端，所述第五电容的第二端连接所述第十九晶体管的第二极；所述第二十晶体管的栅极连接所述第四时钟信号端，第一极连接所述第十九晶体管的第二极，所述第二十晶体管的第二极连接所述第二十一晶体管的第一极并连接到所述第六节点；所述第二十一晶体管的栅极连接所述第六晶体管的第二极，所述第二十一晶体管的第二极连接第一电平信号端。

13.根据权利要求12所述的控制电路，其特征在于，所述第二输出单元包括第二十二晶体管、第二十三晶体管、第六电容和第七电容，其中，所述第六电容的第一端和所述第二十二晶体管的栅极均连接到所述第六节点，所述第六电容的第二端连接第一时钟信号端，所述第二十二晶体管的第一极连接所述第二节点，所述第二十二晶体管的第二极连接所述第二输出端；所述第二十三晶体管的栅极和所述第七电容的第一端均连接所述第十六晶体管的第一极，所述第七电容的第二端连接第四时钟信号端，所述第二十三晶体管的第一极连接第二电平信号端，第二极连接所述第一输出端。

14.根据权利要求1所述的控制电路，其特征在于，所述控制电路包括多个级联的子电路，所述子电路分别包括所述第一电路、所述选择电路和所述第二电路，第n级的所述子电路中的所述第一输出端连接第n+1级的所述子电路中的启动触发信号端，n≥1；各所述第二输出端用于连接像素驱动电路。

15.一种控制电路的驱动方法，应用于权利要求1-13中任一所述的控制电路，所述驱动方法包括：

控制所述第一电路中所述第一节点的信号使所述第一选择支路导通，将第一电平信号传输至所述第二节点；或者，使所述第二选择支路导通，将所述第一时钟信号传输至所述第二节点；

向所述第二电路输入第二时钟信号，使所述第二电路在第二节点信号和第二时钟信号的作用下，通过所述第二输出端输出第二电平信号。

16.根据权利要求15所述的驱动方法，其特征在于，当所述第二时钟信号为第一状态电平信号时，所述第二输出端输出的第二电平信号与所述第二节点信号相同；当所述第二时钟信号为第二状态电平信号时，所述第二输出端输出的第二电平信号与所述第三电平信号相同。

17.一种显示装置，其特征在于，包括权利要求1-14中任一所述的控制电路。

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