CN114242582A - 间接式等离子体大腔体刻蚀的结构及其制备工艺 - Google Patents

间接式等离子体大腔体刻蚀的结构及其制备工艺 Download PDF

Info

Publication number
CN114242582A
CN114242582A CN202111444829.7A CN202111444829A CN114242582A CN 114242582 A CN114242582 A CN 114242582A CN 202111444829 A CN202111444829 A CN 202111444829A CN 114242582 A CN114242582 A CN 114242582A
Authority
CN
China
Prior art keywords
wafer
cavity
etching
plasma
bonding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111444829.7A
Other languages
English (en)
Inventor
刘胜
孙亚萌
王诗兆
东芳
薛良豪
李�瑞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wuhan University WHU
Original Assignee
Wuhan University WHU
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wuhan University WHU filed Critical Wuhan University WHU
Priority to CN202111444829.7A priority Critical patent/CN114242582A/zh
Publication of CN114242582A publication Critical patent/CN114242582A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

本发明公开了一种间接式等离子体大腔体刻蚀的结构及其制备工艺,其结构包括腔体晶圆、键合晶圆和芯片;该间接式等离子体大腔体刻蚀的结构制备工艺包括前处理工艺、等离子体深硅刻蚀工艺以及键合工艺。本发明完美解决了深硅刻蚀过程中单腔体刻蚀时间长,刻蚀形成的腔体底面粗糙度大的技术问题;提出的间接式等离子体大腔体刻蚀的结构及其制备工艺易于实现自动化操作,工艺稳定,适合具有高深宽比的多腔体刻蚀,并且适于大规模批量生产的应用场景。

Description

间接式等离子体大腔体刻蚀的结构及其制备工艺
技术领域
本发明属于半导体技术领域,具体涉及一种间接式等离子体大腔体刻蚀的结构及其制备工艺。
背景技术
等离子刻蚀技术是选择性去除晶圆表面物质的一个重要工艺过程,是现代集成电路制造领域不可缺少的工艺步骤。等离子刻蚀目的是在涂胶的晶圆上高效地复制掩膜图形,通过化学和物理过程选择性地从晶圆表面去除不需要的材料,从而形成微电路。随着集成电路技术的高速发展,等离子体刻蚀技术逐渐成为纳米量级的集成电路制造和微纳制造工艺中广泛应用的刻蚀技术。然而,等离子体刻蚀后内表面的不平整导致芯片放置不牢固、晶圆表面不均匀,影响后续再布线工艺的精度和层数。本发明提出的间接式等离子体大腔体刻蚀的结构及其制备工艺解决了深硅刻蚀过程中单腔体刻蚀时间长,刻蚀形成的腔体底面粗糙度大的技术问题;工艺稳定,自动化操作程度高,高深宽比的多腔体刻蚀,可以适应于大规模批量生产的应用场景。
发明内容
针对现有技术的不足,本发明的目的是通过提供一种间接式等离子体大腔体刻蚀的结构及其制备工艺,以解决现有技术中等离子体刻蚀后晶圆腔体内表面粗糙度大的技术问题。
为实现上述目的,本发明提供一种间接式等离子体大腔体刻蚀的结构的制备工艺,其特征在于:包括如下步骤:
S1:前处理工艺:将清洗后的腔体晶圆非刻蚀面涂覆导热硅油,使腔体晶圆吸附在工作台上,在待刻蚀晶圆上表面涂覆光刻胶;采用热板对涂覆有光刻胶的晶圆进行烘烤;在光刻胶的上表面进行曝光显影,形成预先设计图形的光刻胶掩膜;
S2:等离子体深硅刻蚀工艺:采用氩等离子体对光刻胶掩膜的外表面进行轰击处理;在光刻胶掩膜的上表面采用氧等离子体对光刻胶掩膜进行边角削除;得到最终图形成型的光刻胶掩膜;通过最终图形成型的光刻胶掩膜,对待刻蚀腔体晶圆进行等离子体深硅刻蚀,待刻蚀完成后,背面减薄实现腔体晶圆通孔刻蚀;
S3:键合工艺:选择键合面并实施晶圆表面抛光工艺得到设计厚度,同时准备未刻蚀键合晶圆进行减薄及抛光工艺达到指定厚度,使得设计与指定厚度之和等于设计需要厚度;腔体晶圆和键合晶圆通过键合得到重构晶圆,获得间接式大腔体深硅等离子体刻蚀效果。
第二方面,本发明提供一种间接式等离子体大腔体刻蚀的结构,其特征在于:由如权利要求1所述工艺制备而成,其结构包括:腔体晶圆、键合晶圆和芯片;所述腔体晶圆上分布有数十个刻蚀工艺形成的通孔,所述键合晶圆和腔体晶圆通过键合技术形成重构晶圆,之后通过贴片工艺放置芯片。
作为优选方案,所述腔体晶圆上的通孔数量由芯片数量决定。
进一步地,所述腔体晶圆的材料为硅基、碳化硅基或陶瓷基中任一种。
更进一步地,所述键合工艺为直接键合或胶接。
更进一步地,所述重构晶圆内表面平整度由抛光工艺决定。
更进一步地,所述大腔体直径尺寸为20毫米。
本发明的优点及有益效果如下:
本发明提出的间接式等离子体大腔体刻蚀的结构及其制备工艺解决了深硅刻蚀过程中单腔体刻蚀时间长,刻蚀形成的腔体底面粗糙度大的技术问题;同时该重构晶圆的腔体底面的粗糙度由晶圆表面的抛光技术决定,抛光技术可实现纳米级表面粗糙度,而不再是由无法控制粗糙度的刻蚀工艺决定。
附图说明
图1是本发明实施例中间接式等离子体大腔体刻蚀的结构的主视图;
图2是本发明实施例中间接式等离子体大腔体刻蚀的结构的俯视图;
图3是本发明实施例中间接式等离子体大腔体刻蚀的结构的剖视图;
图4是本发明实施例中间接式等离子体大腔体刻蚀结构的制备工艺流程图。
具体实施方式
为了更好的理解上述技术方案,下面将结合说明书附图以及具体的实施例对本发明的技术方案作进一步地详细阐述。
实施例1
本实施例中,如图1-4所示,包括:
一种间接式等离子体大腔体刻蚀的结构的制备工艺,包括以下步骤:
步骤S1:前处理工艺:依次将采用丙酮、乙醇、去离子水超声清洗待刻蚀的晶圆,将清洗后的腔体晶圆101非刻蚀面均匀涂覆3~8微米厚度的导热硅油,使腔体晶圆101吸附在工作台上,将待刻蚀的腔体晶圆101放置在热氮气气氛下,气氛温度为85-105℃,在待刻蚀腔体晶圆101上表面均匀涂覆光刻胶厚度为2-5μm;采用热板对涂覆有光刻胶的晶圆进行烘烤,温度为105-125℃;烘烤时间为5-10min,然后放入紫外曝光机中,曝光8s后取出晶圆,接着放入浓度0.5%的NaOH溶液中,显影40s后,待腔体晶圆101冷却至室温后,形成预先设计图形的光刻胶掩膜。
步骤S2:等离子体深硅刻蚀工艺:采用氩等离子体对光刻胶掩膜的外表面进行轰击处理,轰击时间为20-120s;在光刻胶掩膜的上表面采用氧等离子体对光刻胶掩膜进行边角削除,削除时间为10-30s;得到最终图形成型的光刻胶掩膜;通过最终图形成型的光刻胶掩膜,将获得光刻胶图形结构的硅片基底放入刻蚀机中,以SF6和C4F8分别作为气体和侧壁保护气体,利用反应离子刻蚀技术将光刻胶图形转移到硅片基底的表面,最后将其放入经浓硫酸和双氧水2:1配置的溶液中,去除残余的光刻胶。然后,清洗去除侧壁上的聚合物,所得到的通孔侧壁粗糙度为50nm。上述工艺均可采用常规工艺,在此不再赘述。待刻蚀完成后,背面减薄实现腔体晶圆101通孔刻蚀。将刻蚀完毕的晶圆放置在无水乙醇中超声清洗5min后,再用去离子水继续超声清洗5min。
步骤S3:键合工艺:选择键合面并实施晶圆表面抛光工艺得到设计厚度,同时准备未刻蚀键合晶圆102进行减薄及抛光工艺达到指定厚度,使得设计与指定厚度之和等于设计需要厚度。键合晶圆102经去离子水冲洗和干燥氮气吹干后,利用丙酮擦拭抛光面,直到强光下无肉眼可见的污染物。然后将键合晶圆102置于灰化机中,利用真空泵进行抽真空,待真空度达到5-10Pa时,利用氧等离子体轰击处理增强其表面附着力,10min后关机并取出基底硅片。由于硅与硅无法直接进行键合,因此需要利用磁控溅射镀膜技术在硅片晶圆上各沉积一层200nm铜膜。然后对铜膜表面进行预处理,利用化学机械抛光CMP对其表面进行抛光,处理后表面的粗糙度<1nm。对铜膜进行清洁处理后,将其放入键合机中,待压力降低至0.1Pa以下后,在加热温度300~500℃,施加压力<0.1MPa的条件下,利用铜铜键合实现二者的封接完成键合。腔体晶圆101和键合晶圆102通过键合得到重构晶圆,获得间接式大腔体深硅等离子体刻蚀效果。
由上述工艺制备得到一种间接式等离子体大腔体刻蚀的结构,其结构包括:腔体晶圆101、键合晶圆102和芯片103。腔体晶圆101上分布有数十个刻蚀工艺形成的通孔,键合晶圆102和腔体晶圆101通过键合技术形成重构晶圆,之后通过贴片工艺放置芯片。
以上所述,仅为本发明的具体实施方式,但本发明的保护范围并不局限于此,任何熟悉本技术领域的技术人员在本发明揭露的技术范围内,可轻易想到的变化或替换,都应涵盖在本发明的保护范围之内。

Claims (7)

1.一种间接式等离子体大腔体刻蚀的结构的制备工艺,其特征在于:包括如下步骤:
S1:前处理工艺:将清洗后的腔体晶圆(101)非刻蚀面涂覆导热硅油,使腔体晶圆(101)吸附在工作台上,在待刻蚀晶圆上表面涂覆光刻胶;采用热板对涂覆有光刻胶的晶圆进行烘烤;在光刻胶的上表面进行曝光显影,形成预先设计图形的光刻胶掩膜;
S2:等离子体深硅刻蚀工艺:采用氩等离子体对光刻胶掩膜的外表面进行轰击处理;在光刻胶掩膜的上表面采用氧等离子体对光刻胶掩膜进行边角削除;得到最终图形成型的光刻胶掩膜;通过最终图形成型的光刻胶掩膜,对待刻蚀腔体晶圆(101)进行等离子体深硅刻蚀,待刻蚀完成后,背面减薄实现腔体晶圆(101)通孔刻蚀;
S3:键合工艺:选择键合面并实施晶圆表面抛光工艺得到设计厚度,同时准备未刻蚀键合晶圆(102)进行减薄及抛光工艺达到指定厚度,使得设计与指定厚度之和等于设计需要厚度;腔体晶圆(101)和键合晶圆(102)通过键合得到重构晶圆,获得间接式大腔体深硅等离子体刻蚀效果。
2.一种间接式等离子体大腔体刻蚀的结构,其特征在于:由如权利要求1所述工艺制备而成,其结构包括:腔体晶圆(101)、键合晶圆(102)和芯片(103);所述腔体晶圆(101)上分布有数十个刻蚀工艺形成的通孔,所述键合晶圆(102)和腔体晶圆(101)通过键合技术形成重构晶圆,之后通过贴片工艺放置芯片。
3.根据权利要求2所述的间接式等离子体大腔体刻蚀的结构,其特征在于:所述腔体晶圆(101)上的通孔数量由芯片数量决定。
4.根据权利要求2或3所述的间接式等离子体大腔体刻蚀的结构,其特征在于:所述腔体晶圆(101)的材料为硅基、碳化硅基或陶瓷基中任一种。
5.根据权利要求4所述的间接式等离子体大腔体刻蚀的结构,其特征在于:所述键合工艺为直接键合或胶接。
6.根据权利要求2或3或5所述的间接式等离子体大腔体刻蚀的结构,其特征在于:所述重构晶圆内表面平整度由抛光工艺决定。
7.根据权利要求6所述的间接式等离子体大腔体刻蚀的结构,其特征在于:所述大腔体直径尺寸为20毫米。
CN202111444829.7A 2021-11-30 2021-11-30 间接式等离子体大腔体刻蚀的结构及其制备工艺 Pending CN114242582A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111444829.7A CN114242582A (zh) 2021-11-30 2021-11-30 间接式等离子体大腔体刻蚀的结构及其制备工艺

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111444829.7A CN114242582A (zh) 2021-11-30 2021-11-30 间接式等离子体大腔体刻蚀的结构及其制备工艺

Publications (1)

Publication Number Publication Date
CN114242582A true CN114242582A (zh) 2022-03-25

Family

ID=80752229

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111444829.7A Pending CN114242582A (zh) 2021-11-30 2021-11-30 间接式等离子体大腔体刻蚀的结构及其制备工艺

Country Status (1)

Country Link
CN (1) CN114242582A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118136498A (zh) * 2024-05-10 2024-06-04 北京大学 一种具有垂直侧壁和平整槽底的芯片基板及其制备方法、功能芯片

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118136498A (zh) * 2024-05-10 2024-06-04 北京大学 一种具有垂直侧壁和平整槽底的芯片基板及其制备方法、功能芯片

Similar Documents

Publication Publication Date Title
CN111009496B (zh) 一种具有高热导率的半导体衬底及其制备方法
KR950032704A (ko) 고압의 플라즈마 처리방법 및 장치
CN111223756B (zh) 晶圆清洗方法及半导体器件制作方法
US6893805B2 (en) Substrate processing apparatus and substrate processing method
CN114242582A (zh) 间接式等离子体大腔体刻蚀的结构及其制备工艺
WO2020047972A1 (zh) 晶圆级封装方法及封装结构
WO2020047973A1 (zh) 晶圆级封装方法及封装结构
CN107180754A (zh) 等离子体处理方法
CN108493099A (zh) 一种晶圆键合方法
CN103633004A (zh) 超薄石英基片上光刻刻蚀薄膜电路图形的方法
CN102431961A (zh) 一种低温等离子体活化直接键合的三维硅模具制备方法
CN110911273B (zh) 一种大面积图案化石墨烯的制备方法
CN110190025B (zh) 一种单层硅衬底的通孔刻蚀方法
WO2024093022A1 (zh) 一种基于半加成工艺的精细线路板及其制备方法、表面处理方法和应用
CN111943133A (zh) 微沟道芯片-pdms-纳结构芯片键合方法
JP4790407B2 (ja) 余分な成形材料を基板から除去するためのプラズマ法
CN112670170B (zh) 一种提高硅片键合力的方法
CN101452873A (zh) 浅沟槽隔离工艺方法
CN111312583A (zh) 一种制备半导体硅芯片的生产工艺
CN111627833A (zh) 一种半导体芯片生产制备***
CN113072037B (zh) 一种表面等离子体活化改善玻璃基板bcb键合的方法
CN118173436A (zh) 一种高深宽比硅通孔电子电镀原位表征芯片及制备方法
TWI845160B (zh) 矽片處理方法
RU2772806C1 (ru) Способ временного бондинга для формирования тонких пластин
CN113031392B (zh) 一种应用于小尺寸样品光刻工艺的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination