CN114203648A - 一种改善晶圆翘曲变形的芯片结构及其制备方法 - Google Patents
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Abstract
一种改善晶圆翘曲变形的芯片结构及其制备方法，本发明涉及半导体器件制造领域，为改善改善晶圆翘曲的问题，本发明通过在划片道区引入更宽的辅助沟槽，且在辅助沟槽内产生与器件区沟槽相反的应力，彼此相互抵消，释放整个晶圆的应力，改善效果好。
Description
技术领域
本发明涉及半导体器件制造领域，特别是一种功率半导体晶圆加工制造过程中改善晶圆翘曲度的芯片结构及制备方法。
背景技术
随着功率半导体器件功率密度不断提高，沟槽栅结构广泛应用于单极性器件（如功率MOSFET）和双极性器件（比如绝缘栅双极型晶体管（IGBT））。沟槽栅结构相对于平面栅结构可以实现更高的沟道密度，同时消除了JFET电阻，从而实现更低的导通电阻或正向导通压降。为了进一步降低芯片的导通电阻或导通压降，一种发展趋势是继续减小器件重复元胞（cell pitch）尺寸，增加沟槽密度，从而进一步增加沟道密度，但是沟槽密度的增加会引入严重的应力问题，导致晶圆翘曲。特别是对于大尺寸晶圆（8寸和12寸），晶圆翘曲问题显得更加严重。在器件制造过程中，晶圆不可避免需要经过各种高温过程，晶圆上不同类型的薄膜由于具有不同的热扩展系数，而对晶圆产生相应的张应力或压应力。图2示出了二氧化硅（SiO2）薄膜对晶圆产生的压应力，原因是由于二氧化硅（SiO2）的热扩展系数（0.5×10-6 ℃）小于Si的热扩展系数（2.5×10-6 ℃），当晶圆温度降低到常温时，晶圆产生比二氧化硅（SiO2）更明显的收缩形变，挤压二氧化硅（SiO2）薄膜，产生压应力，晶圆与其表面的二氧化硅（SiO2）薄膜向上凸。图3示出了多种薄膜应力同时存在时对硅晶圆的影响，沟槽栅绝缘栅双极型晶体管（IGBT）在制造过程中会经过二氧化硅层生长、淀积，沟槽刻蚀，多晶硅淀积，刻蚀等工艺。其中，接触孔刻蚀是关键工艺步骤之一，其作用是将芯片正面的栅电极和发射极通过金属和对应位置处的硅连接起来，以实现对芯片的供电，刻蚀接触孔时需要将晶圆和光刻板进行精确对准，否则接触孔可能偏离原有设计位置，影响芯片性能和良率。要实现晶圆和光刻板的对准，需要晶圆尽量平整，然而在接触孔刻蚀之前，栅氧化层01生长和多晶硅02淀积工艺通常会带来较大的晶圆翘曲，这两步工艺是在高温下进行，通常栅氧化层01生长温度高于1000℃，多晶硅(02)淀积温度高于500℃。在薄膜生长或者淀积时，硅晶圆03与薄膜紧密贴合。但是，当晶圆温度降到常温时，如果薄膜和硅的热扩展系数不同，则会产生压应力或者张应力，导致晶圆翘曲，这会影响接触孔的精确位置，从而降低芯片性能和良率。接触孔刻蚀之前需要进行光刻，将光刻板上的图形转移到晶圆上或者淀积的薄膜上，然而，如果晶圆翘曲很严重，这会导致晶圆在光刻工艺中无法通过真空固定在holder上。虽然栅氧化层01和多晶硅02均会导致晶圆翘曲，但不同点在于前者导致晶圆向上凸，后者使得晶圆向下凹。这两种不同的翘曲效果源于栅氧化层和多晶硅相对晶圆具有不同的热扩展系数，栅氧化层01的扩展系数为0.5×10-6 ℃，小于硅的热扩展系数（2.5×10-6℃）,当晶圆温度从栅氧化层生长温度降低到常温时，晶圆产生比二氧化硅（SiO2）更明显的收缩形变，产生压应力，晶圆与其表面的二氧化硅（SiO2）薄膜向上凸。多晶硅的热扩展系数为~3×10-6℃，大于硅的热扩展系数（2.5×10-6℃），当晶圆温度从多晶硅淀积温度降低到常温时，多晶硅产生比晶圆更明显的收缩形变，产生张应力，晶圆与多晶硅薄膜向下凹。因此，改善晶圆翘曲不仅可以提高芯片性能和良率，还可以解决在芯片加工过程中的晶圆固定的问题。
发明内容
为实现以上所述目标，本发明提出一种改善晶圆翘曲变形的芯片结构及其制备方法。
一种改善晶圆翘曲变形的芯片结构,所述的芯片包括有器件区和划片道区，所述的器件区内设有元胞沟槽，所述的划片道区包括有环所述的器件区的第一辅助沟槽区、第二辅助沟槽区、第三辅助沟槽区和第四辅助沟槽区，所述的第一辅助沟槽区、第二辅助沟槽区、第三辅助沟槽区和第四辅助沟槽区内均设有规则排列的辅助沟槽，所述的辅助沟槽宽度大于或等于元胞沟槽宽度的两倍。
第一辅助沟槽区、第二辅助沟槽区、第三辅助沟槽区内的沟槽中的辅助沟槽的排列方向和元胞沟槽的排列方向平行或垂直。比如，可以是任一一个或者两个辅助沟槽区中的辅助沟槽平行于元胞沟槽的排列方向排列，而其他的辅助沟槽区中的辅助沟槽垂直于元胞沟槽的排列方向排列；或者，四个辅助沟槽区中的辅助沟槽的排列方向均平行或垂直元胞沟槽的排列方向。
本发明还提供一种改善晶圆翘曲变形的制备方法，所述的方法包括如下步骤：
第一，在元胞沟槽和辅助沟槽内同时热生长或淀积产生张应力或压应力绝缘电介质薄膜，绝缘电介质薄膜厚度范围0.01um~0.2um；
第二，热生长或淀积张应力或压应力绝缘电介质薄膜后，元胞沟槽和辅助沟槽内填充压应力或张应力的导电薄膜， 元胞沟槽会完全填满压应力或张应力的导电薄膜，而辅助沟槽因有更宽的尺寸而无法完全填满，导电薄膜厚度范围0.1um~5um；
第三，在元胞沟槽和辅助沟槽内填充压应力或张应力的导电薄膜后，回刻压应力或张应力的导电薄膜；
第四，回刻压应力或张应力的导电薄膜后，热生长或淀积张应力或压应力层间绝缘电介质薄膜，层间绝缘电介质薄膜厚度范围0.1um~2um。
本发明的有益效果在于，通过在划片道区引入更宽的辅助沟槽，且在辅助沟槽内产生与器件区沟槽相反的应力，彼此相互抵消，释放整个晶圆的应力。
附图说明
图1为本发明单个芯片布局示意图，划片道区辅助沟槽均平行于器件区沟槽，多个该芯片布局形成实施例二中的晶圆。
图2为硅基晶圆在高温生长或淀积绝缘电介质二氧化硅薄膜后产生压应力示意图。
图3为硅基晶圆在加工制造绝缘栅双极型晶体管（IGBT）器件过程中产生压应力和张应力示意图。
图4为硅基晶圆在器件区沟槽和划片区沟槽高温生长或淀积绝缘电介质二氧化硅薄膜后的横截面示意图。
图5为硅基晶圆器件区沟槽和划片区沟槽填充导电薄膜多晶硅后的横截面示意图。
图6为硅基晶圆器件区沟槽和划片区沟槽多晶硅回刻后的横截面示意图。
图7为硅基晶圆器件区沟槽和划片区沟槽填充层间介质二氧化硅（04）后的横截面示意图。
图8为本发明晶圆表面芯片布局第一实施例示意图，划片道区部分辅助沟槽垂直于器件区沟槽，另一部分平行于器件区沟槽。
图9为本发明晶圆表面芯片布局第三实施例，划片道区辅助沟槽均垂直于器件区沟槽。
具体实施方式
需要说明的是，本文中器件结构不局限于绝缘栅双极型晶体管（IGBT），其它单极性或双极性器件结构同样适用；同样地，本文中半导体材料不局限于硅材料，其它锗、碳化硅、氮化镓材料也适用。本文中所述的对应位置词如“上”、“下”、“左”、“右”是对应于参考图示的相对位置，具体实施中并不限制固定方向。本文中所述电介质薄膜不局限于二氧化硅，可以为其它氮化硅或二氧化铪薄膜，导电介质薄膜同样不局限于掺杂多晶硅，还可以为其它金属硅化物薄膜材料。
实施例1
请参照图1，半导体芯片100包括器件区101和划片道区103，器件区101内具有规则排列的元胞沟槽102，所述的划片道区内包括有环所述的器件区的第一辅助沟槽区11、第二辅助沟槽区12、第三辅助沟槽区13和第四辅助沟槽区14，所述的第一辅助沟槽区11、第二辅助沟槽区12、第三辅助沟槽区13和第四辅助沟槽区14内均设有规则排列的辅助沟槽104，晶圆表面上传统的芯片布局中划片道区没有沟槽排列的，沟槽宽度0.1um~5um，沟槽深度为0.5um~10um，辅助沟槽104宽度大约为元胞沟槽102宽度的两倍，四个辅助沟槽区中的所有的辅助沟槽104排列方向可以与器件区101中的元胞沟槽102平行。
在实际器件加工制造过程中，半导体芯片（100）重复排列整个大晶圆（8寸和12寸）表面，且器件区101内的元胞沟槽102和划片道区103内的辅助沟槽104同时制造完成。首先，在元胞沟槽102和辅助沟槽104内同时热生长或淀积产生张应力或压应力绝缘电介质薄膜，厚度范围0.01um~0.2um；其次，热生长或淀积张应力或压应力绝缘电介质薄膜后，元胞沟槽102和辅助沟槽104内填充压应力或张应力的导电薄膜，导电薄膜厚度范围0.1um~5um，元胞沟槽102会完全填满压应力或张应力的导电薄膜，而辅助沟槽104因有更宽的尺寸而无法完全填满；再次，在元胞沟槽102和辅助沟槽104内填充压应力或张应力的导电薄膜后，回刻压应力或张应力的导电薄膜；最后，回刻压应力或张应力的导电薄膜后，热生长或淀积张应力或压应力层间绝缘电介质薄膜，厚度范围0.1um~2um。
实施例2
请参照图8，晶圆900表面有多个规则排列重复单元-芯片，每个芯片包括器件区901和划片道区903，与现有芯片排列方式中划片道区没有辅助沟槽不同，本实施例中的器件区901内有按一定规则排列的元胞沟槽902，划片道区包括有第一辅助沟槽区11、第二辅助沟槽区12、第三辅助沟槽区13和第四辅助沟槽区14，其中第一辅助沟槽区11和第三辅助沟槽区13中的辅助沟槽为垂直于元胞沟槽902的横向辅助沟槽904，而第二辅助沟槽区12和第二辅助沟槽区12中的辅助沟槽为平行于元胞沟槽902的竖向辅助沟槽905，且横向辅助沟槽904和竖向辅助沟槽905的宽度均大于器件区元胞沟槽902，大约为其三倍。刻蚀元胞沟槽902、横向辅助沟槽904和竖向辅助沟槽905后，同时热生长或淀积产生压应力绝缘电介质薄膜，如二氧化硅，填充导电薄膜，元胞沟槽902会完全填满张应力的导电薄膜，如掺杂多晶硅；横向辅助沟槽904和竖向辅助沟槽905因有更宽的尺寸而无法完全填满；回刻导电薄膜，去掉器件区901上表面多晶硅导电薄膜，辅助沟槽904和辅助沟槽905因有较宽的沟槽，会在沟槽侧壁残留导电多晶硅薄膜；淀积层间介质二氧化硅，二氧化硅填充辅助沟槽904和辅助沟槽905。
实施例3
请参照图9，晶圆1100表面有多个规则排列重复单元-芯片，每个芯片包括器件区1101和划片道区1103，器件区1101内有按一定规则排列的元胞沟槽1102，划片道区有垂直于元胞沟槽1102的辅助沟槽1104。且辅助沟槽1104的宽度大于器件区沟槽1102。芯片上下左右划片道中所有辅助沟槽与器件区中沟槽垂直。后续沟槽刻蚀，绝缘介质层生长，导电薄膜填充等工艺均与实施例1和2相同。
本发明工作原理解释如下：
本发明通过在划片道区引入更宽的辅助沟槽，且在辅助沟槽内产生与器件区沟槽相反的应力，彼此相互抵消，释放整个晶圆的应力,如图4所示，在划片道中引入辅助沟槽，其宽度大于器件区的沟槽，一般不小于器件区的元胞沟槽的两倍，在多晶硅淀积过程中，由于辅助沟槽宽度较宽，多晶硅无法将其填满（图5所示）。回刻晶圆表面器件区的多晶硅（图6所示），完成晶圆表面平坦化。在随后的二氧化硅层（层间介质层）淀积中，辅助沟槽会被填充上二氧化硅层（图7所示），利用二氧化硅和多晶硅对晶圆应力的不同，从而产生相反方向的晶圆翘曲，通过应力相互补偿的原理得到抑制晶圆翘曲的效果。
Claims (6)
1.一种改善晶圆翘曲变形的芯片结构，所述的芯片包括有器件区和划片道区，所述的器件区内设有元胞沟槽，其特征在于，所述的划片道区包括有环所述的器件区的第一辅助沟槽区、第二辅助沟槽区、第三辅助沟槽区和第四辅助沟槽区，所述的第一辅助沟槽区、第二辅助沟槽区、第三辅助沟槽区和第四辅助沟槽区内均设有规则排列的辅助沟槽，所述的第一辅助沟槽区、第二辅助沟槽区、第三辅助沟槽区和第四辅助沟槽区的宽度大于或等于元胞沟槽宽度的两倍。
2.如权利要求1所述的改善晶圆翘曲变形的芯片结构, 其特征在于，所述的辅助沟槽的排列方向和元胞沟槽的排列方向平行或垂直。
3.如权利要求1所述的一种改善晶圆翘曲变形的芯片结构的制备方法，其特征在于，所述的制备方法包括如下步骤：
第一，在元胞沟槽和辅助沟槽内同时热生长或淀积产生张应力或压应力绝缘电介质薄膜；
第二，热生长或淀积张应力或压应力绝缘电介质薄膜后，元胞沟槽和辅助沟槽内填充压应力或张应力的导电薄膜， 元胞沟槽会完全填满压应力或张应力的导电薄膜，而辅助沟槽因有更宽的尺寸而无法完全填满；
第三，在元胞沟槽和辅助沟槽内填充压应力或张应力的导电薄膜后，回刻压应力或张应力的导电薄膜；
第四，回刻压应力或张应力的导电薄膜后，热生长或淀积张应力或压应力层间绝缘电介质薄膜。
4.如权利要求3所述的一种改善晶圆翘曲变形的芯片结构的制备方法，其特征在于，步骤一中的绝缘电介质薄膜厚度范围0.01um~0.2um。
5.如权利要求3所述的一种改善晶圆翘曲变形的芯片结构的制备方法，其特征在于，步骤二中的导电薄膜厚度范围0.1um~5um。
6.如权利要求3所述的一种改善晶圆翘曲变形的芯片结构的制备方法，其特征在于，步骤四中的层间绝缘电介质薄膜厚度范围0.1um~2um。
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115621302A (zh) * | 2022-10-31 | 2023-01-17 | 上海功成半导体科技有限公司 | 半导体器件及其制备方法 |
| CN116581107A (zh) * | 2023-07-11 | 2023-08-11 | 深圳市威兆半导体股份有限公司 | 半导体器件及其制造方法 |
| WO2024037276A1 (zh) * | 2022-08-15 | 2024-02-22 | 重庆万国半导体科技有限公司 | 一种深缓冲层高密度沟槽的igbt器件及其制备方法 |
| WO2024077827A1 (zh) * | 2022-10-13 | 2024-04-18 | 长鑫存储技术有限公司 | 半导体结构制备方法及半导体结构 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090140330A1 (en) * | 2007-12-04 | 2009-06-04 | Rohm Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
| US20120007178A1 (en) * | 2010-02-09 | 2012-01-12 | Panasonic Corporation | Semiconductor device and manufacturing method thereof |
| CN103035487A (zh) * | 2012-11-07 | 2013-04-10 | 上海华虹Nec电子有限公司 | 一种改善硅片翘曲度的沟槽制造方法 |
| CN103854972A (zh) * | 2012-12-06 | 2014-06-11 | 上海华虹宏力半导体制造有限公司 | 改善晶圆表面翘曲的方法 |
| CN108231757A (zh) * | 2016-12-14 | 2018-06-29 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法 |
| CN110767601A (zh) * | 2019-09-11 | 2020-02-07 | 杭州士兰集昕微电子有限公司 | 光刻版中沟槽的制造方法和沟槽刻蚀方法 |
| US20200227555A1 (en) * | 2019-01-10 | 2020-07-16 | Yangtze Memory Technologies Co., Ltd. | Structures and methods for reducing stress in three-dimensional memory device |
| WO2021165801A1 (en) * | 2020-02-17 | 2021-08-26 | Murata Manufacturing Co., Ltd. | Semiconductor structure with crack-blocking three-dimensional structure |
-
2022
- 2022-02-21 CN CN202210154384.7A patent/CN114203648B/zh active Active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090140330A1 (en) * | 2007-12-04 | 2009-06-04 | Rohm Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
| US20120007178A1 (en) * | 2010-02-09 | 2012-01-12 | Panasonic Corporation | Semiconductor device and manufacturing method thereof |
| CN103035487A (zh) * | 2012-11-07 | 2013-04-10 | 上海华虹Nec电子有限公司 | 一种改善硅片翘曲度的沟槽制造方法 |
| CN103854972A (zh) * | 2012-12-06 | 2014-06-11 | 上海华虹宏力半导体制造有限公司 | 改善晶圆表面翘曲的方法 |
| CN108231757A (zh) * | 2016-12-14 | 2018-06-29 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法 |
| US20200227555A1 (en) * | 2019-01-10 | 2020-07-16 | Yangtze Memory Technologies Co., Ltd. | Structures and methods for reducing stress in three-dimensional memory device |
| CN110767601A (zh) * | 2019-09-11 | 2020-02-07 | 杭州士兰集昕微电子有限公司 | 光刻版中沟槽的制造方法和沟槽刻蚀方法 |
| WO2021165801A1 (en) * | 2020-02-17 | 2021-08-26 | Murata Manufacturing Co., Ltd. | Semiconductor structure with crack-blocking three-dimensional structure |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024037276A1 (zh) * | 2022-08-15 | 2024-02-22 | 重庆万国半导体科技有限公司 | 一种深缓冲层高密度沟槽的igbt器件及其制备方法 |
| WO2024077827A1 (zh) * | 2022-10-13 | 2024-04-18 | 长鑫存储技术有限公司 | 半导体结构制备方法及半导体结构 |
| CN115621302A (zh) * | 2022-10-31 | 2023-01-17 | 上海功成半导体科技有限公司 | 半导体器件及其制备方法 |
| CN115621302B (zh) * | 2022-10-31 | 2023-08-11 | 上海功成半导体科技有限公司 | 半导体器件及其制备方法 |
| CN116581107A (zh) * | 2023-07-11 | 2023-08-11 | 深圳市威兆半导体股份有限公司 | 半导体器件及其制造方法 |
| CN116581107B (zh) * | 2023-07-11 | 2024-01-09 | 深圳市威兆半导体股份有限公司 | 半导体器件及其制造方法 |
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| Publication number | Publication date |
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