JP4989927B2 - 負電位放電回路 - Google Patents
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Description
11 チャージポンプ
12 リミッター
13 レベルシフター
14 インバーター
15 第1のPMOSトランジスタ
16 第2のPMOSトランジスタ
17 第1のNMOSトランジスタ
18 第2のNMOSトランジスタ
19 出力端子
20 抵抗
21 第2の演算増幅器
22 第1の演算増幅器
23、26 PMOSトランジスタ
24、27 NMOSトランジスタ
25 出力端子
T1 第1の放電タイミング信号
T2 第2の放電タイミング信号
VREF 基準電圧
R1〜R3 抵抗
D1、D2 ダイオード
OP 演算増幅器
Claims (6)
- 電源電圧を基に高電圧を出力する内部電圧発生回路と、
前記高電圧を基に、負電位を放電する放電ユニットと、
前記放電ユニットは、前記内部電圧発生回路に接続され、第1の放電タイミング信号が入力されると、前記高電圧を分圧した電圧レベルに前記第1の放電タイミング信号をレベルシフトして出力するレベルシフターを含み、
前記レベルシフターの出力を反転して出力するインバーターと、
ソースが前記内部電圧発生回路に接続され、ゲートが前記インバーターに接続された第1のPMOSトランジスタと、
前記第1のPMOSトランジスタのドレインにソースが接続され、ゲートがグランドに接続された第2のPMOSトランジスタと、
ドレインが前記第2のPMOSトランジスタのドレインに接続され、ゲートがグランドに接続された第1のNMOSトランジスタと、
ドレインが前記第1のNMOSトランジスタのソースに接続され、ゲートに第2の放電タイミング信号が入力され、ソースがグランドに接続された第2のNMOSトランジスタと、
前記第2のNMOSトランジスタのドレインに接続された出力端子と、
を有することを特徴とする負電位放電回路。 - 前記内部電圧発生回路は、前記電源電圧を昇圧し、該昇圧電圧を出力電圧として出力するチャージポンプと、前記出力電圧を監視するリミッターとを有し、
前記リミッターは、前記出力電圧を分割した分割電圧と、所定の出力電圧を設定する基準電圧とを比較し、前記出力電圧が前記所定の出力電圧に達すると、前記チャージポンプの動作を停止させ、前記所定の出力電圧を越えると、放電させて前記所定の出力電圧を保つことを特徴とする請求項1に記載の負電位放電回路。 - 前記内部電圧発生回路は、前記電源電圧をチャージポンプで昇圧した昇圧電圧を、レギュレータを介して出力電圧として出力するか、又は前記電源電圧を、直接前記レギュレータを介して前記出力電圧として出力することを特徴とする請求項1に記載の負電位放電回路。
- 前記基準電圧が、バンドギャプレファレンスにより生成されることを特徴とする請求項1又は3のいずれかに記載の電圧発生回路。
- NOR型フラッシュメモリのロウデコーダの負側電源に接続され、前記ワード線のディスチャージ時に、前記ワード線の充電電荷を放電し、所定の電圧レベルにすることを特徴とする請求項1乃至4のいずれかに記載の負電位放電回路。
- 前記第1の放電タイミング信号は、消去期間が終了すると立ち上がり、ワード線の電位の絶対値が所定の電圧まで放電されたことを検知することで立ち下がり、且つ前記第2の放電タイミング信号は、前記ワード線の電位の絶対値が前記所定の電圧まで放電されたことを検知することで立ち上がるか、
又は前記第1の放電タイミング信号は、前記消去期間が終了すると立ち上がり、前記第2の放電タイミング信号は、前記ワード線の電位の絶対値が前記所定の電圧まで放電されたことを検知することで立ち上がり、且つ所定の時間が経過すると共に立ち下がり、前記所定の電圧の絶対値は第1のNMOSトランジスタの閾値よりも大きく設定されていることを特徴とする請求項5に記載の負電位放電回路。
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